JP2006294909A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】所望する微細な加工形状を得るための半導体装置の製造方法を提供する。
【解決手段】ナイトライド膜１０３及びレジストパターン１０４を覆うアモルファスカーボン膜にスパッタリングを行って、レジストパターン１０４の側壁上にアモルファスカーボン膜１０６を形成する。レジストパターン１０４とアモルファスカーボン膜１０６とをマスクにして、シリコン基板上１０１、酸化膜１０２及びナイトライド膜１０３をパターニングする。
【選択図】図１Ｄ

Description

本発明は半導体装置の製造方法に関する。

今日の半導体装置では、微細加工技術の進歩に伴い、１５０ｎｍ前後の設計ルールでのゲート電極、コンタクトホール、素子分離のパターニングが可能となっている。上記設計ルールで半導体装置を製造する場合には、パターニングしたい下地膜上にレジスト膜を形成し、例えば、波長２４８ｎｍのＫｒＦエキシマレーザ光や、波長１９３ｎｍのＡｒＦエキシマレーザ光を用いてレジスト膜に露光を行った後に、レジスト膜に現像を行って、上記下地膜上にレジストパターンを形成し、このレジストパターンをマスクとして用いて下地膜のパターニングを行う。

しかし、上記レジストパターンの幅が１００ｎｍより狭くしようとすると、露光時における光コントラストやレジスト組成不均一などの問題により、レジストパターンの側壁の形状が一定しなくなる。つまり、上記レジストパターンの側壁の形状が作製する度に異なってしまう。また、上記レジストパターンの側壁の形状不良が発生してしまう。換言すると、上記レジストパターンの側壁が逆テーパ状になってしまう。

図３Ａ〜図３Ｃに、レジストパターンの側壁が逆テーパになる半導体装置の製造方法の製造工程図を示す。

上記半導体装置の製造方法では、まず、図３Ａに示すように、シリコン基板上３０１に酸化膜３０２及びナイトライド膜３０３を順次形成した後、ナイトライド膜３０３上にレジスト膜を形成する。

次に、上記レジスト膜を露光、現像して、リッジ形状を有するレジストパターン３０４を形成する。

次に、上記レジストパターン３０４をマスクとして用いて、図３Ｂに示すように、シリコン基板上３０１、酸化膜３０２及びナイトライド膜３０３をエッチングすることにより、トランジスタ形成領域３０７を形成した後、図３Ｃに示すように、レジストパターン３０４を除去する。

このような半導体装置の製造方法によれば、図３Ａに示すように、レジストパターン３０４の側壁が逆テーパ状になっている。つまり、上記レジストパターン３０４の上部の線幅は所望値Ａとなるが、レジストパターン３０４の下部の線幅は所望値Ａよりも狭いＡ−２ａとなっている。このため、上記レジストパターン３０４を用いて形成したトランジスタ形成領域３０７の線幅も所望Ａよりも狭いＡ−２ａとなってしまう。ここで、上記所望値Ａは１００ｎｍ未満の値とする。

図４Ａ〜図４Ｃに、レジストパターンの側壁が逆テーパになる他の半導体装置の製造方法の製造工程図を示す。

上記半導体装置の製造方法では、まず、図４Ａに示すように、シリコン基板４０７に素子分離絶縁膜４０８及びソース・ドレイン拡散領域４１２を形成した後、シリコン基板４０７上に、酸化膜から成るゲート絶縁膜４０９を形成する。

次に、上記ゲート絶縁膜４０９上にゲート電極４１０を形成すると共に、このゲート電極４１０の両側にサイドウォール４１１を形成する。

次に、上記ゲート絶縁膜４０９、ゲート電極４１０及びサイドウォール４１１を覆うように層間絶縁膜４１３を形成し、この層間絶縁膜４１３上にレジスト膜を形成する。

次に、上記レジスト膜を露光、現像することにより、貫通穴４１７を有するレジストパターン４１４を形成する。

次に、上記レジストパターン４１４をマスクとして用いて、図４Ｂに示すように、層間絶縁膜４１３のエッチングを行うことにより、層間絶縁膜４１３にコンタクトホール４１８を形成した後、図４Ｃに示すように、レジストパターン４１４を除去する。

このような半導体装置の製造方法によれば、図４Ａに示すように、貫通穴４１７の壁面が逆テーパ状となっている。つまり、上記貫通穴４１７の開口部の幅は所望値Ｂとなるが、貫通穴４１７の層間絶縁膜４１３近傍の幅は所望値Ｂよりも広いＢ＋２ｄとなってしまう。このため、上記レジストパターン４１４を用いて形成したコンタクトホール４１８の開口幅も所望値Ｂよりも広いＢ＋２ｄとなってしまう。ここで、上記所望値Ｂは１００ｎｍ未満の値とする。

上記コンタクトホール４１８の開口幅がＢ＋２ｄとなると、コンタクト抵抗値が設計値から外れて、電気回路の動作不良を引き起こしてしまう。

上記レジストパターン３０４，４１４は検査で不良品と検出されないため、レジストパターン３０４，４１４の形成後に検査を行っても、所望としないトランジスタ形成領域３０７やコンタクトホール４１８が形成されてしまう。

ところで、特開２００４−８７６８９号公報（特許文献１）には、レジストパターンの側壁のエッジラフネスを改修する方法が記載されている。この特開２００４−８７６８９号公報では、レジストパターンを形成した後、レジストパターンの軟化温度より高い耐熱温度を有する膜でレジストパターンを覆う。そして、上記膜及びレジストパターンに、上記軟化温度以上かつ上記耐熱温度以下の加熱処理を施す。これにより、上記レジストパターンがリフローされて、レジストパターンの側壁が改修される。

しかしながら、特開２００４−８７６８９号公報の方法では、リフローしたレジストパターンの幅は所望値からずれてしまうため、結局、所望としないトランジスタ形成領域やコンタクトホールが形成されてしまう。
特開２００４−８７６８９号公報

そこで、本発明の課題は、所望する微細な加工形状を得るための半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明の半導体装置の製造方法は、
被加工物上にレジスト膜を形成する工程と、
上記レジスト膜を露光、現像することにより、上記被加工物の一部を露出させるレジストパターンを形成する工程と、
上記被加工物の一部と上記レジストパターンとを覆う被覆膜を形成する工程と、
上記レジストパターンの側壁上にある上記被覆膜の側壁上被覆部が残るように、上記被覆膜をスパッタエッチングまたは異方性エッチングを行う工程と、
上記レジストパターンと上記側壁上被覆部とをマスクにして上記被加工物をパターニングする工程と、
上記レジストパターンと上記側壁上被覆部とを除去する工程と
を備えたことを特徴としている。

上記構成の半導体装置の製造方法によれば、上記レジストパターンの側壁上にある被覆膜の側壁上被覆部が残るように、被覆膜をスパッタエッチングまたは異方性エッチングを行うことによって、レジストパターンの形状不良を側壁上被覆部で修正できる。したがって、上記レジストパターンと側壁上被覆部とをマスクにして被加工物をパターニングすることにより、被加工物を所望の形状に加工することができる。つまり、所望する微細な加工形状を得ることができる。

また、上記パターニングした被加工物は、そのまま半導体装置の一部として使うことも可能である。

また、上記パターニングした被加工物をハードマスクとして使うことにより、被加工物下の層をパターニングすることも可能である。

また、上記被覆膜の成膜は、レジストの耐熱温度以下の成膜が可能な光励起ＣＶＤや、スパッタリングや、イオン蒸着や、高密度プラズマＣＶＤ装置で行える。

一実施形態の半導体装置の製造方法では、
上記レジストパターンは貫通穴を有する。

一実施形態の半導体装置の製造方法では、
上記貫通穴の断面積は、上記レジストパターンの上記被加工物とは反対側の表面から上記被加工物に近づくに従って大きくなり、
上記貫通穴の壁面は凹凸を有する。

ここで、上記断面積とは、レジストパターンの表面に平行な面による断面積を意味する。

上記貫通穴の壁面は凹凸を有する。

一実施形態の半導体装置の製造方法では、
上記貫通穴の壁面は、上記貫通穴の深さ方向と略平行であり、凹凸を有する。

一実施形態の半導体装置の製造方法では、
上記レジストパターンはリッジ形状を有する。

一実施形態の半導体装置の製造方法では、
上記レジストパターンの厚み方向に垂直な幅は、上記レジストパターンの上記被加工物とは反対側の表面から上記被加工物に近づくに従って広くなり、
上記レジストパターンの側壁は凹凸を有する。

一実施形態の半導体装置の製造方法では、
上記レジストパターンの側壁は、上記レジストパターンの厚み方向と略平行であり、凹凸を有する。

一実施形態の半導体装置の製造方法では、
上記被覆膜は無機質の膜である。

この明細書で無機質とは、炭素化合物を含まなく、かつ、単一元素、または、単一元素の混合物を言う。上記無機質の一例としてはアモルファスカーボンがある。

一実施形態の半導体装置の製造方法では、
上記無機質の膜はカーボンを含む。

上記実施形態の半導体装置の製造方法によれば、上記無機質の膜はカーボンを含むので、被加工物にダメージを与えないガスにより分解でき、レジストパターンと一緒に除去が可能である。

一実施形態の半導体装置の製造方法では、
上記被覆膜の膜厚は１ｎｍ〜６０ｎｍの範囲内である。

一実施形態の半導体装置の製造方法では、
上記被覆膜は第１ガスと第２ガスとを用いたプラズマＣＶＤで形成し、
上記第１ガスはＣ_ＸＨ_Ｙ（Ｘは１〜４のうちのいずれかの整数であり、且つ、Ｙは１〜１０のうちのいずれかの整数である）を含み、
上記第２ガスはＡｒ、Ｈｅ、Ｎ_２、Ｈ_２及びＸｅのうちのいずれか１つを含む。

一実施形態の半導体装置の製造方法では、
上記第１ガスはＣ_２Ｈ_２、Ｃ_２Ｈ_４、Ｃ_４Ｈ_３、Ｃ_２Ｈ_５及びＣ_２Ｈ_３のいずれか１つを含む。

一実施形態の半導体装置の製造方法では、
上記プラズマＣＶＤは、２０〜１００℃の範囲内の基板温度、且つ、１００Ｗ〜２０００Ｗの範囲内の高周波出力で行う。

一実施形態の半導体装置の製造方法では、
上記スパッタエッチングは、Ａｒ、Ｈｅ、Ｎ_２、Ｈ_２及びＸｅのうちのいずれか１つを用いて行う。

一実施形態の半導体装置の製造方法では、
上記スパッタエッチングは、１０００Ｗ〜１００００Ｗの範囲内の高周波出力で行う。

一実施形態の半導体装置の製造方法では、
上記スパッタエッチングまたは異方性エッチングは、上記レジストパターンの表面側の部分をマスクにして行う。

一実施形態の半導体装置の製造方法では、
上記被覆膜を形成する工程と、上記スパッタエッチングまたは異方性エッチングを行う工程とを、夫々、複数回行う。

一実施形態の半導体装置の製造方法では、
上記側壁上被覆部を上記レジストパターンと共に酸素プラズマ中で分解除去する。

上記実施形態の半導体装置の製造方法によれば、上記側壁上被覆部をレジストパターンと共に酸素プラズマ中で分解除去するから、製造工程数の増加を防ぐことができる。

本発明の半導体装置の製造方法によれば、レジストパターンの側壁上にある被覆膜の側壁上被覆部が残るように、被覆膜をスパッタエッチングまたは異方性エッチングを行うことによって、レジストパターンの形状不良を側壁上被覆部で修正できるので、レジストパターンと側壁上被覆部とをマスクにして被加工物をパターニングすることにより、所望する微細な加工形状を得ることができる。

以下、本発明の半導体装置の製造方法を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１Ａ〜図１Ｆに、本発明の第１実施形態の半導体装置の製造方法の製造工程図を示す。

上記半導体装置の製造方法では、まず、図１Ａに示すように、シリコン基板１０１上に、酸化膜１０２及びナイトライド膜１０３を順次形成する。このシリコン基板１０１、酸化膜１０２及びナイトライド膜１０３は被加工物の一例である。

次に、上記ナイトライド膜１０３上にレジスト膜を形成し、このレジスト膜を露光、現像することにより、形成したい素子分離パターンに対応するレジストパターン１０４を形成する。

上記レジストパターン１０４はリッジ形状を有し、レジストパターン１０４の側壁は逆テーパ状となっている。このため、上記レジストパターン１０４の上部（シリコン基板１０１とは反対側の部分）の幅は所望値Ａと略等しいが、レジストパターン１０４の下部（シリコン基板１０１側の部分）の幅はＡより狭いＡ―２ａとなっている。また、上記レジストパターン１０４の側壁には凹凸が形成されている。ここで、上記所望値Ａは１００ｎｍ未満の値とする。

次に、図１Ｂに示すように、上記ナイトライド膜１０３及びレジストパターン１０４上に、被覆膜の一例としての膜厚ｂのアモルファスカーボン膜１０５を成膜する。これにより、上記レジストパターン１０４の上部のひさし下の空間ｃにもアモルファスカーボン膜１０５が成膜される。このアモルファスカーボン膜１０５の成膜条件は以下のようになっている。

成膜設備 ： プラズマＣＶＤ（化学蒸気堆積）
基板温度 ： ２０℃〜１００℃
膜厚 ： １ｎｍ〜６０ｎｍ
第１ガス ： Ｃ_ＸＨ_Ｙ １ＳＬＭ〜１０ＳＬＭ
（Ｘ＝１〜４のいずれかの整数、且つ、Ｙ＝１〜１０のいずれかの整数）
第２ガス ： Ａｒ １ＳＬＭ〜１０ＳＬＭ
高周波出力： １００Ｗ〜２０００Ｗ
真空度 ： １Ｔｏｒｒ〜１０Ｔｏｒｒ
上記ナイトライド膜１０３及びレジストパターン１０４上に堆積させる膜は、アモルファスカーボン膜１０５に限定されず、カーボンを含む膜であればよい。

また、上記Ｃ_ＸＨ_Ｙとしては、Ｃ_２Ｈ_２、Ｃ_２Ｈ_４、Ｃ_４Ｈ_３、Ｃ_２Ｈ_５、Ｃ_２Ｈ_３のうちのどれか１種類を使用することができる。

また、上記アモルファスカーボン膜１０５は、真空を保持したチャンバー内に、ＣＨ結合またはＣＦ結合またはＣＨＦ結合を有したガスと、Ａｒ（アルゴン）またはＨｅ（ヘリウム）またはＮ_２（窒素）またはＨ_２（水素）またはＸｅ（キセノン）と導入し、プラズマ放電をさせて成膜してもよい。

また、上記ナイトライド膜１０３及びレジストパターン１０４上に堆積させる膜の膜厚は、レジスト変形の大きさに対応するように設定すればよい。

次に、図１Ｃに示すように、スパッタリングを行い、アモルファスカーボン膜１０５にアルゴンイオンを照射する。これにより、上記レジストパターン１０４の側壁近傍のアモルファスカーボンがアルゴンイオンで跳ね飛ばされて空間ｃに堆積し、空間ｃのアモルファスカーボン膜１０５の膜厚が増加する。

引き続いて、上記スパッタリングを行うことによって、空間ｃ以外のアモルファスカーボン膜１０５を除去して、図１Ｄに示すように、レジストパターン１０４と、側壁上被覆部の一例としてのアモルファスカーボン膜１０６とから成るパターンを形成する。このパターンの形状は所望のマスク形状に略等しい。つまり、上記パターンの線幅は、積層方向において略一定であり、所望値Ａと略等しい。また、上記パターンの側壁は略平滑になっている。また、上記スパッタリングの除去条件は以下のようになっている。

スパッタリング設備 ： プラズマＣＶＤ
基板温度 ： ２０〜１００℃
ガス ： Ａｒ ０．１ＳＬＭ〜３ＳＬＭ
高周波出力 ： １０００Ｗ〜１００００Ｗ
真空度 ： ０．１Ｔｏｒｒ〜５Ｔｏｒｒ
上記アモルファスカーボン膜１０６を得るためのスパッタリングは、上記条件に限定されず、真空を保持したチャンバー内に、ＡｒもしくはＨｅもしくはＮ_２もしくはＨ_２の単一ガスまたはこれらの複合ガスを導入し、プラズマ放電させて行ってもよい。このようなプラズマ放電によるスパッタリングは、カーボンを有した膜のエッチング処理にも用いることができる。

また、上記アモルファスカーボン膜１０６は、真空蒸着とスパッタリングとを１〜１０回繰り返すか、または、真空蒸着とエッチングを１〜１０回繰り返して、形成してもよい。

次に、上記レジストパターン１０４とアモルファスカーボン膜１０６とから成るパターンをマスクとして用いたエッチングを行うことによって、図１Ｅに示すように、シリコン基板上１０１、酸化膜１０２及びナイトライド膜１０３をエッチングし、トランジスタ形成領域１０７を形成する。このトランジスタ形成領域１０７の両側の空間は素子分離領域を形成するために用いられる。

次に、図１Ｆに示すように、アモルファスカーボン膜１０６をレジストパターン１０４と共にＯ_２プラズマアッシングで除去する。このＯ_２プラズマアッシングの条件は次のようになっている。

除去設備 ： プラズマアッシング
基盤温度 ： １００℃〜３００℃
ガス ： Ｏ_２ １ＳＬＭ〜５ＳＬＭ
高周波出力： １０００Ｗ〜３０００Ｗ
真空度 ： ０．５Ｔｏｒｒ〜３Ｔｏｒｒ
このように、上記レジストパターン１０４とアモルファスカーボン膜１０６とから成るパターンをマスクとして用いたエッチングを行うことによって、トランジスタ形成領域１０７の幅を所望値Ａと略等しくすることできる。

また、上記トランジスタ形成領域１０７の線幅は積層方向において略一定となっている。

なお、図３Ｃの従来のトラジスタ形成領域３０７の線幅は所望値Ａの８０％〜６０％になってしまう。

上記第１実施形態では、ナイトライド膜１０３上にレジスト膜を形成したが、ナイトライド膜１０３上に有機または無機の反射防止膜を形成した後、この反射防止膜上にレジスト膜を形成してもよい。

上記第１実施形態では、レジストパターン１０４の壁面が傾斜していたが、レジストパターン１０４の壁面がレジストパターン１０４の厚さ方向と略平行であっても、アモルファスカーボン膜１０６によってレジストパターン１０４の壁面の凹凸を略無くすことができる。

（第２実施形態）
図２Ａ〜図２Ｆに、本発明の第１実施形態の半導体装置の製造方法の製造工程図を示す。

上記半導体装置の製造方法では、まず、図２Ａに示すように、シリコン基板２０７に素子分離絶縁膜２０８及びソース・ドレイン拡散領域２１２を形成した後、シリコン基板２０７上に、酸化膜から成るゲート絶縁膜２０９を形成する。上記ソース・ドレイン拡散領域２１２はシリコン基板２０７の導電型と異なる導電型を有している。例えば、上記シリコン基板２０７の導電型がｎ型である場合、ソース・ドレイン拡散領域２１２の導電型はｐ型である。逆に、上記シリコン基板２０７の導電型がｐ型である場合、ソース・ドレイン拡散領域２１２の導電型はｎ型である。

次に、上記ゲート絶縁膜２０９上にゲート電極２１０を形成すると共に、このゲート電極２１０の両側にサイドウォール２１１を形成する。

次に、上記ゲート絶縁膜２０９、ゲート電極２１０及びサイドウォール２１１を覆うように層間絶縁膜２１３を形成する。この層間絶縁膜２１３は被加工物の一例である。

次に、上記層間絶縁膜２１３上にレジスト膜を形成し、このレジスト膜に露光、現像を行うことにより、貫通穴２１７を有するレジストパターン２１４を形成する。上記貫通穴２１７は、形成したいコンタクトホールに対応している。

上記レジストパターン２１４の側壁は逆テーパ状となっている。つまり、上記貫通穴２１７の壁面形状は逆テーパ状となっている。このため、上記貫通穴２１７の開口幅は所望値Ｂと略等しいが、貫通穴２１７の層間絶縁膜２１３近傍の幅は所望値Ｂよりも広いＢ＋２ｄとなっている。また、上記貫通穴２１７の壁面には凹凸が形成されている。ここで、上記所望値Ｂは１００ｎｍ未満の値とする。

次に、上記レジストパターン２１４を用いて、図２Ｂに示すように、層間絶縁膜２１３のエッチングを行うことにより、層間絶縁膜２１３にコンタクトホール２１８を形成する。

次に、上記層間絶縁膜２１３及びレジストパターン２１４上に膜厚ｅのアモルファスカーボン膜２１５を成膜する。これにより、上記レジストパターン２１４の開口部のひさし下の空間ｆにもアモルファスカーボン膜２１５が成膜される。このアモルファスカーボン膜２１５の成膜条件は上記実施形態１のアモルファスカーボン膜１０５の成膜条件と同様である。

次に、図２Ｃに示すように、スパッタリングを行い、アモルファスカーボン膜２１５にアルゴンイオンを照射する。これにより、上記層間絶縁膜２１３上のアモルファスカーボンがアルゴンイオンで跳ね飛ばされて空間ｆに堆積し、空間ｆのアモルファスカーボン膜２１５の膜厚が増加する。

引き続いて、上記スパッタリングを行うことによって、空間ｆ以外のアモルファスカーボン膜２１５を除去して、図２Ｄに示すように、レジストパターン２１４と、側壁上被覆部の一例としてのアモルファスカーボン膜２１６とから成るパターンを形成する。このパターンの形状は所望のマスク形状に略等しい。つまり、上記パターンの開口幅は、積層方向において略一定であり、所望値Ｂと略等しい。また、上記パターンの貫通穴の壁面は略平滑になっている。また、上記スパッタリングの条件は、上記第１実施形態のアモルファスカーボン膜１０６を形成するために行ったスパッタの条件と同様である。

次に、上記レジストパターン２１４とアモルファスカーボン膜２１６とから成るパターンをマスクとして用いたエッチングを行うことによって、図２Ｅに示すように、層間絶縁膜２１３にコンタクトホール２１８を形成する。

次に、上記アモルファスカーボン膜２１６をレジストパターン２１４と共にＯ_２プラズマアッシングで除去する。このＯ_２プラズマアッシングの条件は上記第１実施形態のＯ_２プラズマアッシングと同様である。

このように、上記レジストパターン２１４とアモルファスカーボン膜２１６とから成るパターンをマスクとして用いたエッチングを行うことによって、コンタクトホール２１８の開口部の幅を所望値Ｂと略等しくすることができる。

なお、開口幅が１５０ｎｍ〜３００ｎｍ程度の貫通穴を有するレジストパターンを形成すると、露光時における光コントラストの問題、または、レジスト組成不均一などの問題により、上記貫通穴の壁面は本実施形態のような逆テーパ状になる。このため、上記レジストパターンを用いて形成したコンタクホールの幅は所望値の１２０％〜１４０％になってしまう。したがって、図４Ｃの従来のコンタクホールの幅も所望値Ｂの１２０％〜１４０％となってしまう。

上記第２実施形態では、層間絶縁膜２１３上にレジスト膜を形成したが、層間絶縁膜２１３上に有機または無機の反射防止膜を形成した後、この反射防止膜上にレジスト膜を形成してもよい。

上記第２実施形態では、貫通穴２１７の壁面が傾斜していたが、貫通穴２１７の壁面が貫通穴２１７の深さ方向と略平行であっても、アモルファスカーボン膜２１６によって貫通穴２１７の壁面の凹凸を略無くすことができる。

本発明の半導体装置の製造方法は、半導体レーザやＩＣ（集積回路）等の様々な半導体装置の製造に用いることができる。

図１Ａは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図１Ｂは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図１Ｃは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図１Ｄは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図１Ｅは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図１Ｆは本発明の第１実施形態の半導体装置の製造方法の一製造工程図である。 図２Ａは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図２Ｂは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図２Ｃは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図２Ｄは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図２Ｅは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図２Ｆは本発明の第２実施形態の半導体装置の製造方法の一製造工程図である。 図３Ａは従来の半導体装置の製造方法の一製造工程図である。 図３Ｂは上記従来の半導体装置の製造方法の一製造工程図である。 図３Ｃは上記従来の半導体装置の製造方法の一製造工程図である。 図４Ａは他の従来の半導体装置の製造方法の一製造工程図である。 図４Ｂは上記他の従来の半導体装置の製造方法の一製造工程図である。 図４Ｃは上記他の従来の半導体装置の製造方法の一製造工程図である。

符号の説明

１０１，２０７ シリコン基板
１０２ 酸化膜
１０３ ナイトライド膜
１０４，２１４ レジストパターン
１０５，１０６，２１５，２１６ アモルファスカーボン膜
２０８ 素子分離領域
２０９ ゲート絶縁膜
２１０ ゲート電極
２１１ サイドウォール
２１２ ソース・ドレイン拡散領域
２１３ 層間絶縁膜

Claims (18)

1. 被加工物上にレジスト膜を形成する工程と、
   上記レジスト膜を露光、現像することにより、上記被加工物の一部を露出させるレジストパターンを形成する工程と、
   上記被加工物の一部と上記レジストパターンとを覆う被覆膜を形成する工程と、
   上記レジストパターンの側壁上にある上記被覆膜の側壁上被覆部が残るように、上記被覆膜をスパッタエッチングまたは異方性エッチングを行う工程と、
   上記レジストパターンと上記側壁上被覆部とをマスクにして上記被加工物をパターニングする工程と、
   上記レジストパターンと上記側壁上被覆部とを除去する工程と
   を備えたことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   上記レジストパターンは貫通穴を有することを特徴とする半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   上記貫通穴の断面積は、上記レジストパターンの上記被加工物とは反対側の表面から上記被加工物に近づくに従って大きくなり、
   上記貫通穴の壁面は凹凸を有することを特徴とする半導体装置の製造方法。
4. 請求項２に記載の半導体装置の製造方法において、
   上記貫通穴の壁面は、上記貫通穴の深さ方向と略平行であり、凹凸を有することを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法において、
   上記レジストパターンはリッジ形状を有することを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   上記レジストパターンの厚み方向に垂直な幅は、上記レジストパターンの上記被加工物とは反対側の表面から上記被加工物に近づくに従って広くなり、
   上記レジストパターンの側壁は凹凸を有することを特徴とする半導体装置の製造方法。
7. 請求項５に記載の半導体装置の製造方法において、
   上記レジストパターンの側壁は、上記レジストパターンの厚み方向と略平行であり、凹凸を有することを特徴とする半導体装置の製造方法。
8. 請求項１に記載の半導体装置の製造方法において、
   上記被覆膜は無機質の膜であることを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   上記無機質の膜はカーボンを含むことを特徴とする半導体装置の製造方法。
10. 請求項１に記載の半導体装置の製造方法において、
    上記被覆膜の膜厚は１ｎｍ〜６０ｎｍの範囲内であることを特徴とする半導体装置の製造方法。
11. 請求項１に記載の半導体装置の製造方法において、
    上記被覆膜は第１ガスと第２ガスとを用いたプラズマＣＶＤで形成し、
    上記第１ガスはＣ_ＸＨ_Ｙ（Ｘは１〜４のうちのいずれかの整数であり、且つ、Ｙは１〜１０のうちのいずれかの整数である）を含み、
    上記第２ガスはＡｒ、Ｈｅ、Ｎ_２、Ｈ_２及びＸｅのうちのいずれか１つを含むことを特徴とする半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    上記第１ガスはＣ_２Ｈ_２、Ｃ_２Ｈ_４、Ｃ_４Ｈ_３、Ｃ_２Ｈ_５及びＣ_２Ｈ_３のいずれか１つを含むことを特徴とする半導体装置の製造方法。
13. 請求項１１に記載の半導体装置の製造方法において、
    上記プラズマＣＶＤは、２０〜１００℃の範囲内の基板温度、且つ、１００Ｗ〜２０００Ｗの範囲内の高周波出力で行うことを特徴とする半導体装置の製造方法。
14. 請求項１に記載の半導体装置の製造方法において、
    上記スパッタエッチングは、Ａｒ、Ｈｅ、Ｎ_２、Ｈ_２及びＸｅのうちのいずれか１つを用いて行うことを特徴とする半導体装置の製造方法。
15. 請求項１に記載の半導体装置の製造方法において、
    上記スパッタエッチングは、１０００Ｗ〜１００００Ｗの範囲内の高周波出力で行うことを特徴とする半導体装置の製造方法。
16. 請求項１に記載の半導体装置の製造方法において、
    上記スパッタエッチングまたは異方性エッチングは、上記レジストパターンの表面側の部分をマスクにして行うことを特徴とする半導体装置の製造方法。
17. 請求項１に記載の半導体装置の製造方法において、
    上記被覆膜を形成する工程と、上記スパッタエッチングまたは異方性エッチングを行う工程とを、夫々、複数回行うことを特徴とする半導体装置の製造方法。
18. 請求項１に記載の半導体装置の製造方法において、
    上記側壁上被覆部を上記レジストパターンと共に酸素プラズマ中で分解除去することを特徴とする半導体装置の製造方法。

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