KR100919674B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 홀 형태의 콘택홀 및 하부전극 예정 영역의 패터닝 과정시 보잉 프로파일이나 바닥 면적이 작아지는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 층간절연막과 하드마스크를 적층 형성하는 단계; 상기 하드마스크 상에 콘택홀을 정의하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하되 상기 층간절연막의 일부가 식각되도록 하여 제1개구를 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 제1개구를 포함한 상기 하드마스크 상에 측벽보호막을 형성하는 단계; 상기 측벽보호막을 선택적으로 제거하여 상기 제1개구의 내벽에 측벽을 형성하는 단계; 및 상기 하드마스크를 식각마스크로 상기 제1개구 아래에 잔류하는 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2개구를 형성하는 단계를 포함한다.
보잉 프로파일, 수직 프로파일, 콘택홀, 캐패시터, 하드마스크, 측벽보호막

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
도 1a 내지 도 1b는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 하드마스크 24 : 감광막패턴
25a : 콘택홀의 제1개구 25b : 콘택홀의 제2개구
26a : 측벽
본 발명은 반도체 제조 기술에 관한 것으로, 특히 홀(hole) 형태의 패터닝 공정이 수반되는 반도체 소자의 제조 방법에 관한 것이다.
최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부전극을 실린더(Cyclinder) 구조, 콘케이브(Concave) 구조 등의 3차원 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부전극의 유효 표면적을 극대화시키고 있다.
도 1a 내지 도 1b는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 적절한 전도도를 가지도록 불순물이 주입된 반도체 기판(11) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 일부를 노출시키는 스토리지노드콘택홀을 형성한다. 그리고, 스토리지노드콘택홀 내에 매립되어 반도체 기판(11)과 연결되는 스토리지노드콘택플러그(13)를 형성한다.
다음에, 스토리지노드콘택플러그(13)를 포함한 층간절연막(12) 상에 하부전극의 높이를 결정짓는 스토리지노드절연막(storage node oxide, 14)을 형성한 후, 스토리지노드절연막(14) 상에 하드마스크(15)를 형성한다. 이때, 스토리지노드절연막(14)은 캐패시터의 정전용량을 증대시키기 위해 적어도 20000Å의 높이를 가지 며, 통상적으로 실리콘산화막(SiO2) 계열을 이용한다.
다음에, 하드마스크(15) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 캐패시터의 하부전극이 형성될 영역을 정의하는 감광막패턴(16)을 형성한 후, 감광막패턴(16)을 식각마스크로 하여 하드마스크(15)를 식각한다.
도 1b에 도시된 바와 같이, 감광막패턴(16)을 제거한 후, 식각된 하드마스크(15)를 식각마스크로 스토리지노드절연막(14)을 건식 식각(dry etch)하여 스토리지노드콘택플러그(13)의 표면을 노출시키는 하부전극 예정 영역(17)을 개방시킨다. 이때, 하부전극 예정 영역(17)은 콘케이브(concave) 형태의 홀(hole)이다.
도면에 도시되지 않았지만, 후속 공정으로, 하부전극 예정 영역(17)내에 하부전극을 형성하고, 하부전극 상에 유전막과 상부전극을 차례로 형성하여 콘케이브형 캐패시터를 형성하거나 또는 하부전극 형성후에 스토리지노드절연막을 제거하고, 유전막과 상부전극을 형성하여 실린더형 캐패시터를 형성한다.
그러나, 종래 기술은 하부전극 예정 영역(17)이 높은 두께의 스토리지노드절연막(14)을 식각하여 형성되므로, 즉, 고종횡비(High aspect ratio) 식각이 요구되므로 보잉(bowing) 프로파일(B)이 발생하거나 또는 수직(vertical)에 가까운 프로파일로 식각되지 않기 때문에 바닥의 면적이 입구의 면적에 비해 작아지는 경사진 프로파일(V)이 나타나는 문제점이 발생한다.
이와 같은 보잉 프로파일(B)이나 경사진 프로파일(V)을 갖는 하부전극 예정 영역(17)에 하부전극을 형성하면 수직한 프로파일을 갖는 하부전극 예정 영역에 형성된 하부전극에 비해 전극면적이 작아져 캐패시터의 정전용량이 감소하는 문제가 있다. 또한, 실린더 구조의 하부전극을 형성하는 경우, 실린더의 바닥 면적이 작기 때문에 쉽게 실린더가 기울어 이웃하는 실린더와 접촉하는 브릿지(bridge) 현상이 발생하는 문제가 있다.
전술한 바와 같은 문제점들은 고종횡비를 갖는 반도체 소자의 콘택홀 형성시에도 나타난다. 즉, 높이가 증가된 절연막을 식각하여 콘택홀을 형성할 때, 보잉 프로파일이나 콘택홀의 바닥 면적이 좁아져 콘택저항이 증가하는 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 보잉 프로파일이나 좁은 바닥 면적으로 발생하는 콘택 저항 증가를 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 보잉 프로파일이나 좁은 바닥 면적으로 발생하는 하부전극의 브릿지 현상 및 정전용량 감소를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 층간절연막과 하드마스크를 적층 형성하는 단계; 상기 하드마스크 상에 콘택홀을 정의하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하되 상기 층간절연막의 일부가 식각되도록 하여 제1개구를 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 제1개구를 포함한 상기 하드마스크 상에 측벽보호막을 형성하는 단계; 상기 측벽보호막을 선택적으로 제거하여 상기 제1개구의 내벽에 측벽을 형성하는 단계; 및 상기 하드마스크를 식각마스크로 상기 제1개구 아래에 잔류하는 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2개구를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 반도체 기판 상에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그를 포함한 상기 반도체 기판 상에 스토리지노드절연막과 하드마스크를 적층 형성하는 단계; 상기 하드마스크 상에 하부전극 예정 영역을 정의하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하되 상기 스토리지노드절연막의 일부가 식각되도록 하여 제1개구를 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 제1개구를 포함한 상기 하드마스크 상에 측벽보호막을 형성하는 단계; 상기 측벽보호막을 선택적으로 제거하여 상기 제1개구의 내벽에 측벽을 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 제1개구 아래에 잔류하는 스토리지노드절연막을 식각하여 상기 스토리지노드콘택플러그를 노출시키는 제2개구를 형성하는 단계; 및 상기 제1개구 및 제2개구로 이루어진 하부전극 예정 영역 내에 상기 스토리지노드콘택플러그와 연결되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술한 실시예들에서는, 고종횡비의 홀 형태의 패턴 형성 과정시 보잉프로파일이나 경사진 프로파일이 발생되는 것을 억제하는 방법을 제안하고 있는데, 제1실시예의 고종횡비를 갖는 콘택홀 형성 방법을 설명하고 있으며, 제2실시예는 고종횡비를 갖는 스토리지노드절연막의 식각 과정을 수반하는 캐패시터의 제조 방법을 설명하고 있다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 적절한 전도도를 가지도록 불순물이 주입된 반도체 기판(21) 상에 층간절연막(22)을 형성한 후, 층간절연막(22) 상에 하드마스크(23)를 형성한다.
이때, 층간절연막(22)은 실리콘산화막 계열의 절연막으로, BPSG(Boro Phospho Silicate Glass), USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 또는 CVD(Chemical Vapor Deposition) 산화막을 이용한다.
그리고, 하드마스크(23)는 후속 건식식각 공정시 식각마스크로 이용할 목적으로 폴리실리콘막을 500Å∼5000Å의 두께로 형성한 것이다. 한편, 하드마스크(23)는 폴리실리콘막외에 층간절연막(22)의 건식식각시 적어도 10:1 이상의 선택비를 유지할 수 있는 물질을 이용해도 된다.
다음에, 하드마스크(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택홀을 정의하는 감광막패턴(24)을 형성한다.
다음에, 감광막패턴(24)을 식각마스크로 하여 하드마스크(23)를 식각하되, 층간절연막(22)의 상부가 200Å∼1000Å 두께로 식각될 정도의 타겟, 즉 형성하고자 하는 콘택홀 깊이의 30%∼100%만큼 식각하여 콘택홀의 제1개구(25a)를 개방시킨다. 이때, 콘택홀의 제1개구(25a) 아래에는 식각되지 않은 잔류 층간절연막(22a)이 존재한다.
전술한 바와 같은 1차 식각시, 식각 조건은 하드마스크(23)와 층간절연막(22)을 서로 다른 식각 조건으로 서로 다른 장비 또는 서로 다른 챔버에서 식각한다. 또한, 하드마스크(23)와 층간절연막(22)을 동일 장비 또는 동일 챔버에서 동일 식각 조건 또는 서로 다른 식각 조건을 이용하여 식각한다. 예컨대, 콘택홀의 제1개구(25a) 형성시 하드마스크는 통상적인 플라즈마식각장비를 이용한다.
한편, 콘택홀의 제1개구(25a)가 콘택홀 깊이의 100%까지도 가능하지만, 층간절연막(22)을 모두 식각하여 콘택홀을 개방시키는 경우에는 보잉 프로파일이 발생될 가능성이 있으므로, 30% 정도의 깊이로만 식각한다.
그리고, 1차 식각 과정시 높은 두께의 층간절연막(22)을 일부만 식각하므로, 수직 프로파일을 얻을 수 있다.
도 2b에 도시된 바와 같이, 감광막패턴(24)을 제거한 후, 콘택홀의 제1개구(25a)를 포함한 전면에 측벽보호막(26)을 형성한다.
이때, 측벽보호막(26)은 질화막, 폴리실리콘막, 티타늄(Ti) 및 탄탈륨(Ta)으 로 이루어진 그룹 중에서 선택된 하나를 이용하고, 50Å∼150Å 두께로 형성한다.
도 2c에 도시된 바와 같이, 측벽보호막(26)을 블랭킷 에치백(blanket etchback)하여 콘택홀의 제1개구(25a)의 내벽에 측벽(26a)을 형성한다. 이때, 측벽(26a)은 콘택홀의 제1개구(25a) 바닥의 잔류 층간절연막(22a) 표면을 노출시킨다.
도 2d에 도시된 바와 같이, 하드마스크(23)를 식각마스크로 통상의 플라즈마식각방법을 이용하여 잔류 층간절연막(22a)을 2차 식각하여 콘택홀의 제2개구(25b)를 형성한다. 이와 같은 2차 식각을 통해 형성하고자 하는 콘택홀이 완전히 개방된다.
이때, 2차 식각시 잔류 층간절연막(22a)의 과도 식각(over etch)이 수반되는데, 과도 식각 타겟을 증가시키더라도 보잉이 발생될 부분에 미리 측벽(26a)이 형성되어 있으므로 보잉 프로파일이 발생되지 않은 수직 프로파일을 얻을 수 있다.
보잉 프로파일을 방지하는 원리를 살펴보면, 일반적으로 개방되는 콘택홀 바닥 방향으로 입사되는 이온들의 산란에 의해 콘택홀의 측벽이 충돌되거나 또는 라디칼(radical)에 의한 화학반응으로 보잉 프로파일이 발생되고 있으나, 제1실시예에서는 보잉 프로파일이 발생될 지역에 미리 측벽(26a)을 형성해주므로써 이온들의 충돌 또는 라디칼의 화학반응으로부터 콘택홀의 측벽을 보호하고 있다.
아울러, 1차 식각으로 미리 일부를 식각한 상태이기 때문에 2차 식각시 식각해야할 잔류 층간절연막(22a) 높이가 낮아 수직 프로파일을 얻을 수 있어 콘택홀의 바닥면적이 작아지는 것을 방지한다.
전술한 바와 같이, 콘택홀 형성을 위한 식각 공정을 두 번에 걸쳐서 진행하고, 1차 식각공정후에 보잉프로파일이 발생될 지역에 미리 측벽을 형성하므로써 보잉프로파일 및 경사진 프로파일을 억제한다. 만약, 측벽이 없이 두 번의 식각 공정을 통해 콘택홀을 형성하는 경우에도 수직 프로파일은 얻을 수 있으나, 보잉 프로파일은 피할 수 없을 것이다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 적절한 전도도를 가지도록 불순물이 주입된 반도체 기판(31) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 식각하여 반도체 기판(31)의 일부를 노출시키는 스토리지노드콘택홀을 형성한다. 그리고, 스토리지노드콘택홀 내에 매립되어 반도체 기판(31)과 연결되는 스토리지노드콘택플러그(33)를 형성한다.
다음에, 스토리지노드콘택플러그(33)를 포함한 층간절연막(32) 상에 하부전극의 높이를 결정짓는 스토리지노드절연막(34)을 형성한 후, 스토리지노드절연막(34) 상에 하드마스크(35)를 형성한다. 이때, 스토리지노드절연막(34)은 캐패시터의 정전용량을 증대시키기 위해 적어도 20000Å의 높이를 가지며, BPSG, USG, PSG, TEOS 또는 CVD 산화막 중에서 선택된 실콘산화막(SiO2) 계열을 이용한다.
그리고, 하드마스크(35)는 후속 건식식각 공정시 식각마스크로 이용할 목적 으로 폴리실리콘막을 500Å∼5000Å의 두께로 형성한 것이다. 한편, 하드마스크(35)는 폴리실리콘막외에 스토리지노드절연막(34)의 건식식각시 적어도 10:1 이상의 선택비를 유지할 수 있는 물질을 이용해도 된다.
다음에, 하드마스크(35) 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택홀을 정의하는 감광막패턴(36)을 형성한다.
다음에, 감광막패턴(36)을 식각마스크로 하여 하드마스크(35)를 식각하되, 스토리지노드절연막(34)의 상부가 200Å∼1000Å 두께로 식각될 정도의 타겟, 즉 형성하고자 하는 하부전극 예정 영역 깊이의 30%∼100%만큼 식각하여 하부전극 예정 영역의 제1개구(37a)를 개방시킨다. 이때, 제1개구(37a) 아래에는 식각되지 않은 잔류 스토리지노드절연막(34a)이 존재한다.
전술한 바와 같은 1차 식각시, 식각 조건은 하드마스크(35)와 스토리지노드절연막(34)을 서로 다른 식각 조건으로 서로 다른 장비 또는 서로 다른 챔버에서 식각한다. 또한, 하드마스크(35)와 스토리지노드절연막(34)을 동일 장비 또는 동일 챔버에서 동일 식각 조건 또는 서로 다른 식각 조건을 이용하여 식각한다. 예컨대, 위의 제1개구(37a) 형성시 하드마스크(35)는 통상적인 플라즈마식각장비를 이용한다.
한편, 제1개구(37a)가 하부전극 예정 영역 총 깊이의 100%까지도 가능하지만, 스토리지노드절연막(34)을 모두 식각하여 하부전극 예정 영역을 개방시키는 경우에는 보잉 프로파일이 발생될 가능성이 있으므로, 30% 정도의 깊이로만 식각한다.
그리고, 1차 식각 과정시 높은 두께의 스토리지노드절연막(34)을 일부만 식각하므로, 수직 프로파일을 얻을 수 있다.
도 3b에 도시된 바와 같이, 감광막패턴(36)을 제거한 후, 제1개구(37a)를 포함한 전면에 측벽보호막(38)을 형성한다.
이때, 측벽보호막(38)은 폴리실리콘막, 티타늄(Ti) 및 탄탈륨(Ta)으로 이루어진 그룹 중에서 선택된 하나를 이용하고, 50Å∼150Å 두께로 형성한다.
도 3c에 도시된 바와 같이, 측벽보호막(38)을 블랭킷 에치백(blanket etchback)하여 제1개구(37a)의 내벽에 측벽(sidewall, 38a)을 형성한다. 이때, 측벽(38a)은 제1개구(37a) 바닥의 잔류 스토리지노드절연막(34a) 표면을 노출시킨다.
도 3d에 도시된 바와 같이, 하드마스크(35)를 식각마스크로 통상의 플라즈마식각방법을 이용하여 잔류 스토리지노드절연막(34a)을 2차 식각하여 하부전극 예정 영역의 제2개구(37b)를 형성한다. 이와 같은 2차 식각을 통해 형성하고자 하는 하부전극 예정 영역이 완전히 개방된다.
한편, 2차 식각시 잔류 스토리지노드절연막(34a)의 과도 식각이 수반되는데, 과도 식각 타겟을 증가시키더라도 보잉이 발생될 부분에 미리 측벽(38a)이 형성되어 있으므로 이온들의 충돌 또는 라디칼의 화학반응으로부터 하부전극 예정영역의 측벽을 보호한다.
아울러, 1차 식각으로 미리 일부를 식각한 상태이기 때문에 2차 식각시 식각해야할 잔류 스토리지노드절연막(34a) 높이가 낮아 수직 프로파일을 얻을 수 있다.
도 3e에 도시된 바와 같이, 완전히 개방된 하부전극 예정 영역에만 하부전극(39)을 형성한다. 결국, 보잉프로파일이 발생되지 않은 수직 프로파일을 갖는 하부전극 예정 영역에 하부전극을 형성하므로, 하부전극의 바닥면적이 작아지지도 않고, 보잉 프로파일이 발생되지도 않으므로 캐패시터의 정전용량을 확보하면서 하부전극이 기울어 이웃하는 하부전극과 접촉하는 브릿지 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 콘택홀을 두 번의 식각 공정을 통해 형성하고, 1차 식각 공정시 콘택홀의 측벽에 이온들의 충돌 또는 라디칼의 화학반응을 방지하는 측벽을 형성하므로써 보잉프로파일이나 경사진 프로파일을 방지하여 콘택저항특성이 우수한 콘택홀 식각 공정을 확보할 수 있는 효과가 있다.
또한, 홀 형태의 하부전극 예정 영역을 두 번의 식각 공정을 통해 형성하고, 1차 식각 공정시 하부전극 예정 영역의 측벽에 이온들의 충돌 또는 라디칼의 화학반응을 방지하는 측벽을 형성하므로써 보잉프로파일이나 경사진 프로파일을 방지하여 정전용량 증가시키면서 하부전극간 브릿지를 방지할 수 있는 효과가 있다.

Claims (10)

  1. 반도체 기판 상에 층간절연막과 하드마스크를 적층 형성하는 단계;
    상기 하드마스크 상에 콘택홀을 정의하는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하되 상기 층간절연막의 일부가 식각되도록 하여 제1개구를 형성하는 단계;
    상기 감광막패턴을 제거하는 단계;
    상기 제1개구를 포함한 상기 하드마스크 상에 측벽보호막을 형성하는 단계;
    상기 측벽보호막을 선택적으로 제거하여 상기 제1개구의 내벽에 측벽을 형성하는 단계; 및
    상기 하드마스크를 식각마스크로 상기 제1개구 아래에 잔류하는 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2개구를 형성하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 제1개구를 형성하는 단계는,
    상기 하드마스크와 상기 층간절연막을 서로 다른 식각 조건을 이용하여 서로 다른 장비 또는 서로 다른 챔버에서 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1항에 있어서,
    상기 제1개구를 형성하는 단계는,
    상기 하드마스크와 상기 층간절연막을 동일 장비 또는 동일 챔버에서 동일 식각 조건 또는 서로 다른 식각 조건을 이용하여 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제1항에 있어서,
    상기 제1개구의 깊이는, 상기 제1개구 및 제2개구를 합친 총 깊이 대비 30%∼100%의 범위인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제1항에 있어서,
    상기 측벽보호막은, 질화막, 폴리실리콘막, 티타늄 및 탄탈륨으로 이루어진 그룹 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  6. 반도체 기판 상에 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택플러그를 포함한 상기 반도체 기판 상에 스토리지노드절연막과 하드마스크를 적층 형성하는 단계;
    상기 하드마스크 상에 하부전극 예정 영역을 정의하는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하되 상기 스토리지노드절연막의 일부가 식각되도록 하여 제1개구를 형성하는 단계;
    상기 감광막패턴을 제거하는 단계;
    상기 제1개구를 포함한 상기 하드마스크 상에 측벽보호막을 형성하는 단계;
    상기 측벽보호막을 선택적으로 제거하여 상기 제1개구의 내벽에 측벽을 형성하는 단계;
    상기 하드마스크를 식각마스크로 상기 제1개구 아래에 잔류하는 스토리지노드절연막을 식각하여 상기 스토리지노드콘택플러그를 노출시키는 제2개구를 형성하는 단계; 및
    상기 제1개구 및 제2개구로 이루어진 하부전극 예정 영역 내에 상기 스토리지노드콘택플러그와 연결되는 하부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 제1개구를 형성하는 단계는,
    상기 하드마스크와 상기 스토리지노드절연막을 서로 다른 식각 조건을 이용하여 서로 다른 장비 또는 서로 다른 챔버에서 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제6항에 있어서,
    상기 제1개구를 형성하는 단계는,
    상기 하드마스크와 상기 스토리지노드절연막을 동일 장비 또는 동일 챔버에서 동일 식각 조건 또는 서로 다른 식각 조건을 이용하여 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제6항에 있어서,
    상기 제1개구의 깊이는, 상기 제1개구 및 제2개구를 합친 총 깊이 대비 30%∼100%의 범위인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제6항에 있어서,
    상기 측벽보호막은, 질화막, 폴리실리콘막, 티타늄 및 탄탈륨으로 이루어진 그룹 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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