KR100555457B1 - 전기 도금법을 이용한 반도체소자의 전극 형성방법 - Google Patents

전기 도금법을 이용한 반도체소자의 전극 형성방법 Download PDF

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Abstract

본 발명의 전기 도금법을 이용한 반도체 소자의 전극 형성 방법은, 전기 도금법을 사용하여 어스펙트 비가 큰 홀내에 스텝 커버리지 특성이 좋지 않은 백금족 물질 등을 보이드의 발생없이 전극막으로 형성시키기 위한 것이다. 본 발명의 특징은, 종자층인 도전체막을 어스펙트 비가 큰 홀 내의 전면에 1차 도포한 후에, 전면 건식 식각 방법을 사용하여 도포된 도전체막을 재스퍼터링시켜 도전체막이 홀 내의 전 표면을 덮도록 형성하는데 있다. 이에 따르면, 어스펙트 비가 큰 홀내에도 종자층으로서의 도전체막이 균일하게 형성할 수 있으므로 전기 도금법을 사용하여 용이하게 전극막을 형성시킬 수 있다.

Description

전기 도금법을 이용한 반도체 소자의 전극 형성 방법{Method for forming electrode of semiconductor device using electroplating}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더 상세하게는 전기 도금법을 이용한 반도체 소자의 전극 형성 방법에 관한 것이다.
반도체 소자, 예컨대 디램(DRAM; Dynamic Random Memory)과 같은 메모리 장치에서의 집적도가 높아짐에 따라 커패시터의 용량을 증대시키는데 관심이 집중되고 있다. 현재 커패시터의 용량을 증대시키는 방법으로서 널리 연구되고 있는 방법으로는 고유전율을 갖는 유전 물질을 사용하여 유전체막을 형성하는 방법과 구조를 3차원적인 입체 구조로 만듦으로써 유효 표면적을 증대시키는 방법이 있다.
일반적으로 BST(Barium Strontium Titanate)와 같은 고유전 물질을 유전체막으로 사용하기 위해서는 하부 전극상에 BST막을 형성하여야 하는데, BST막의 증착 공정은 산화성 분위기에서 이루어지므로, 증착 공정중에 하부 전극으로 사용되는 물질이 산화될 수 있다. 따라서 이 경우에는 산화가 잘 되지 않는 Pt, Ru, Ir 등의 백금족 금속을 하부 전극으로 사용하는 것이 바람직하다. 백금족 금속들을 이용하여 3차원 입체 구조를 형성하기 위해서는 건식 식각 공정을 수행하여야 하지만, 백금속 금속들에 대한 건식 식각이 용이하지 않다는 문제가 있다. 따라서 건식 식각 공정을 배제하면서 3차원 입체 구조를 형성하기 위한 방법으로서 내부가 패인 홀내에 예컨대 실린더 구조로 형성하는 방법이 최근에 논의되고 있다.
그런데, 어스펙트 비(aspect ratio)가 큰 홀내에 스퍼터링 방법에 의한 전극막 증착은 스텝 커버리지(step coverage) 특성이 좋지 않으므로 바람직하지 않다. 이 경우에 스텝 커버리지 특성이 좋은 MOCVD(Metal Organic Chemical Vapor Deposition) 공정을 사용하여 전극막을 증착하는 방법이 제안되고 있지만, 현재로서는 백금족 금속 유기물 소스가 개발되지 않은 상태이므로 그 실현성이 불투명한 상태이다. 따라서 어스팩트 비가 큰 홀내에 스텝 커버리지 특성이 좋도록 백금족 전극막을 증착하는 방법의 개발이 시급히 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기 도금법을 사용하여 어스펙트 비가 큰 홀내에 스텝 커버리지가 좋도록 반도체 소자의 전극을 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법은, 반도체 기판상에 홀을 갖는 절연막 패턴을 형성하는 단계; 스퍼터링법을 사용하여 상기 절연막 패턴 전면에 도전체막을 1차로 형성하는 단계; 전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계; 및 전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 상기 도전체막상에 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 도전체막을 1차로 형성하는 단계는 상기 스퍼터링법 대신에 화학 기상 증착법을 사용할 수 있으며, 상기 건식 식각법으로는 반응성 이온 식각법을 사용할 수 있다.
상기 도전체막은 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법은, 반도체 기판상에 도전체막 패드를 형성하는 단계; 상기 도전체막 패드의 일부를 노출시키는 홀을 갖는 절연막 패턴을 형성하는 단계; 스퍼터링법을 사용하여 상기 절연막 패턴 전면에 도전체막을 1차로 형성하는 단계; 전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계; 및 전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 상기 도전체막상에 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 도전체막 패드는 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성하는 것이 바람직하며, 두께는 3000Å이하가 되도록 하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법은, 반도체 기판상에 스택 모양으로 형성되어 사이에 홀을 갖는 하부 전극들과, 상기 하부 전극들 상에 형성된 고유전체막을 포함하는 반도체 소자의 전극 형성 방법에 있어서, 스퍼터링법을 사용하여 상기 고유전체막 전면에 도전체막을 1차로 형성하는 단계; 전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계; 및 전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 도전체막상에 전극막을 형성하는 것을 특징으로 한다.
이하 첨부 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 5는 본 발명의 바람직한 제1 실시예에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법을 설명하기 위한 단면도들이다.
먼저, 도 1을 참조하면, 반도체 기판(100)상에 절연막 패턴(120)을 형성한다. 상기 절연막 패턴(120)은 반도체 기판(100)의 일부 표면을 노출시키는 홀(110)을 갖는다. 이를 위하여 반도체 기판(100)상에 절연막을 도포한다. 이 절연막은 층간 절연막으로서 산화막일 수 있다. 다음에 절연막상에 포토레지스트막을 도포한다. 그리고 통상의 리소그라피법에 따른 노광 및 현상을 수행하여 포토레지스트막 패턴을 형성한다. 다음에 이 포토레지스트막 패턴을 식각 마스크로 하여 절연막을 식각하면 도시된 바와 같은 절연막 패턴(120)이 형성된다.
다음에, 도 2를 참조하면, 절연막 패턴(120)이 형성된 구조체의 전면에 스퍼터링(sputtering)법 또는 화학 기상 증착(chemical vapor deposition)법을 사용하여 도전체막(140)을 형성한다. 뒤에 설명되는 바와 같이, 이 도전체막(140)은 전기 도금법에서의 종자층(seed layer)으로 사용하기 위한 것이다. 따라서 도전체막(140)을 형성시키는 물질로서 형성하고자 하는 전극과 유사한 물질을 사용하는 것이 바람직하지만 반드시 이에 한정되지는 않는다. 예를 들면, 상기 도전체막(140)은 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성한다. 그런데 이와 같은 물질들은 스텝 커버리지 특성이 좋지 않으므로 어스펙트 비가 높은 홀(도 1의 110)내에서는 골고루 도포되지 않을 수 있으며, 이에 따라 절연막 패턴(120)의 표면을 그대로 노출시키는 부분(150)이 발생될 수 있다.
도 3은 도 2의 구조체에 전기 도금법을 사용하여 전극막을 형성한 경우를 나타내 보인 단면도이다. 도시된 바와 같이, 도전체막(140)이 절연막 패턴(120)의 전 표면상에 균일하게 도포되지 않은 상태에서 전기 도금법을 사용하여 유사한 재질의 전극막(160)을 형성하는 경우에는 전극막이 홀(도 1의 110) 내에 완전히 채워지지 않아서 보이드(void)(170)가 형성될 수 있다. 이와 같이 보이드(170)가 형성되면 커패시터의 하부 전극 역할을 하는 전극막(160)과 반도체 기판(100)이 오픈되므로 동작이 되지 않는다. 따라서 본 발명에서는 이와 같은 문제를 해결하기 위하여 형성된 도전체막(140)이 재스퍼터링되도록 한다.
즉, 도 4를 참조하여 보다 상세히 설명하면, 도 2의 구조체 전면에 건식 식각 공정을 수행하여 도전체막(140)을 재스퍼터링시킨다. 건식 식각 공정은 반응성 이온 식각(reactive ion etching)법을 사용한다. 이 경우에 Ar 또는 He과 같은 불활성 가스만을 사용할 수 있으며, Ar 또는 He과 같은 불활성 가스와 Cl2가스 또는 HBr가스 등의 가스를 동시에 사용할 수도 있으나 이에 한정되지는 않는다. 이와 같이 반응성 이온 식각법을 사용하여 전면 식각을 수행하면, 이미 형성된 도전체막(140)이 재스퍼터링되며, 특히 도면에서 점선으로 그려진 화살표로 표시한 바와 같이, 반도체 기판(100)의 표면 위에 형성된 도전체막(140)이 재스퍼터링되면서 발생되는 입자들이 노출된 절연막 패턴(120)의 측벽에 달라붙어서 절연막 패턴(120)의 전 표면상에 도전체막(140, 140')이 완전히 도포된다.
다음에 도 5를 참조하면, 절연막 패턴(120) 및 노출된 반도체 기판(100)의 표면상에 형성된 도전체막(140, 140')을 종자층으로 한 전기 도금법을 사용하여 전극막(160)을 형성한다. 즉, 용액 내에 형성된 두 전극 중 제1 전극에는 도전체막(140, 140')이 형성된 반도체 기판(100)을 부착하고, 제2 전극에는 전극막으로 형성할 물질을 부착한 상태에서 양 전극 사이에 소정 전압을 인가하면, 제2 전극에 부착된 물질이 용액을 통해 제1 전극으로 끌려와서 도전체막(140, 140')상에 증착된다. 이 때, 도면에 나타낸 바와 같이, 도전체막(140, 140')이 홀(도 1의 110) 내에 균일하게 형성된 상태이므로 전극막(160)은 홀(도 1의 110) 내의 표면을 따라 균일하게 형성된다.
도 6 내지 도 9는 본 발명의 바람직한 제2 실시예에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법을 나타내 보인 단면도들이다. 본 실시예에서는 반도체 기판상에 도전체막 패드(도 6 내지 도 9의 210)를 형성하는 점에서 제1 실시예와 다르다. 도면을 참조하여 구체적으로 설명하면 다음과 같다.
먼저 도 6을 참조하면, 반도체 기판(200)상에 도전체막 패드(210)를 형성한다. 상기 도전체막 패드(210)는 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성하며 그 두께는 3000Å 이하가 되도록 하는 것이 바람직하다. 다음에 도전체막 패드(210)의 일부를 노출시키는 홀(230)을 갖는 절연막 패턴(220)을 형성한다. 이를 위하여 도전체막 패드(210)가 형성된 반도체 기판(200) 전면에 절연막과 포토레지스트막을 순차적으로 형성한다. 이어서 통상의 리소그라피법에 따른 노광 및 현상을 수행하여 포토레지스트막 패턴을 형성한다. 이 포토레지스트막 패턴을 식각 마스크로 하여 절연막을 식각하여 도시된 바와 같은 절연막 패턴(220)이 형성된다.
다음에 도 7을 참조하면, 도 6의 구조체의 전면에 스퍼터링법 또는 화학 기상 증착법을 사용하여 도전체막(240)을 형성한다. 이 도전체막(240)은 전기 도금법에서의 종자층으로 사용된다. 따라서 도전체막(240)은 도전체막 패드(210)와 같이 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성한다. 그런데 앞서 설명한 바와 같이, 이와 같은 물질들은 스텝 커버리지 특성이 좋지 않으므로 어스펙트 비가 높은 홀(도 6의 230)내에서는 골고루 도포되지 않을 수 있으며, 이에 따라 절연막 패턴(220)의 표면을 그대로 노출시키는 부분(250)이 발생될 수 있다. 이와 같이 도전체막(240)이 부분적으로 도포된 상태에서 전기 도금법을 사용하여 전극막을 형성하는 경우에는 보이드가 형성될 수 있다.
따라서 도 8을 참조하면, 도 7의 구조체 전면에 건식 식각 공정을 수행하여 도전체막 패드(210) 및 도전체막(240)을 재스퍼터링시킨다. 건식 식각 공정은 반응성 이온 식각법을 사용한다. 이 경우에 Ar 또는 He과 같은 불활성 가스만을 사용할 수 있으며, Ar 또는 He과 같은 불활성 가스와 Cl2가스 또는 HBr가스 등의 가스를 동시에 사용할 수도 있으나 이에 한정되지는 않는다. 이와 같이 반응성 이온 식각법을 사용하여 전면 식각을 수행하면, 이미 형성된 도전체막 패드(210) 및 도전체막(240)이 재스퍼터링되며, 특히 도면에서 점선으로 그려진 화살표로 표시한 바와 같이, 도전체막 패드(210)가 재스퍼터링되면서 발생되는 입자들이 노출된 절연막 패턴(220)의 측벽에 달라붙어서 절연막 패턴(220)의 전 표면상에 도전체막(240, 240')이 균일하게 도포된다.
다음에 도 9를 참조하면, 도전체막 패드(210) 및 도전체막(240, 240')을 종자층으로 한 전기 도금법을 사용하여 전극막(260)을 형성한다. 전기 도금법을 사용하여 전극막(260)을 형성하는 방법은 제1 실시예에서 설명한 바와 같으며, 이 때, 도면에 나타낸 바와 같이, 도전체막(240, 240')이 홀(도 6의 230) 내에 균일하게 형성된 상태이므로 전극막(260)이 홀(도 6의 230) 내에 완전히 채워질 수 있다.
한편, 본 발명의 제1 및 제2 실시예는 고유전율의 유전체막을 사용하고, 전극 물질로서 백금족 금속 등을 사용한 경우의 하부 전극을 형성한 경우를 예로 들었지만, 상부 전극을 형성하는 경우에도 본 발명을 적용시킬 수 있는 것은 당연하다.
예를 들면, 도 10에 도시된 바와 같이, 반도체 기판(300)상에 형성된 층간 절연막(310) 사이의 플러그(321, 322)와 연결되도록 스택 형태의 하부 전극들(331, 332)이 형성되고, 하부 전극들(331, 332)상에 BST막과 같은 고유전체막(340)이 형성된 상태에서 상부 전극을 형성하고자 하는 경우에도 본 발명을 적용할 수 있다. 즉, 고유전체막(340)상에 도전체막(351, 352, 353)을 1차로 형성한 후에, 다시 반응성 이온 식각법과 같은 전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막(351, 352, 353)을 재스퍼터링시켜 상기 재스퍼터링된 도전체막(351, 352, 353)이 고유전체막(340)의 노출 부분(360)을 균일하게 덮도록 한다. 그리고 고유전체막(340)상에 균일하게 형성된 도전체막을 종자층으로 한 전기 도금법을 사용하면, 어스펙트 비가 큰 홀내에 보이드 형성 없이 상부 전극을 형성시킬 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법에 의하면, 어스펙트 비가 큰 홀내에 전기 도금법에 사용되는 종자층을 도포한 후에 전면 건식 식각 공정을 수행함으로써 종자층을 전 표면에 골고루 형성시킬 수 있으며, 이에 따라 보이드를 형성시키지 않고 스텝 커버리지가 좋은 전극막을 형성시킬 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 제2 실시예에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제3 실시예에 따른 전기 도금법을 이용한 반도체 소자의 전극 형성 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300...반도체 기판 120, 220...절연막 패턴
210...도전체막 패드
140,140', 240, 240', 351, 352, 353...도전체막
160, 260...전극막 310...층간 절연막
321, 322...플러그 331, 332...하부 전극
340...고유전체막

Claims (8)

  1. 반도체 기판상에 홀을 갖는 절연막 패턴을 형성하는 단계;
    스퍼터링법을 사용하여 전면에 도전체막을 1차로 형성하는 단계;
    전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계; 및
    전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 상기 도전체막상에 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  2. 제1항에 있어서,
    상기 도전체막을 1차로 형성하는 단계는 상기 스퍼터링법 대신에 화학 기상 증착법을 사용하여 이루어지는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  3. 제1항에 있어서,
    상기 건식 식각법은 반응성 이온 식각법인 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  4. 제1항에 있어서,
    상기 도전체막은 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  5. 반도체 기판상에 도전체막 패드를 형성하는 단계;
    상기 도전체막 패드의 일부를 노출시키는 홀을 갖는 절연막 패턴을 형성하는 단계;
    스퍼터링법을 사용하여 상기 절연막 패턴 전면에 도전체막을 1차로 형성하는 단계;
    전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계; 및
    전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 상기 도전체막상에 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  6. 제5항에 있어서,
    상기 도전체막 패드는 Pt, Ir, Ru, IrO2, RuO2, W, WSi 또는 Ti가 포함된 금속을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  7. 제5항에 있어서,
    상기 도전체막 패드의 두께는 3000Å이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  8. 반도체 기판상에 스택 모양으로 형성되어 사이에 홀을 갖는 하부 전극들과, 상기 하부 전극들 상에 형성된 고유전체막을 포함하는 반도체 소자의 전극 형성 방법에 있어서,
    스퍼터링법을 사용하여 고유전체막 전면에 도전체막을 1차로 형성하는 단계;
    전면 건식 식각법을 사용하여 상기 1차로 형성된 도전체막을 재스퍼터링시켜 상기 재스퍼터링된 도전체막이 상기 절연막 패턴의 노출 부분을 완전히 덮도록 하는 단계상기 고유전체막 전면에 도전체막을 형성하는 단계; 및
    전기 도금법을 사용하여 상기 홀이 완전히 채워지도록 도전체막상에 전극막을 형성하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
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