KR0184618B1 - 다층 부유 게이트를 가진 비휘발성 메모리셀을 포함하는 반도체 디바이스 제조 방법 - Google Patents

다층 부유 게이트를 가진 비휘발성 메모리셀을 포함하는 반도체 디바이스 제조 방법 Download PDF

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KR0184618B1 KR1019950023747A KR19950023747A KR0184618B1 KR 0184618 B1 KR0184618 B1 KR 0184618B1 KR 1019950023747 A KR1019950023747 A KR 1019950023747A KR 19950023747 A KR19950023747 A KR 19950023747A KR 0184618 B1 KR0184618 B1 KR 0184618B1
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사토르 무라마트
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가네꼬 히사시
니뽄 덴끼 가부시끼가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 명세서에서의 설명은 한번에 전기적으로 제거될 수 있는 다수의 비휘발성 메모리 셀내에서 초과 제거 오류의 발생을 감소시키는 반도체 메모리 디바이스를 제조하는 방법이다. 제안된 방법은 생산 처리 능력비를 개선하기 위해 제조 공정을 간이화한다. 부동 게이트 전극(4)을 포함하도록 얇은 층으로 된 얇은 실리콘 막(11), 두꺼운 산화 실리콘막(12), 및 두꺼운 다결정 실리콘 막(13)은 오염시키는 불순물을 일반적으로 함유하고 있는 분위기에 막 인터페이스가 노출되지 않도록 적어도 2개의 가스 유입구를 가진 열처리노내에 연속적으로 형성된다.

Description

다층 부유 게이트를 가진 비휘발성 메모리셀을 포함하는 반도체 디바이스 제조 방법(Method of manufacturing a semiconductor device comprising a non-volatile memory cell having a multi-layered floating gate)
제1a도 내지 제1d도는 관련된 제조 단계를 위한 본 발명 제1실시예의 단면도.
제2a도 및 제2b도는 제1도에 도시된 단계들에 후속하는 단계들을 순차적으로 나타내는 단면도.
제3도는 제1도의 방향에 수직으로본, 제1도에 도시된 단계들에 후속하는 단계들의 단면도.
제4도는 제1도 및 제2도와 같은 방향에서본, 제3도에 도시된 단계들에 후속하는 단계들의 단면도.
제5도는 본 발명 제1실시예에서 사용하기 위한 열처리노(heat treatment furnace)의 개략도.
제6도는 본 발명의 제1실시예에 따른 열처리노에서 수행된 처리를 나타내는 타이밍도.
제7도는 본 발명의 제2실시예에 따른 처리의 부분을 나타내는 단면도.
제8도는 종래기술을 나타내는 단면도.
제9도는 과잉 제거 오류 발생 주파수(excess deletion failure occurrence frequency)에 대한 본 발명의 효과를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 필드 절연막
3 : 실리콘 산화막 31 : 노관
32 : 가열기 36 : 가스 배출구
37 : 보트
[발명의 배경]
[발명의 분야]
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것으로, 특히 다층의 부동 게이트 전극을 갖는 플러쉬-메모리형비-휘발성 반도체 메모리 셀을 구비한 반도체 디바이스 제조 방법에 관한 것이다.
[종래기술]
최근에, 동시에 전체 셀 어레이를 전기적으로 소거할 수 있는 비 휘발성 반도체 디바이스인 플러쉬 메모리에 많은 관심이 고조되고 있다. 이런 플러쉬 메모리에서, 단일 메모리 셀은 게이트 구조의 각단의 P-형 실리콘 기판, N-형 소스 및 드레인 영역에 형성함으로써 구성되고 이때 게이트 구조는 실리콘 산화막을 함유하는 제1게이트 절연막과, 다결정 실리콘막을 함유하는 부동 게이트 전극과, 실리콘 산화막과 실리콘 산화막을 함유하는 제2게이트 절연막 및, 다결정 실리콘 막을 함유하는 제어 게이트 전극등 규정된 크기로 적충된 상기 막들과 전극들을 포함한다.
비휘발성 반도체 메모리는 기억된 정보로서 전기적으로 절면된 부동 게이팅 전극으로 전하를 유도하고 유지한다. 정보는 실리콘 산화막인 제1게이트 절연막을 통해 부동 게이트 전극으로 전자를 주입함으로써 기입된다. 정보는 양극성 전압을 소거 전압으로 소스 영역에 인가하고, 제어 실리콘 산화 제1게이트 절연막을 통해 전자를 통과시키는 터널링 전류를 발생 하도록 게이트 전극을 접지하므로써 소거되며, 따라서, 소스 영역으로 전자를 방전하게 된다.
상술한 바와 같이, 플러쉬 메모리는 동시에 다수의 비-휘발성 메모리 셀을 전기적으로 소거하기 때문에, 소거될 전압(이후 소거 전압이라 함)은 모든 셀을 통해 일정해야만 한다. 하지만, 제1게이트 절연막과 접촉하여 부동 게이트 전극을 구성하는 다결정 실리콘이 큰 그레인 크기를 가지면, 요구된 소거 전압은 전기장 국부화의 크기가 그레인의 결정 방향에 따라 변화하기 때문에 셀사이에서 매우 변화한다. 그러므로, 제거될 다수의 전체 셀 사이에는 요구되기 전에 어떤 셀을 제거해야 한다. 이 의미는 초과 제거 오류를 나타내는 어떤 불량 셀이 존재하고 있음을 나타낸다.
이러한 불편을 제거하기 위하여, 심사청구되지 않는 일본 특허 출원 제6-29540호는 제1절연 터널 산화막과 접촉하여 부동 게이트 전극을 구성하는 다결정 실리콘이 작은 그레인 크기를 갖는 경우의 부동 게이트 전극 구조를 발표하고 있다. 종래기술은 제8도와 관련하여 다음에 기술하겠다.
제8도는 두 인접한 메모리 셀에 대해 부동 게이트 전극의 형성을 도시하는 단면도이다. 먼저, N 형 소스와 N 형 드레인 영역(44)은 P 형 실리콘 기판(41)의 표면 소자 영역에 형성된다. 상기 소자 영역을 섬 모양(island-like) 부분으로 분할하는데 적합한 필드 산화막(42)은 N-형 소스와 N 형 드레인 영역(44)상에 형성되고, 실리콘 산화막(43)은 제1게이트 절연막으로서 소스 영역(44)과 드레인 영역(44) 사이에서 소자 영여긔 표면상에 형성된다.
실리콘 산화막(43)을 형성한 후에, 다결정 실리콘 막(45)은 약 30 내지 50nm의 두께를 갖도록 실리콘 산화막(43)의 상단부에 형성된다. 얻어진 구조는 다결정 실리콘 막(45)의 표면상에 약 2 내지 3nm 두께의 실리콘 산화막을 형성하기 위해 비교적 낮은 온도인 700 내지 800℃에서 N2가스로 어닐링 하거나 짧은 기간 동안 실내 온도로 놓아둔다. 그리고나서, 부동 게이트 전극으로 요구된 두께를 갖는 두꺼운 다결정 실리콘막(47)이 실리콘 산화막(46) 위에 형성된다.
적층되어 있는 다결정 실리콘 막(47), 실리콘 산화막(46)및, 다결정 시리콘 막(45) 모두는 부동 게이트 전극(48)을 형성 하기 위해 패턴 형성된다. 인은 N 형 불순물로서 부동 게이트 전극 구조의 상단에 위치된 다결정 실리콘 막(47)에 이온 주입 된다. 상기 구조는 얇은 실리콘 산화막(46)을 통해 바닥부에 위치된 얇은 다결정 실리콘 막(45)으로 인을 도입하기 위해 어닐링된다.
제2게이트 절연막은 부동 게이트 전극(48)에 계속해서 형성되고, 다결정 실리콘 막을 함유하는 제어 게이트 전극은 제2게이트 절연막 위에 형성된다.
종래기술 구조에서, 터널 실리콘 산화막(43)과 접촉하여 들어오는 부동 게이트 전극(48)의 일부 구조는 매우 얇은 다결정 실리콘 산화막(45)을 포함하고 있다. 그러므로, 다결정 실리콘 막(45)은 작은 그레인 크기를 갖는다. 따라서, 그레인의 결정 방향의 변화로 인한 전기장 국부화의 크기에서의 변화는 무시할 수 있고, 또한 요구된 소거 전압은 다른 셀 사이에서 균일함이 기대된다.
하지만 상기 종래기술에서, 실리콘 산화막(46)이 N2로 어닐링해서 형성되거나 실내 온도로 놓여 있을때 반도체 웨이퍼는 다결정 실리콘 막(45)이 형성되는 경우에 화학 기상 성장법(CVD)으로부터 제거되며, 또한, 상기 실리콘 산화막(46)이 형성되는 경우에 N2어닐링 노(furnace)로 이동되거나, 실내온도에서 실내의 분위기에 노출되어 있게 된다. 어느 한 경우에, 얇은 다결정 실리콘 막(45)의 상단 표면은 붕소(boron), 탄소(carbon), 금속 원자 또는 유기 물질과 같은 오염 물질을 함유하는 실내 공기 등의 분위기에 노출된다. 이런 오염 물질은 얇은 다결정 실리콘 막(45)의 표면에 대기 스틱으로 나타난다.
제8도에 따라 제조되는 종래의 비활성 메모리는 터널 산화막 내의 부동 게이트 전극과 터널 산화막 또는 불순물 관련 레벨 사이의 접속부에서 접속 레벨 갖는다. 이것은 다결정 실리콘 막의 단일층만을 갖는 부동 게이트 전극을 가진 종래의 비활성 메모리와 비교한 것과 같이 제8도에 따라 제조된 비활성 메모리에서 초과 제거 오류의 비교적 높은 발생 주파수를 초래한다. 제8도의 종래 비활성 메모리의 발생 주파수와 종래의 단일층 부동 게이트 전극형 비활성 메모리는 제9도에서 각각 분포(200 및 100)로 도시되어 있다. 종래 메모리는 더욱 초기의 종래 메모리 보다 열등하다는 것을 알게 된다.
종래의 기술의 기법은 또한 다른 제조 장치를 이용하여 제조된 메모리들간에 소거 전압으로 중요한 분표를 야기할 수 있다. 이런 결정은 역효과를 초래하는 경향이 있다. 더욱이, 이 종래 기술과 함께, 이러한 발생은 불안정하며 그 이유는 대기에 함유된 오염 물질의 양이 반도체 디바이스가 제조되는 깨끗한 실내에서 조차 일정하지 않기 때문이다.
또한, 제8도에 도시된 3층 구조인 부동 게이트 전극은 CVD 장치를 이용하는 바닥 무게 타결정 실리콘 막을 형성함으로써 구성될 수 있고, 따라서 상기 CVD 장치 바깥쪽에 형성하므로써, 상단부와 바닥부층에 의해 실리콘 산화막이 샌드위치되며, 그리고 나서, 상기 CVD 장치를 이용하여 다시 상단부에 위치된 다결정 실리콘 막을 형성하므로써, 다수의 제조 단계가 증가되어야 하고, 처리량은 다결정 실리콘 막의 단일층을 갖는 부동 게이트 전극의 제조와 비교하여 저하된다. 표면 세척 단계가 실리콘 산화막의 형성 동안 구조에 스틱된 붕소, 탄소, 금속 원자 및 유기 물질과 같은 오염 물질을 제거하기 위해 부가되는 경우, 처리량은 더 저하될 수 있다.
본 발명의 목적은 얇은 다결정 실리콘 막, 얇은 실리콘 산화막 및 두꺼운 다결정 실리콘막을 갖는 적층 구조의 부동 게이트 전극이 가열노의 원위치에 형성되는 경우 반도체 디바이스의 제조 방법을 제공하여 얇은 다결정 실리콘 막의 표면상의 스팅으로부터의 대기 오염물질을 방지하므로써, 한순간에 전기적으로 제거될 수 있는 다수의 메모리 셀에 초과 제거 오류의 발생 주파수를 감소시키는데 있다. 본 발명의 또 다른 목적인 생산 처리량을 개선하기 위해 제조하는 과정을 단순화시키는 것이다.
[발명의 개요]
본 발명은 반도체 기판의 주요 표면의 통상의 순서대로 형성된 제1게이트 절연막, 부동 게이트 전극, 제2게이트 절연막 및 제어 게이트 전극을 가지는 불휘발성 메모리를 구비하는 반도체 제조방법을 특징으로 한다.
본 발명의 방법은 상기 제1게이트 절연막이 위에 형성된 상기 반도체 기판을 적어도 제1 및 제2가스 유입구(gas inlet)를 가지는 열처리노 안으로 배치하는 단계와; 제1가스가 지정 온도와 지정 압력에서 반응하여 상기 제1게이트 절연막의 상부 표면에 제1실리콘 막이 형성되도록 상기 제1가스 유입구로부터의 상기 제1가스를 공급하는 단계와; 상기 제1실리콘 막을 상기노 외부의 분위기에 노출시키지 않도록 상기 반도체 기판을 상기 열처리노 안에 유지하면서, 지정 온도와 지정 압력에서 상기 제1실리콘 막의 표면과 제2가스가 반응하여 상기 제1실리콘 막의 표면에 제1실리콘 산화막을 형성하도록, 상기 제1가스의 공급을 중단하고 이어서 상기 제2가스 유입구로부터의 상기 제2가스를 공급하는 단계와; 상기 제1실리콘 산화막을 상기노 외부의 분위기에 노출시키지 않도록 상기 반도체 기판을 상기 열처리노안에 유지 하면서, 지정 온도와 지정 압력에서 상기 제1가스가 반응하여 상기 제1실리콘 산화막의 표면에 제1실리콘 막 보다 두께가 적은 제2실리콘 막을 형성하도록, 상기 제2가스의 공급을 중단하고 이어서 상기 제1가스 유입구로부터의 상기 제1가스를 공급하는 단계와; 부동 게이트 전극을 형성하도록 상기 제2실리콘 막, 상기 제1실리콘 산화막 및 상기 제1실리콘 막을 패턴닝하기 위해 상기 열처리노로부터의 상기 반도체 기판을 순차이동시키는 단계를 구비한다.
또한 본 발명은 단계는 상기 제2실리콘 산화막을 상기노 외부의 분위기에 노출시키지 않도록 상기 반도체 기판을 상기 열처리노 안에 유지하면서, 지정 온도와 지정 압력에서 상기 제2실리콘 막의 표면과 상기 제2가스가 반응하여 상기 제2실리콘 막의 표면에 제2실리콘 산화막을 형성하도록, 상기 제2실리콘 막을 형성한 후 상기 제1가스의 공급을 중단 하고 이어서 상기 제2가스 유입구로부터의 상기 제2가스를 공급하는 단계 및; 상기 제2실리콘 산화막을 상기노 외부의 분위기에 노출시키지 않도록 상기 반도체 기판을 상기 열처리노 안에 유지하면서, 지정 온도와 지정 압력에서 상기 제1가스가 반응하여 상기 제2실리콘 산화막의 표면에 상기 제1실리콘 막보다 두꺼운 제3실리콘 막을 형성하도록, 상기 제2가스의 공급을 중단하고 이어서 상기 제1가스 유입구로부터 상기 제1가스를 공급하는 단계를 구비하고, 상기 반도체 기판이 노로부터 순차 제거된 후 얻어진 상기 부동 게이트 전극은 상기 제3실리콘 막, 상기 제2실리콘 산화막, 상기 제2실리콘 막, 상기 제1실리콘 산화막 및 상기 제1실리콘 막을 구비한다.
본 발명에서 상기 제1가스는 유리하게는 약간의 비활성 가스로 희석된 SiH4또는 Si2H6이고 상기 제2가스는 유리하게는 약간의 비활성 가스로 희석된 O2또는 H2O2이다. 상기 열처리노에서 성장하는 상기 실리콘 막은 다결정 실리콘을 구비할 수도 있다. 상기 열처리노에서 성장하는 상기 실리콘 막은 비경정질 실리콘을 구비할 수도 있다. 이 경우 비결정질 실리콘은 후속 열처리 중에 다결정화된다. 더구나 상기 실리콘 막이 성장하는 압력과 온도는 바람직하게는 상기 실리콘 산화막이 성장하는 압력 및 온도와 같게 설정된다. 상기 열처리노에서처리된 상기 반도체 기판은 유리하게는 반도체 웨이퍼를 구비하고 상기 열처리노는 바람직하게는 서로간에 공간을 두고 쌓인 다수의 상기 반도체 웨이퍼가 각각 수평 배치되어 있는 수직노이다.
전술한 바와 같이 본 발명에 의하면 그 구조는, 일련의 제1실리콘 박막 형성 단계, 제1실리콘 산화 박막 형성 단계 및 제2실리콘 후막 형성 단계가 종료되기전까지 제거되지 않는다. 따라서 분위기에서의 먼지가 기저에 위치된 제1실리콘 박막의 표면에 붙는 것을 방지한다. 이에 의해 다랴으이 메모리 셀에서의 초과 제거 오류의 발생을 감소시키고 제조 처리를 단순화하여 제품 생산량이 향상된다.
[암호한 실시예의 상세한 설명]
이하 도면을 참조하면서 본 발명을 설명한다.
제1도 내지 제4도는 관련 제조 단계 순서로 본 발명의 제1실시예을 나타낸 단면도들이다. 제1도, 제2도 및 제4도는 한 방향에서 보았을때의 처리를 나타내고 제3도는 상기 한 방향에 수직인 방향으로 보았을때의 처리를 도시하고 있다. 제5도는 본 발명이 실시예에 사용하기 위한 열처리노를 도시하는 개략도이다. 제6도는 제1실시예의 경우에서 열처리노 안에서의 가스 흐름 순차를 나타내는 타이밍도이다.
제1a도에 도시된 바와 같이 디바이스 소자들을 분리 하기 위한 필드 절연막(2)은 소자 형성 영역을 생성하도록 P 형 실리콘 기판(1)의 주 표면에 선택적으로 형성되고, 실리콘 산화막(터널 산화막)(3)은 열산화법을 이용하여 제1게이트 절연막으로서 소자 형성 영역에 형성된다.
실리콘 산화막(3)을 형성한 후 그 구조는 제5도에 도시된 열처리노 안으로 배치된다.
제5도에서 노관(furnace tube)(31)은 가열기(32)에 의해 둘러싸여 있다. 웨이퍼 형태의 다수의 반도체 기판이 보트(boat)(37)에 장착되고 이어서 노관(31)안으로 배치되며 보트(37)는 노관(31)의 페데스탈(35)에 적재된다. 먼저 제1a도에 도시된 상태의 반도체 기판(30)은 노안으로 배치된다. 제1가스 A를 노관(31)으로 유입시키기 위한 제1가스 유입구(33A)는 제1밸브(34A)를 거쳐서 노관의 하부벽의 한 측면에 부착되고 제2가스(B)를 노관안으로 유입시키기 위한 제2가스 유입구(33B)는 제2밸브(34B)를 거쳐서 이 측면에 부착된다. 화살표로 도시된 방향으로 흐르는 가스(A 또는 B)를 배기시키기 위한 가스 배출구(36)는 노관(31)의 하부벽의 다른 측면에 부착 된다.
가스 A는 He과 같은 비활성 가스로 희석된 SiH4또는 Si2H6이고 다결정 또는 비결정 실리콘 막을 성장시킨다. 가스 B는 He과 같은 비활성 가스로 희석된 O2또는 H2O2실리콘 산화 박막을 형성시키기 위해 실리콘 막의 표면을 열산화 시킨다.
제5도에서 가열노(heat furnace)에서 수행되는 제1b도의 처리에서는 제1밸브(34A)가 개방되고 제2밸브(34B)가 폐쇄되며 500 내지 4,000 sccm의 가스 A가 주입되어, 2 내지 50 nm의 두께를 갖도록 560 내지 680℃의 온도와 0.3 내지 0.8torr 의 압력에서 다결정 또는 비정질 실리콘의 제1실리콘 막(11)이 성장한다.
다음에 제1c도에 도시된 처리에서는, 반도체 기판(30), 즉 동일의 열처리노에 유지되어 있는 반도체기판이 있으면, 제1밸브(34A)는 폐쇄되고 제2밸브(34B)는 개방되며 200내지 2,000sccm 의 가스 B가 1 내지 3nm의 두께를 가진 실리콘 산화막(12)을 형성하도록, 제1b도와 동일한 조건, 즉 560 내지 680℃의 온도와 0.3 내지 0.8torr의 압력에서 상기 제1실리콘 막을 열적으로 산화하기 위한 노안으로 주입된다. 다음, 제1d도에 도시된 프로세스에서, 동일한 열 처리노에 유지된 반도체 웨이퍼(30)로, 제1밸브(34A)는 개방되고, 제2밸브(34B)는 닫혀지며, 500 내지 4,000sccm의 가스 A가 다결정 또는 비정질 실리콘으로된 제2실리콘 막(13)을 제1b도 및 제1c도에 도시된 것과 동일한 조건에서, 즉 560℃내지 680℃온도와 0.3 내지 0.8 torr 압력에서 상기 실리콘 산화막(12)의 상부 표면상에 침착시키도록 상기 노에 제공되며, 그에 따라 부동 게이트 전극으로써 요구되는 100 내지 145 nm의 두께를 갖게 된다.
제1b도 내지 제1d도의 프로세스에서 막(11, 12 및 13)이 동일한 조건, 즉 앞서 언급된 범위에서의 온도 및 압력에서 형성될 수 있기 때문에, 3-층 구조가 상기 밸브를 개폐 시키므로써 간단히 얻어질 수 있다.
상기 가스 흐름은 제6도의 타이밍 차트에서 직선으로 도시된 바와 같이 계단식 또는 동일한 도면에서 점선으로 도시된 바와 같이 점차적으로 증가될 수 있다.
상기 제1실리콘 막(11), 실리콘 산화막(12), 및 제2실리콘 막(13)이 동일한 열 처리 노에서 연속적으로 형성되므로, 얻어진 생산 처리량은 1-층 구조로 얻어진 것과 거의 일치하며 하부에 위치한 실리콘 막(11)의 정상 표면이 대기중에 노출되지 않으므로 본 구조에 오염이 전혀 발생하지 않는다.
제1d도에 도시된 프로세스후, 그에 따라 여전히 설치된 반도체 웨이퍼(30)와 함께 보드가 열 처리 노로부터 제거된다.
이 실시예에서, 제1 및 제2실리콘 막(11, 13)이 의도적인 도핑없이 성장되므로, 사실상 도핑되지 않는다(예컨대, N 또는 P형 불순물 농도는 10㎝-3또는 그이하임). 따라서, 본 구조물이 상기 노에서 이동된 후, 인이 제2실리콘 막(13)으로부터 이온 주입되며 본 구조는 활성화되어 상기 제2실리콘 막(13)보다 얇은 실리콘 산화막(12)을 통해 제1실리콘 막(11)으로 인을 제공하도록 어닐링된다. 이는 결국 실리콘 막(11 및 13)이 N-형이 되게 한다. 인의 농도는 엄격하게 제한되지는 않지만, 차후 여러 열 처리 온도에서의 용해도 제한(예를 들면,1020㎝-3) 보다 낮아져 안정한 장치 동작을 보장하게 된다. 이온 주입에 대한 대안으로써, 제1 및 제2막이 위와 같은 인 불순물과 함께 상기 용해도 제한 범위 내에서 의도적 도핑으로 상기 열 처리 노안에서 성장될 수 있다.
다음, 제2a도에 도시된 프로세스에서, 제2실리콘 막(13), 실리콘 산화막(12), 및 제1실리콘 막(11)이 X 방향으로 부동 게이트 전극(4)을 형성하도록 마스크로써 포토레지스트(14)를 사용하여 동일한 패턴으로 순차적 및 이방성 에칭된다.
터널 실리콘 산화막(3)(제1게이트 절연 막)과 접촉하는 부동 게이트 전극의 제1실리콘 막(11)에서 다결정의 그레인 크기의 증가를 막기 위해 상기 제1실리콘 막(11)의 막 두께는 양호하게도 50nm 또는 그 이하가 된다(상기 증가는 과잉 소거 이상의 발생이 증가됨).
다음, 제2b도에 도시된 프로세스에서, CVD 방법을 사용하여, 약 7nm 두께의 실리콘 산화막(15), 약 5nm 두께의 실리콘 질화막, 및 약 7nm 두께의 실리콘 산화막(17)이 이 순서로 상기 제2실리콘 막(13)의 상부 및 측면 표면, 상기 제1실리콘 막(11) 및 실리콘 산화막의 측면을 포함하여 상기 구조의 전체 표면상에 침착되며, 그에 따라 제2게이트 절연막(5)을 형성한다. 약 1.50nm 두께의 다결정 실리콘 막(6)이 실리콘 산화막(17)상에서 제어 게이트 전극으로써 형성된다.
그 다음, 제1도 및 제2도에 수직인 OY 방향으로의 단면도를 도시하는 제3도에 도시된 프로세스에서, 포토리도 그래피 및 이방성 에칭 기술이 상기 제어 게이트 전극(8) 및 부동 게이트 전극(4)을 Y 방향으로 형성하도록 상기 막(6,17,16,15,13,12,11,3)을 순차적으로 에칭해버리는데 사용된다. N-형 불순물이 상기 제어 게이트 전극(6) 및 부동 게이트 전극(4)과 함께 자기 정렬로 N 소스 영역(7) 및 N 드레인 영역(7)을 형성하도록 상기 실리콘 기판에 제공된다. 이 점에서, N-형 불순물이 상기 제어 게이트 전극(4)에 제공되면, 이는 그후 N형이 된다. 한편 포토리도그래피 및 이방성 에칭 기술이 약 6×1020㎝-3의 농도를 갖도록 상기 다결정 실리콘 막(6)에서 불순물이 확산된 후 제어 게이트 전극(6)의 모양을 형성하는데 사용될 수도 있다.
다음, 제1a도 내지 제1d도 및 제2(a)(b)도에 도시된 바와 같이 X 방향으로의 단면을 도시하는 제4도에 도시된 프로세스에서, 500nm의 두께를 가진 층간 절연막(8)이 상기 제어 게이트 전극(6)상에 형성되며, 접촉 홀이 포토리도 그래피 및 이방성 에칭 기법을 사용하여 상기 층간 절연막(8)안에 형성된다. 상기 제어 게이트 전극에 접속될 금속 와이어(9)가 형성되며, 이 구조물은 상기 층간 절연막(8)을 재유동 시키도록 950℃에서 열 처리된다. 상기 프로세스는 부동 게이트 전극 및 제어 게이트 전극을 가진 비휘발성 메모리 장치와 제조를 가능하게 한다.
이 제1실시예에 따른 제조 방법은 그에 따라 제조되는 장치 사이의 발생 주파수에서의 작은 변화 뿐만 아니라 초과 제 오류의 발생이 감소된 비휘발성 메모리 장치를 제공한다.
제 7 도는 본 발명의 제2실시예에 따른 프로세스의 일부를 도시하는 횡단면도이고, 제7a도 및 제176도는 제1a도 내지 제4a도에 대응하는 프로세스를 도시한다. 제1도 내지 제4도와 일치하거나 비슷한 제7도의 성분은 동일한 참조 번호로 표시되며 각각에 대한 설명도 최소로 하겠다.
상기 제1실시예에서와 마찬가지로, 제7a도에서의 프로세스는 제6도에 도시된 타이밍 챠트에 따라 제5도에 도시된 형태의 열 처리 노에서 실시된다.
즉, 상기 기판이 상기 열 처리 노에 위치되며 제1가스 A가 이 용광로에 제공되어 다결정 또는 비결정질 실리콘으로 된 제1실리콘 막(21)을 약 2 내지 50 nm 두께를 갖도록 침착 시킨다. 가스 A의 공급을 정지시킨 후, 제2가스 B가 1243nm의 두께를 가진 실리콘 산화물 박막을 열적으로 산화시키도록 상기 노에 제공한다. 다음, 가스 B의 공급을 정지시킨 후, 가스 A가 다시 노안에 제공되어 다결정 또는 비결정질 실리콘 으로 된 제 2 두꺼운 실리콘 막(23)을 침착시킨다. 다음, 가스 A의 공급을 정지시킨 후, 가스 B가 1 내지 3nm 두께를 가진 실리콘 산화 박막(24)를 형성하도록 상기 제2실리콘 막(23)을 열적 산화시키도록 상기 노에 다시 제공된다. 다음, 가스 B 를 정지한 후, 가스 A가 다결정 또는 비정질 실리콘으로된 제3두꺼운 실리콘 막(25)을 침착시키도록 노에 제공된다. 상기 제2 및 제3실리콘 막은 부동 게이트 전극으로써 요구된 막 두께를 제공한다. 적층 구조를 구성하는 이들 막(21 내지 25)이 노로부터 이동되지 않고 동일한 열 처리 노에 형성되므로, 얻어진 처리량은 1-층 구조로 얻어진 것에 거의 동일하며, 제1실시예에서와 같이, 대기중에 노출되지 않으므로 전혀 오염이 발생하지 않는다.
앞서 기술된 바와 같은 막 구조의 형성후, 인과 같은 N-형 불순물이 2×1020㎝-3의 농도를 갖도록 상부에 위치한 제3실리콘 막(25)을 형성하는 다결정 또는 비결정질 실리콘으로 확산된다. 그후, 포토리도그래피 및 이방성 에칭 기법이 제3실리콘 막(25), 실리콘 산화막(24), 제2실리콘 막(23), 실리콘 산화막(22), 및 제1실리콘 막(21)을 동일한 패턴으로 순차적으로 에칭하는데 사용되며, 그에 따라 이들 5개의 막을 포함 하는 부동 게이트 전극(4)을 형성한다.
상기 제1실시예와 동일한 이유로, 이 실시예에서 제1실리콘 막(21)은 50nm 또는 그 이하의 두께를 갖는다.
그후, 제1실시예에서 제2도 내지 제4도와 동일한 프로세스가 제7b도에 도시된 바와 같은 비휘발성 메모리 셀을 제조하도록 실행된다.
상기 제2실시예에서, 인이 제3실리콘 막(25)에 이온 주입되고 전체 구조가 어닐링될 때, 상기 실리콘 산화막(24, 22)은 상기 인에 대한 확산 장벽으로써 작용하여 결국 상기 제1실리콘 막(21)(터널 산화막)에서의 인의 농도는 제1실시예의 경우에서 보다 작아지며, 따라서 상기 용해도 제한을 초과할 위험이 젼혀 없다. 상기 제2실시예는 상기 구조체를 열처리로 부터 제거함이 없이 부동 게이트 전극의 합성 막을 형성하므로, 초과 제거 오류의 발생 주파수의 분포도는 제9도에 도시된 분포도(300)와 유사하다.
상술한 바와 같이, 부동 게이트 전극을 구성하는 합성막을 형성중에, 본 발명은 반도체 웨이퍼를 열처리로에 배치하고 제1실리콘 막, 제1의 얇은 산화 실리콘 막, 및 제 2의 두꺼운 실리콘 막을 형성하는 일련의 단계가 종료될 때까지, 분위기내의 오염 물질이 하부에 위치된 제1의 얇은 실리콘 막의 상부 표면에 달리 붙지 않도록 하기 위하여, 구조체를 열처리로로부터 제거하지 않는다. 이는 한번에 전기적으로 제거 될 수 있는 다수의 비휘발성 메모리 셀내에서 초과 제거 오류의 발생을 감소시키는데 도움을 준다. 또한, 제조된 디바이스 중에서 발생 주파수의 차를 감소시키고, 제조 공정을 간소화시켜 생산 처리 능력비를 개선시킨다.
본 발명은 임의의 양호한 실시예와 관련하여 설명되어져 있으나, 본 발명에 의해서 포함된 내용이 상기 특정 실시예에 국한되지 않는 다는 것이 이해될 것이다. 이에 반해서, 본 발명의 내용에 대해서 다음의 청구범위의 사상 및 범주내에 포함될 수 있는 것처럼 모든 대안, 수정 등을 포함시키려는 것이 의도되어 있다.

Claims (8)

  1. 반도체 기판의 주 표면상에 지정 순서로 형성된 제1게이트 절연 막, 부동 게이트 전극, 제2게이트 절연막 및 제어 게이트 전극을 가진 비휘발성 메모리 셀을 구비하는 반도체 디바이스를 제조하는 방법에 있어서, 반도체 가판 상에 형성된 상기 제1게이트 절연막를 지닌 상기 반도체 기판을, 적어도 제1 및 제2가스 유입구(gas inlets)을 가진 열처리노에 배치하는 단계와; 상기 제1가스 유입구로부터 제1가스를 공급하고 상기 제1가스를 지정 온도 및 지정 압력에서 반응시켜 제1실리콘 막을 상기 제1게이트 절연막의 상부 표면상에 형성시키는 단계와; 상기 제1가스의 공급을 중지하고, 그후 상기 제2가스 유입구로부터 제2가스를 공급하고, 상기 제2가스를 지정 온도 및 지정 압력에서 상기 제1실리콘 막의 표면과 반응시켜 제1 산화 실리콘 막을 형성시키는 한편, 상기 열처리노의 바깥 분위기에 상기 제1실리콘 막의 노출을 피하기 위하여 상기 열처리로내에 상기 반도체 기판을 그대로 유지시키는 단계와; 상기 제2가스의 공급을 중지하고, 그후, 상기 제1가스 유입구로부터 상기 제1가스를 공급하며, 상기 제1가스를 지정 온도 및 지정 압력에서 반응시켜 상기 제1산화 실리콘 막의 표면상에 상기 제1실리콘 막 보다 두꺼운 제2실리콘 막을 형성시키는 한편, 상기 열처리노의 바깥 분위기에 상기 제1산화 실리콘 막의 노출을 피하기 위하여 상기 열처리노내에 상기 반도체 기판을 그대로 유지시키는 단계와; 상기 반도체 기판을 상기 열처리노로부터 제거하고, 상기 제2실리콘 막, 상기 제1산화 실리콘 막, 및 상기 제1실리콘 막을 패터닝하여 부동 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  2. 제1항에 있어서, 상기 제2실리콘 막을 형성한 후, 상기 제1가스의 공급을 중지하고, 상기 제2가스 유입구로부터 상기 제2가스를 공급하며, 상기 제2가스를 지정 온도 및 지정 압력에서 상기 제2실리콘 막의 표면과 반응시켜 상기 제2실리콘 막의 표면상에 제2산화 실리콘 막을 형성시키는 한편, 상기 열처리노의 바깥 분위기에 상기 제2실리콘 막의 노출을 피하기 위하여 상기 열처리노내에 상기 반도체 기판을 그대로 유지 시키는 단계와; 상기 제2가스의 공급을 중지하고, 그후, 상기 제1가스 유입구로부터 상기 제1가스를 공급받고, 상기 제1가스를 지정 온도 및 지정 압력에서 반응시켜 상기 제2산화 실리콘 막의 표면상에 상기 제1실리콘 막 보다 두꺼운 제3실리콘 막을 형성시키는 한편, 상기 열처리노의 바깥 분위기에 상기 제2산화 실리콘 막의 노출을 피하기 위하여 상기 열처리 노내에 상기 반도체 기판을 그대로 유지시키는 단계를 더 포함하며, 상기 반도체 기판이 상기 열처리노로부터 제거된 후 얻어진 상기 부동 게이트 전극은 상기 제3실리콘 막, 상기 제2산화 실리콘 막, 상기 제2실리콘 막, 상기 제1산화 실리콘 막, 및 상기 제1실리콘 막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1가스는 불활성 가스로 희석된 SiH4또는 Si2H6가스인 것을 특징으로 하는 반도체 디바이스 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 제2가스는 불활성 가스로 희석된 O2또는 H2O2가스인 것을 특징으로 하는 반도체 디바이스 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 열처리노내에 형성된 상기 제1, 제2 및 제3실리콘 막은 다결정 실리콘으로 이루어져 있는 것을 특징으로 하는 디바이스 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 열처리노내에 형성된 상기 제1, 제2 및 제3실리콘 막은 비결정질 실리콘으로 이루어져 있는 것을 특징으로 하는 반도체 디바이스 제조방법.
  7. 제1항 또는 제2항에 있어서, 상기 제1, 제2 및 제3실리콘 막이 형성되는 온도 및 압력은 상기 제1 및 제2산화 실리콘 막이 형성되는 것과 동일하게 설정되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  8. 제1항 또는 제2항에 있어서, 상기 반도체 기판은 반도체 웨이퍼의 형태로 하고, 상기 열처리노는 다수의 상기 반도체 웨이퍼가 서로간에 공간을 두고 성층 관계로 각각 수평적으로 배치되는 수직노인 것을 특징으로 하는 반도체 디바이스 제조방법.
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