JPH10261725A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10261725A JPH10261725A JP9065704A JP6570497A JPH10261725A JP H10261725 A JPH10261725 A JP H10261725A JP 9065704 A JP9065704 A JP 9065704A JP 6570497 A JP6570497 A JP 6570497A JP H10261725 A JPH10261725 A JP H10261725A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置の低電界域での漏洩
電流を増加させることなく、書換え電流を増大させるこ
とである。 【解決手段】 ゲート絶縁膜に接する浮遊ゲート電極の
シリコン膜を非単結晶のシリコン膜とする。多結晶シリ
コン膜を用いる場合は、その平均膜厚を８ｎｍ以下にす
る。また、浮遊ゲート電極を多層構造にした場合は、ゲ
ート絶縁膜に接する最下層のシリコン膜を上記シリコン
膜を用いる。 【効果】 従来の浮遊ゲート電極を用いた場合に比較
し、ストレス印加後の低電界漏洩電流を増加させること
なく書換え電流を著しく増加させることができる。これ
により、書換え速度が大幅に短縮される。
電流を増加させることなく、書換え電流を増大させるこ
とである。 【解決手段】 ゲート絶縁膜に接する浮遊ゲート電極の
シリコン膜を非単結晶のシリコン膜とする。多結晶シリ
コン膜を用いる場合は、その平均膜厚を８ｎｍ以下にす
る。また、浮遊ゲート電極を多層構造にした場合は、ゲ
ート絶縁膜に接する最下層のシリコン膜を上記シリコン
膜を用いる。 【効果】 従来の浮遊ゲート電極を用いた場合に比較
し、ストレス印加後の低電界漏洩電流を増加させること
なく書換え電流を著しく増加させることができる。これ
により、書換え速度が大幅に短縮される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＩＳ型構造を有す
る半導体装置に係わるものである。更に、本発明は、特
に不揮発性半導体記憶装置及びその製造方法に関するも
のである。
る半導体装置に係わるものである。更に、本発明は、特
に不揮発性半導体記憶装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、通例、半導
体集積回路装置として構成されている。その代表的な例
は、電気的に書込みおよび消去が可能なフラッシュメモ
リ装置である。このフラッシュメモリ装置は、例えば、
特開昭62-276878号公報、特開平3-219496号公報あるい
はIEDM,1992 92-991〜92-993に掲載の久米氏の論文「 A
1.28μｍ2 Contactless Memory Cell Technology for a
3V-Only 64Mbit EEPROM」などに記載されている。
体集積回路装置として構成されている。その代表的な例
は、電気的に書込みおよび消去が可能なフラッシュメモ
リ装置である。このフラッシュメモリ装置は、例えば、
特開昭62-276878号公報、特開平3-219496号公報あるい
はIEDM,1992 92-991〜92-993に掲載の久米氏の論文「 A
1.28μｍ2 Contactless Memory Cell Technology for a
3V-Only 64Mbit EEPROM」などに記載されている。
【０００３】図１０にこうしたフラッシュメモリ装置の
例の主要部の断面構造を示す。メモリの主要部はいわゆ
るスタック構造が幅広く用いられている。スタック構造
とは、例えば電気的なスイッチ回路の上部に記憶用に供
される容量が搭載された概括的形態の一般的呼称であ
る。図１０において、６０１は単結晶Ｓｉ基板、６０２
は素子分離酸化膜、６０３はゲート酸化膜（トンネル絶
縁膜）、６０６は浮遊ゲート電極、６０７は層間絶縁
膜、６０８は制御ゲート電極、６１０はソース、６１１
はドレイン、６０９，６１２，６１３は絶縁膜、６１４
はソース配線、及び６１５はドレイン配線を各々示して
いる。
例の主要部の断面構造を示す。メモリの主要部はいわゆ
るスタック構造が幅広く用いられている。スタック構造
とは、例えば電気的なスイッチ回路の上部に記憶用に供
される容量が搭載された概括的形態の一般的呼称であ
る。図１０において、６０１は単結晶Ｓｉ基板、６０２
は素子分離酸化膜、６０３はゲート酸化膜（トンネル絶
縁膜）、６０６は浮遊ゲート電極、６０７は層間絶縁
膜、６０８は制御ゲート電極、６１０はソース、６１１
はドレイン、６０９，６１２，６１３は絶縁膜、６１４
はソース配線、及び６１５はドレイン配線を各々示して
いる。
【０００４】このメモリ主要部の構成を、以下に詳細に
説明する。ゲート酸化膜６０３には厚さ７．５ｎｍ〜１
０ｎｍのシリコン酸化膜が用いられている。このシリコ
ン酸化膜は通例Ｓｉ基板を熱酸化して形成されている。
浮遊ゲート電極６０６はリンを高濃度に含んだ多結晶Ｓ
ｉ膜が用いられており、膜厚は約５０ｎｍ〜２００ｎｍ
程度である。層間絶縁膜６０７には、減圧化学気相成長
法（以下ＬＰ−ＣＶＤと記す）で形成したＳｉＯ2膜／
Ｓｉ3Ｎ4膜／ＳｉＯ2膜の積層膜６０７が用いられてい
る。この積層膜６０７はいわゆるＯＮＯ膜（以下、この
膜をＯＮＯ膜と略記する）と称されている。
説明する。ゲート酸化膜６０３には厚さ７．５ｎｍ〜１
０ｎｍのシリコン酸化膜が用いられている。このシリコ
ン酸化膜は通例Ｓｉ基板を熱酸化して形成されている。
浮遊ゲート電極６０６はリンを高濃度に含んだ多結晶Ｓ
ｉ膜が用いられており、膜厚は約５０ｎｍ〜２００ｎｍ
程度である。層間絶縁膜６０７には、減圧化学気相成長
法（以下ＬＰ−ＣＶＤと記す）で形成したＳｉＯ2膜／
Ｓｉ3Ｎ4膜／ＳｉＯ2膜の積層膜６０７が用いられてい
る。この積層膜６０７はいわゆるＯＮＯ膜（以下、この
膜をＯＮＯ膜と略記する）と称されている。
【０００５】このフラッシュメモリの情報の第１の状
態、例えば書き込みは次の方法によっている。ドレイン
６１１を正バイアス（例えば＋４Ｖ）、制御ゲート電極
６０８を負バイアス（例えば−１０Ｖ）、ソース６１０
を開放し、一方、Ｓｉ基板６０１を０Ｖに各々設定す
る。この状態では浮遊ゲート電極６０６に蓄積した電子
はドレイン６１１側に引き抜かれて情報の書き込みが行
われる。上記の各電圧は、それぞれ１００マイクロ秒幅
程度のパルスを用いて印加される。この方法によれば、
浮遊ゲート電極６０６中の電子がファウラー・ノルドハ
イム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流
（以下、Ｆ−Ｎ電流と略記する）によってドレイン６１
１側に引き抜かれる。
態、例えば書き込みは次の方法によっている。ドレイン
６１１を正バイアス（例えば＋４Ｖ）、制御ゲート電極
６０８を負バイアス（例えば−１０Ｖ）、ソース６１０
を開放し、一方、Ｓｉ基板６０１を０Ｖに各々設定す
る。この状態では浮遊ゲート電極６０６に蓄積した電子
はドレイン６１１側に引き抜かれて情報の書き込みが行
われる。上記の各電圧は、それぞれ１００マイクロ秒幅
程度のパルスを用いて印加される。この方法によれば、
浮遊ゲート電極６０６中の電子がファウラー・ノルドハ
イム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流
（以下、Ｆ−Ｎ電流と略記する）によってドレイン６１
１側に引き抜かれる。
【０００６】また、情報の第２の状態、例えば消去は次
の方法によっている。制御ゲート電極６０８を正バイア
ス（例えば＋１０Ｖ）、Ｓｉ基板６０１を負バイアス
（例えば−４Ｖ）、ソース６１０、及びドレイン６１１
を開放の状態に各々設定する。この状態では、Ｓｉ基板
６０１から浮遊ゲート電極６０６に電子が注入され情報
を消去する。電圧はそれぞれ１００マイクロ秒幅程度の
パルスを用いて印加される。
の方法によっている。制御ゲート電極６０８を正バイア
ス（例えば＋１０Ｖ）、Ｓｉ基板６０１を負バイアス
（例えば−４Ｖ）、ソース６１０、及びドレイン６１１
を開放の状態に各々設定する。この状態では、Ｓｉ基板
６０１から浮遊ゲート電極６０６に電子が注入され情報
を消去する。電圧はそれぞれ１００マイクロ秒幅程度の
パルスを用いて印加される。
【０００７】尚、上記情報の保持の状態として、第１お
よび第２の状態を各々書き込みおよび消去と称したが、
同じ電荷の状態に対して逆の呼称をすることもある。こ
れは動作方式による。しかし、問題の所在は同様であ
る。以下、電荷の状態に対して便宜的に上記の呼称を使
用する。これは、明細書内容の理解を容易ならしめる為
である。逆の呼称の動作方式の場合も、その電荷状態で
本願明細書における電荷状態を読み替えるものとして、
本願発明に含まれるものであることは言うまでもない。
よび第２の状態を各々書き込みおよび消去と称したが、
同じ電荷の状態に対して逆の呼称をすることもある。こ
れは動作方式による。しかし、問題の所在は同様であ
る。以下、電荷の状態に対して便宜的に上記の呼称を使
用する。これは、明細書内容の理解を容易ならしめる為
である。逆の呼称の動作方式の場合も、その電荷状態で
本願明細書における電荷状態を読み替えるものとして、
本願発明に含まれるものであることは言うまでもない。
【０００８】
【発明が解決しようとする課題】フラッシュメモリにお
ける情報の書換えは、ゲート絶縁膜を介して浮遊ゲート
電極への電子の注入および引き抜き動作により行ってい
る。この書換え時間はゲート絶縁膜中を流れるＦ−Ｎ電
流量に依存している。このＦ−Ｎ電流量はゲート絶縁膜
の膜厚に大きく依存するので、ゲート絶縁膜が薄いほど
書換え時間は短くできる。しかし、ゲート絶縁膜の薄膜
化は、次に示す問題を誘発する。以下、図を用いて問題
点の概要を説明する。
ける情報の書換えは、ゲート絶縁膜を介して浮遊ゲート
電極への電子の注入および引き抜き動作により行ってい
る。この書換え時間はゲート絶縁膜中を流れるＦ−Ｎ電
流量に依存している。このＦ−Ｎ電流量はゲート絶縁膜
の膜厚に大きく依存するので、ゲート絶縁膜が薄いほど
書換え時間は短くできる。しかし、ゲート絶縁膜の薄膜
化は、次に示す問題を誘発する。以下、図を用いて問題
点の概要を説明する。
【０００９】図１５は定電流（Ｆ−Ｎ電流）ストレス印
加前後のＭＯＳキャパシタの電界−電流特性を示した図
である。尚、ストレス印加とは、実装された現実の状態
でストレスが加わった状態を加速的にテストする為の方
法を意味している。即ち、この方法はメモリセルに所定
量の電荷を注入し、この電荷注入前後のメモリ特性を比
較検討するものである。この場合にの電荷の注入をスト
レス印加と称している。
加前後のＭＯＳキャパシタの電界−電流特性を示した図
である。尚、ストレス印加とは、実装された現実の状態
でストレスが加わった状態を加速的にテストする為の方
法を意味している。即ち、この方法はメモリセルに所定
量の電荷を注入し、この電荷注入前後のメモリ特性を比
較検討するものである。この場合にの電荷の注入をスト
レス印加と称している。
【００１０】図１５において実線はストレス印加前の特
性、点線はストレス印加後の特性を示している。この例
では、注入電流密度は０．１Ａ／ｃｍ2で、注入電荷量
は１Ｃ／ｃｍ2の例である。図１５から明らかなよう
に、ストレス印加後、その漏洩電流は低電界領域（例え
ば±８ＭＶ／ｃｍ以下）で増大している。これは、スト
レス印加の為にＦ−Ｎ電流注入をゲート絶縁膜に行う
と、ゲート絶縁膜に注入された正孔等が、ゲート絶縁膜
内に新たな準位を形成する。そして、この準位を介した
漏洩電流が増大する為である。
性、点線はストレス印加後の特性を示している。この例
では、注入電流密度は０．１Ａ／ｃｍ2で、注入電荷量
は１Ｃ／ｃｍ2の例である。図１５から明らかなよう
に、ストレス印加後、その漏洩電流は低電界領域（例え
ば±８ＭＶ／ｃｍ以下）で増大している。これは、スト
レス印加の為にＦ−Ｎ電流注入をゲート絶縁膜に行う
と、ゲート絶縁膜に注入された正孔等が、ゲート絶縁膜
内に新たな準位を形成する。そして、この準位を介した
漏洩電流が増大する為である。
【００１１】この低電界領域における漏洩電流は、ラッ
シュメモリの電荷保持特性の劣化を引き起こす主原因と
なる。即ち、この電荷保持特性の劣化の具体的要因は、
一般的にフラッシュメモリのリテンション不良（浮遊ゲ
ートから基板側へ電荷が漏洩）やディスターブ不良（基
板側から浮遊ゲート側へ電荷が漏洩）と呼ばれるもので
ある。
シュメモリの電荷保持特性の劣化を引き起こす主原因と
なる。即ち、この電荷保持特性の劣化の具体的要因は、
一般的にフラッシュメモリのリテンション不良（浮遊ゲ
ートから基板側へ電荷が漏洩）やディスターブ不良（基
板側から浮遊ゲート側へ電荷が漏洩）と呼ばれるもので
ある。
【００１２】図１６はフラッシュメモリセルにおけるゲ
ート絶縁膜の膜厚と電流密度との関係を示した図であ
る。黒点の特性はゲート絶縁膜の膜厚とＦ−Ｎ電流との
関係、白点の特性はゲート絶縁膜の膜厚と低電界での漏
洩電流の関係を表わしている。図１６より理解されるよ
うに、上記低電界での漏洩電流はゲート絶縁膜を厚くす
ることで抑制できる。しかし、低電界での漏洩電流とＦ
−Ｎ電流は、ゲート絶縁膜の膜厚に対してトレードオフ
の関係が有る。従って、ゲート絶縁膜を厚くするとＦ−
Ｎ電流が減少し、書換え時間の増大という新たな問題が
発生する。
ート絶縁膜の膜厚と電流密度との関係を示した図であ
る。黒点の特性はゲート絶縁膜の膜厚とＦ−Ｎ電流との
関係、白点の特性はゲート絶縁膜の膜厚と低電界での漏
洩電流の関係を表わしている。図１６より理解されるよ
うに、上記低電界での漏洩電流はゲート絶縁膜を厚くす
ることで抑制できる。しかし、低電界での漏洩電流とＦ
−Ｎ電流は、ゲート絶縁膜の膜厚に対してトレードオフ
の関係が有る。従って、ゲート絶縁膜を厚くするとＦ−
Ｎ電流が減少し、書換え時間の増大という新たな問題が
発生する。
【００１３】この問題を解決する１つの手段として、従
来の熱酸化膜に微量な窒素を導入した酸窒化膜を用いる
ことで、低電界での漏洩電流を抑制する方法が提案され
ている。例えば、アイイーイーイー・エレクトロン・デ
バイス・レターズ１２巻１１号 １９９１年 （ＩＥＥ
Ｅ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ， Ｖｏｌ．１２， Ｎｏ．１１， ｐ５８７， Ｎ
ｏｖｅｍｂｅｒ １９９１）である。しかし、この方法
を用いても電荷保持特性を保証する十分なレベルには未
だ至っていない。
来の熱酸化膜に微量な窒素を導入した酸窒化膜を用いる
ことで、低電界での漏洩電流を抑制する方法が提案され
ている。例えば、アイイーイーイー・エレクトロン・デ
バイス・レターズ１２巻１１号 １９９１年 （ＩＥＥ
Ｅ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ， Ｖｏｌ．１２， Ｎｏ．１１， ｐ５８７， Ｎ
ｏｖｅｍｂｅｒ １９９１）である。しかし、この方法
を用いても電荷保持特性を保証する十分なレベルには未
だ至っていない。
【００１４】本発明の目的は、書換え動作によるゲート
絶縁膜の低電界での漏洩電流を抑制しつつ、Ｆ−Ｎ電流
増大せしめた不揮発性の半導体装置を提供するものであ
る。更には、本発明の目的はその製造方法を提供するこ
とに有る。もって、本発明は高信頼性かつ高速書換えの
不揮発性の半導体装置を提供し得るものである。
絶縁膜の低電界での漏洩電流を抑制しつつ、Ｆ−Ｎ電流
増大せしめた不揮発性の半導体装置を提供するものであ
る。更には、本発明の目的はその製造方法を提供するこ
とに有る。もって、本発明は高信頼性かつ高速書換えの
不揮発性の半導体装置を提供し得るものである。
【００１５】
【課題を解決するための手段】本明細書の開示される発
明のうち代表的な例の概要を説明すれば、以下の通りで
ある。
明のうち代表的な例の概要を説明すれば、以下の通りで
ある。
【００１６】本発明の半導体装置の一つの形態は次の特
徴を有する。即ち、それは、ゲート絶縁膜を介して設け
られ且つ平均膜厚10ｎｍ以下、より好ましくは８ｎｍ以
下の非単結晶シリコン膜からなる浮遊ゲート電極と、前
記浮遊ゲート電極に少なくとも一部が積層する形で層間
絶縁膜を介して設けられた制御ゲート電極とを少なくと
も有する電気的に書換え可能な不揮発性の半導体装置で
ある。本発明の効果は平均膜厚10ｎｍより以下で認めら
れ。そして、平均膜厚８ｎｍ以下において極めて顕著に
効果は現れる。
徴を有する。即ち、それは、ゲート絶縁膜を介して設け
られ且つ平均膜厚10ｎｍ以下、より好ましくは８ｎｍ以
下の非単結晶シリコン膜からなる浮遊ゲート電極と、前
記浮遊ゲート電極に少なくとも一部が積層する形で層間
絶縁膜を介して設けられた制御ゲート電極とを少なくと
も有する電気的に書換え可能な不揮発性の半導体装置で
ある。本発明の効果は平均膜厚10ｎｍより以下で認めら
れ。そして、平均膜厚８ｎｍ以下において極めて顕著に
効果は現れる。
【００１７】本発明の半導体装置の別な形態は次の特徴
を有する。即ち、それは、ゲート絶縁膜を介して設けら
れた非晶質シリコン膜からなる浮遊ゲート電極と、前記
浮遊ゲート電極に少なくとも一部が積層する形で層間絶
縁膜を介して設けられた制御ゲート電極とを少なくとも
有する電気的に書換え可能な不揮発性の半導体装置であ
る。
を有する。即ち、それは、ゲート絶縁膜を介して設けら
れた非晶質シリコン膜からなる浮遊ゲート電極と、前記
浮遊ゲート電極に少なくとも一部が積層する形で層間絶
縁膜を介して設けられた制御ゲート電極とを少なくとも
有する電気的に書換え可能な不揮発性の半導体装置であ
る。
【００１８】尚、上記非単結晶シリコンとは多結晶シリ
コンあるいは非晶質シリコン、あるいはそれら両者の混
在形態などを指している。これまでの半導体装置分野の
製造工程、製造方法に基づけば多結晶シリコンが最も用
い易い。
コンあるいは非晶質シリコン、あるいはそれら両者の混
在形態などを指している。これまでの半導体装置分野の
製造工程、製造方法に基づけば多結晶シリコンが最も用
い易い。
【００１９】本発明の半導体装置の更に別な形態は次の
通りである。即ち、それは、ゲート絶縁膜を介して設け
られ且つ複数の導体ないし半導体膜から構成された浮遊
ゲート電極と、前記浮遊ゲート電極に少なくとも一部が
積層する形で層間絶縁膜を介して設けられた制御ゲート
電極とを少なくとも有し電気的に書換え可能な不揮発性
の半導体装置である。そして、前記浮遊ゲート電極を構
成する層のうちゲ−ト絶縁膜に接する層の膜厚が平均膜
厚10ｎｍ以下、より好ましくは平均膜厚８ｎｍ以下の非
単結晶シリコン膜である。本発明の効果は平均膜厚10nm
より以下で認められる。そして、平均膜厚８ｎｍ以下に
おいて極めて顕著に効果は現れる。
通りである。即ち、それは、ゲート絶縁膜を介して設け
られ且つ複数の導体ないし半導体膜から構成された浮遊
ゲート電極と、前記浮遊ゲート電極に少なくとも一部が
積層する形で層間絶縁膜を介して設けられた制御ゲート
電極とを少なくとも有し電気的に書換え可能な不揮発性
の半導体装置である。そして、前記浮遊ゲート電極を構
成する層のうちゲ−ト絶縁膜に接する層の膜厚が平均膜
厚10ｎｍ以下、より好ましくは平均膜厚８ｎｍ以下の非
単結晶シリコン膜である。本発明の効果は平均膜厚10nm
より以下で認められる。そして、平均膜厚８ｎｍ以下に
おいて極めて顕著に効果は現れる。
【００２０】本発明の半導体装置の更に別な形態は次の
通りである。即ち、それは、ゲート絶縁膜を介して設け
られ且つ複数の導体ないし半導体膜から構成された浮遊
ゲート電極と、前記浮遊ゲート電極に少なくとも一部が
積層する形で層間絶縁膜を介して設けられた制御ゲート
電極とを少なくとも有し電気的に書換え可能な不揮発性
の半導体装置である。そして、前記浮遊ゲート電極を構
成する層のうちゲ−ト絶縁膜に接する層が非晶質シリコ
ン膜である。
通りである。即ち、それは、ゲート絶縁膜を介して設け
られ且つ複数の導体ないし半導体膜から構成された浮遊
ゲート電極と、前記浮遊ゲート電極に少なくとも一部が
積層する形で層間絶縁膜を介して設けられた制御ゲート
電極とを少なくとも有し電気的に書換え可能な不揮発性
の半導体装置である。そして、前記浮遊ゲート電極を構
成する層のうちゲ−ト絶縁膜に接する層が非晶質シリコ
ン膜である。
【００２１】尚、非単結晶シリコンとは多結晶シリコン
あるいは非晶質シリコン、あるいはそれら両者の混在形
態などを指している。これまでの半導体装置分野の製造
工程、製造方法に基づけば多結晶シリコンが最も用い易
い。
あるいは非晶質シリコン、あるいはそれら両者の混在形
態などを指している。これまでの半導体装置分野の製造
工程、製造方法に基づけば多結晶シリコンが最も用い易
い。
【００２２】上記浮遊ゲート電極を構成する２層以上の
導体あるいは半導体材料の内、上記ゲ−ト絶縁膜に接す
る層以外の層は通例の半導体記憶装置において、浮遊ゲ
ートの材料として用いている材料でよい。これらを例示
すれば、半導体材料としてはシリコン、導体としては高
濃度に不純物を含有する多結晶シリコン、タングステ
ン、あるいはチタンナイトライドなどをあげることが出
来る。
導体あるいは半導体材料の内、上記ゲ−ト絶縁膜に接す
る層以外の層は通例の半導体記憶装置において、浮遊ゲ
ートの材料として用いている材料でよい。これらを例示
すれば、半導体材料としてはシリコン、導体としては高
濃度に不純物を含有する多結晶シリコン、タングステ
ン、あるいはチタンナイトライドなどをあげることが出
来る。
【００２３】尚、浮遊ゲート電極において、前記ゲート
絶縁膜に接する層より上層のシリコン膜が燐（Ｐ）また
は砒素（Ａｓ）を含んだ多結晶シリコン膜を多用する。
絶縁膜に接する層より上層のシリコン膜が燐（Ｐ）また
は砒素（Ａｓ）を含んだ多結晶シリコン膜を多用する。
【００２４】上記浮遊ゲート電極のゲート絶縁膜に接す
る層の厚みは、多結晶シリコンの場合、８ｎｍ以下の範
囲が良い。又、多結晶シリコンの平均粒径は２０ｎｍ以
下となすのがより好適である。一方、非晶質シリコンの
場合、８ｎｍ以下の範囲が良い。尚、上記浮遊ゲート電
極全体としての厚みは、不揮発性半導体記憶装置におけ
る通例の厚みとして充分である。
る層の厚みは、多結晶シリコンの場合、８ｎｍ以下の範
囲が良い。又、多結晶シリコンの平均粒径は２０ｎｍ以
下となすのがより好適である。一方、非晶質シリコンの
場合、８ｎｍ以下の範囲が良い。尚、上記浮遊ゲート電
極全体としての厚みは、不揮発性半導体記憶装置におけ
る通例の厚みとして充分である。
【００２５】本発明の半導体装置の別な形態によれば、
ゲート絶縁膜を介して設けられた浮遊ゲート電極と、前
記浮遊ゲート電極に少なくとも一部が積層する形で層間
絶縁膜を介して設けられた制御ゲート電極とを少なくと
も有し、前記浮遊ゲート電極が同一マスクを用いて加工
された２層以上の導体ないし半導体膜から構成され、ゲ
−ト絶縁膜に接する層の薄膜が平均膜厚１０ｎｍ以下、
より好ましくは平均膜厚８ｎｍ以下のシリコン膜である
ことを特徴とする電気的に書換え可能な不揮発性の半導
体装置である。
ゲート絶縁膜を介して設けられた浮遊ゲート電極と、前
記浮遊ゲート電極に少なくとも一部が積層する形で層間
絶縁膜を介して設けられた制御ゲート電極とを少なくと
も有し、前記浮遊ゲート電極が同一マスクを用いて加工
された２層以上の導体ないし半導体膜から構成され、ゲ
−ト絶縁膜に接する層の薄膜が平均膜厚１０ｎｍ以下、
より好ましくは平均膜厚８ｎｍ以下のシリコン膜である
ことを特徴とする電気的に書換え可能な不揮発性の半導
体装置である。
【００２６】この場合、上記浮遊ゲート電極のゲート絶
縁膜に接する層の厚みは、多結晶シリコンの場合、８ｎ
ｍ以下の範囲が極めて好ましい。又、この多結晶シリコ
ンの平均粒径は20ｎｍ以下となすのがより好適である。
一方、非晶質シリコンの場合、上記浮遊ゲート電極のゲ
ート絶縁膜に接する層の厚みは、８ｎｍ以下の範囲が極
めて好ましい。
縁膜に接する層の厚みは、多結晶シリコンの場合、８ｎ
ｍ以下の範囲が極めて好ましい。又、この多結晶シリコ
ンの平均粒径は20ｎｍ以下となすのがより好適である。
一方、非晶質シリコンの場合、上記浮遊ゲート電極のゲ
ート絶縁膜に接する層の厚みは、８ｎｍ以下の範囲が極
めて好ましい。
【００２７】尚、上記浮遊ゲート電極全体としての厚み
は、通例の厚みとして充分である。浮遊ゲート電極にお
いて、前記ゲート絶縁膜に接する層より上層のシリコン
膜が燐（Ｐ）または砒素（Ａｓ）を含んだ多結晶シリコ
ン膜を多用する。
は、通例の厚みとして充分である。浮遊ゲート電極にお
いて、前記ゲート絶縁膜に接する層より上層のシリコン
膜が燐（Ｐ）または砒素（Ａｓ）を含んだ多結晶シリコ
ン膜を多用する。
【００２８】本願発明は、ゲート絶縁膜に関する下記知
見に基づいてなされた。
見に基づいてなされた。
【００２９】（１）ＭＯＳキャパシタのＦ−Ｎ電流とゲ
ート電極となる多結晶Ｓｉ膜厚の関係についての検討を
行った。この結果、多結晶Ｓｉ膜の膜厚を約８ｎｍより
薄くすると、Ｆ−Ｎ電流が著しく増加することを見出し
た。
ート電極となる多結晶Ｓｉ膜厚の関係についての検討を
行った。この結果、多結晶Ｓｉ膜の膜厚を約８ｎｍより
薄くすると、Ｆ−Ｎ電流が著しく増加することを見出し
た。
【００３０】（２）ゲート絶縁膜に接するゲート電極を
非晶質Ｓｉ膜にしても上記（１）と同様の効果が得られ
る知見を得た。
非晶質Ｓｉ膜にしても上記（１）と同様の効果が得られ
る知見を得た。
【００３１】こうした現象の発生する理由は次にように
思考される。即ち、例えば多結晶のシリコン膜表面にあ
る絶縁物、例えば酸素や窒素等は高温の熱処理を行う
と、シリコン粒の界面を拡散して、多結晶シリコン膜の
裏面（即ち、ゲート絶縁膜側の面）に達する。この時、
裏面のシリコン膜と反応し、新たな絶縁物膜を形成す
る。この現象は微粒界に添って発生し勝ちである。この
為、多結晶シリコンの裏面は微細な凹凸状を有すること
となる。この結果、電界が印加された時、この微細な凸
部において電界集中が発生し、むしろF-N電流が著しく
増加するものと考えられる。
思考される。即ち、例えば多結晶のシリコン膜表面にあ
る絶縁物、例えば酸素や窒素等は高温の熱処理を行う
と、シリコン粒の界面を拡散して、多結晶シリコン膜の
裏面（即ち、ゲート絶縁膜側の面）に達する。この時、
裏面のシリコン膜と反応し、新たな絶縁物膜を形成す
る。この現象は微粒界に添って発生し勝ちである。この
為、多結晶シリコンの裏面は微細な凹凸状を有すること
となる。この結果、電界が印加された時、この微細な凸
部において電界集中が発生し、むしろF-N電流が著しく
増加するものと考えられる。
【００３２】更に、上記した本発明の形態において、非
晶質シリコン膜と他のゲート材料を用い場合、上記ゲー
ト絶縁物層に接する非晶質シリコン膜と他のゲート材料
よりなる薄膜、即ち導体膜あるいは半導体の膜との界面
に絶縁物の薄層が存在する。この絶縁物の薄層は、多く
の場合、シリコン酸化膜、シリコン窒化膜、またはそれ
らの複合膜である。そして、この絶縁物の薄層の厚さは
０．３ｎｍ以上１ｎｍ以下となっている。又、これらの
絶縁物中、熱酸化物層が最も有用である。
晶質シリコン膜と他のゲート材料を用い場合、上記ゲー
ト絶縁物層に接する非晶質シリコン膜と他のゲート材料
よりなる薄膜、即ち導体膜あるいは半導体の膜との界面
に絶縁物の薄層が存在する。この絶縁物の薄層は、多く
の場合、シリコン酸化膜、シリコン窒化膜、またはそれ
らの複合膜である。そして、この絶縁物の薄層の厚さは
０．３ｎｍ以上１ｎｍ以下となっている。又、これらの
絶縁物中、熱酸化物層が最も有用である。
【００３３】一般に、非晶質Ｓｉ膜は６００〜６５０℃
以上の温度で結晶化が進行すると認識されている。しか
し、我々は、膜表面に絶縁膜が存在する場合、膜厚が約
８ｎｍ以下の極めて薄い非晶質シリコン膜は結晶化温度
が高くなることを見出した。具体的には、ジシラン（Ｓ
ｉ2Ｈ6）を用いた減圧化学気相成長法により、約４８０
℃以下の温度で形成した厚さ約８ｎｍ以下の非晶質シリ
コン膜は、約８００℃以下の熱処理温度では結晶化しな
い知見を得た。但し、この現象は、非晶質シリコン膜表
面に約０．３ｎｍ以上の絶縁膜が存在した場合に限られ
る。上記現象を利用して８００℃以下のプロセスで電界
効果トランジスタを作製すれば、非晶質シリコン膜から
なるゲート電極を形成することが可能となる。
以上の温度で結晶化が進行すると認識されている。しか
し、我々は、膜表面に絶縁膜が存在する場合、膜厚が約
８ｎｍ以下の極めて薄い非晶質シリコン膜は結晶化温度
が高くなることを見出した。具体的には、ジシラン（Ｓ
ｉ2Ｈ6）を用いた減圧化学気相成長法により、約４８０
℃以下の温度で形成した厚さ約８ｎｍ以下の非晶質シリ
コン膜は、約８００℃以下の熱処理温度では結晶化しな
い知見を得た。但し、この現象は、非晶質シリコン膜表
面に約０．３ｎｍ以上の絶縁膜が存在した場合に限られ
る。上記現象を利用して８００℃以下のプロセスで電界
効果トランジスタを作製すれば、非晶質シリコン膜から
なるゲート電極を形成することが可能となる。
【００３４】
【発明の実施の形態】先ず、本発明の基礎となるキャパ
シタを用いた比較実験について説明する。
シタを用いた比較実験について説明する。
【００３５】ＭＯＳキャパシタの電流−電圧特性（Ｉ−
Ｖ特性）等の特性の比較を行なうため、3種類の平面キ
ャパシタ構造を準備した。これらの断面図を図１、図２
に示す。図１は本発明に対応する構造である。尚、図
中、１００番台の符号は下層のゲート用Ｓｉ膜が多結晶
Ｓｉ膜の場合を、２００番台の符号は下層のゲート用シ
リコン膜が非晶質Ｓｉ膜の場合を夫々示している。双
方、幾何学的形状は同様である。図２は従来のキャパシ
タ構造を示す断面図である。また、図３には、プロセス
の違いを比較するための試料の条件を示した。
Ｖ特性）等の特性の比較を行なうため、3種類の平面キ
ャパシタ構造を準備した。これらの断面図を図１、図２
に示す。図１は本発明に対応する構造である。尚、図
中、１００番台の符号は下層のゲート用Ｓｉ膜が多結晶
Ｓｉ膜の場合を、２００番台の符号は下層のゲート用シ
リコン膜が非晶質Ｓｉ膜の場合を夫々示している。双
方、幾何学的形状は同様である。図２は従来のキャパシ
タ構造を示す断面図である。また、図３には、プロセス
の違いを比較するための試料の条件を示した。
【００３６】まず、Ｐ型の単結晶Ｓｉ基板１０１，２０
１，および３０１の各々上に周知のＬＯＣＯＳ法によ
り、５００ｎｍの素子分離酸化膜１０２，２０２，３０
２を形成する。次いで、８５０℃のパイロジェニック酸
化法により、膜厚が７．７ｎｍのゲート絶縁膜を形成す
る。図１、および図２には、このゲート酸化膜を各々１
０３，２０３，３０３と表示してある。この比較実験の
各試料は図３に示した。
１，および３０１の各々上に周知のＬＯＣＯＳ法によ
り、５００ｎｍの素子分離酸化膜１０２，２０２，３０
２を形成する。次いで、８５０℃のパイロジェニック酸
化法により、膜厚が７．７ｎｍのゲート絶縁膜を形成す
る。図１、および図２には、このゲート酸化膜を各々１
０３，２０３，３０３と表示してある。この比較実験の
各試料は図３に示した。
【００３７】次に、Ｎｏ．１とＮｏ．６の試料は、従来
のゲート電極である。
のゲート電極である。
【００３８】これらの試料のゲート電極は200ｎｍのリ
ンドープの非晶質Ｓｉ膜３０６である。このリンドープ
非晶質Ｓｉ膜３０６はＳｉ２Ｈ６とホスフィン（ＰＨ
３）を用た減圧化学気相成長法（以下ＬＰ−ＣＶＤ法と
記述する）による。尚、リンを３×１０20／ｃｍ3の濃
度に含有させた（図２）。
ンドープの非晶質Ｓｉ膜３０６である。このリンドープ
非晶質Ｓｉ膜３０６はＳｉ２Ｈ６とホスフィン（ＰＨ
３）を用た減圧化学気相成長法（以下ＬＰ−ＣＶＤ法と
記述する）による。尚、リンを３×１０20／ｃｍ3の濃
度に含有させた（図２）。
【００３９】一方、Ｎｏ．２〜Ｎｏ．５、及びＮｏ．７
の各試料は、ノンドープ非晶質Ｓｉ膜、ＳｉＯ2膜、及
びリンドープ非晶質Ｓｉ膜の積層構造を有するものであ
る。
の各試料は、ノンドープ非晶質Ｓｉ膜、ＳｉＯ2膜、及
びリンドープ非晶質Ｓｉ膜の積層構造を有するものであ
る。
【００４０】各層の具体的厚さは次の通りである。ノン
ドープ非晶質Ｓｉ膜１０４，２０４の膜厚は２〜８ｎ
ｍ、 ＳｉＯ2膜１０５，２０４の膜厚は０．５ｎｍ及び
リンドープト非晶質Ｓｉ膜１０６，２０６の膜厚は２０
０ｎｍである。これらの層は同一装置において、それぞ
れ順次連続して形成した。以下その詳細を説明する。
ドープ非晶質Ｓｉ膜１０４，２０４の膜厚は２〜８ｎ
ｍ、 ＳｉＯ2膜１０５，２０４の膜厚は０．５ｎｍ及び
リンドープト非晶質Ｓｉ膜１０６，２０６の膜厚は２０
０ｎｍである。これらの層は同一装置において、それぞ
れ順次連続して形成した。以下その詳細を説明する。
【００４１】まず、Ｓｉ2Ｈ6を用いたＬＰ−ＣＶＤ法に
より、ゲート酸化膜上１０３，２０３にノンドープ非晶
質Ｓｉ膜１０４，２０５を堆積した。堆積装置には、ロ
ードロック機構を有する縦型ＬＰ−ＣＶＤ装置を用い
た。堆積温度は４２０℃、堆積圧力は７０Ｐａ、Ｓｉ２
Ｈ６の流量は毎分１５０ｃｃとした。キャリアガスとし
て窒素を同時に流し形成した。この窒素の流量は毎分２
０００ｃｃである。
より、ゲート酸化膜上１０３，２０３にノンドープ非晶
質Ｓｉ膜１０４，２０５を堆積した。堆積装置には、ロ
ードロック機構を有する縦型ＬＰ−ＣＶＤ装置を用い
た。堆積温度は４２０℃、堆積圧力は７０Ｐａ、Ｓｉ２
Ｈ６の流量は毎分１５０ｃｃとした。キャリアガスとし
て窒素を同時に流し形成した。この窒素の流量は毎分２
０００ｃｃである。
【００４２】非晶質Ｓｉ膜１０４，２０４の膜厚は、Ｓ
ｉ２Ｈ６ガスを導入する時間で制御した。各試料におけ
る非晶質Ｓｉ膜は次の通りである。試料Ｎｏ．２は２ｎ
ｍ、Ｎｏ．３は４ｎｍ、Ｎｏ．４は６ｎｍ、そしてＮ
ｏ．５は８ｎｍである（図３参照）。続いて、Ｓｉ２Ｈ
６ガスを遮断し反応炉内を真空排気した後、酸素ガスを
炉内に流し、減圧酸素雰囲気中で非晶質Ｓｉ膜１０４，
２０４表面にＳｉＯ2膜１０５，２０５を形成した。Ｓ
ｉＯ2膜１０５，２０５の膜厚は、酸素分圧と時間によ
り制御することが可能である。本実施例では、上記Ｓｉ
Ｏ2膜１０５，２０５の膜厚を０．５ｎｍとした。続い
て、減圧窒素中で、炉内の温度を５２５℃に昇温し、リ
ンを３×１０20／ｃｍ3含んだ非晶質Ｓｉ膜１０６，２
０６を２００ｎｍの膜厚に堆積した。本試料において
も、上記リンドープ非晶質Ｓｉ膜１０６，２０６の形成
にＳｉ2Ｈ6とＰＨ3を用い、先に記述したリンドープ非
晶質膜３０６と同様の条件で堆積を行なった。
ｉ２Ｈ６ガスを導入する時間で制御した。各試料におけ
る非晶質Ｓｉ膜は次の通りである。試料Ｎｏ．２は２ｎ
ｍ、Ｎｏ．３は４ｎｍ、Ｎｏ．４は６ｎｍ、そしてＮ
ｏ．５は８ｎｍである（図３参照）。続いて、Ｓｉ２Ｈ
６ガスを遮断し反応炉内を真空排気した後、酸素ガスを
炉内に流し、減圧酸素雰囲気中で非晶質Ｓｉ膜１０４，
２０４表面にＳｉＯ2膜１０５，２０５を形成した。Ｓ
ｉＯ2膜１０５，２０５の膜厚は、酸素分圧と時間によ
り制御することが可能である。本実施例では、上記Ｓｉ
Ｏ2膜１０５，２０５の膜厚を０．５ｎｍとした。続い
て、減圧窒素中で、炉内の温度を５２５℃に昇温し、リ
ンを３×１０20／ｃｍ3含んだ非晶質Ｓｉ膜１０６，２
０６を２００ｎｍの膜厚に堆積した。本試料において
も、上記リンドープ非晶質Ｓｉ膜１０６，２０６の形成
にＳｉ2Ｈ6とＰＨ3を用い、先に記述したリンドープ非
晶質膜３０６と同様の条件で堆積を行なった。
【００４３】本実験で、ノンドープ非晶質Ｓｉ膜１０
４，２０４の形成方法について検討を行った結果、約４
８０℃以上の温度で堆積を行った場合、薄膜表面の凹凸
が大きくなり、平坦な連続膜が得られないことが分かっ
た。また、堆積速度が大きくなるため、膜厚制御が非常
に困難であった。従って、上記ノンドープ非晶質Ｓｉ膜
１０４，２０４は、４８０℃以下の温度で形成すること
が望ましい。
４，２０４の形成方法について検討を行った結果、約４
８０℃以上の温度で堆積を行った場合、薄膜表面の凹凸
が大きくなり、平坦な連続膜が得られないことが分かっ
た。また、堆積速度が大きくなるため、膜厚制御が非常
に困難であった。従って、上記ノンドープ非晶質Ｓｉ膜
１０４，２０４は、４８０℃以下の温度で形成すること
が望ましい。
【００４４】次に、全ての試料の上記リンドープ非晶質
Ｓｉ膜１０６，２０６，３０６をリンドープ多結晶Ｓｉ
膜１０６，２０６，３０６に変換した。この変換は各試
料を７５０℃の窒素雰囲気中で、４０分の熱処理するこ
とによって可能である。この熱処理温度では、２００ｎ
ｍの膜厚のリンドープＳｉ膜１０６，２０６，３０６だ
けが結晶化する。一方、この処理中、ゲート絶縁膜１０
３，２０３と接しているノンドープ非晶質Ｓｉ膜１０
４，２０４は、非晶質状態を保持している。これは、シ
リコンの多結晶化がリンによって促進されるからであ
る。非晶質Ｓｉの結晶化はＳｉクラスタの半径がある一
定以上の大きさに達した時に発生する。このクラスタの
半径は一般に臨界半径と呼ばれる。本発明におけるＳｉ
膜の膜厚は、上記臨界半径と同等以上であるため、通
常、非晶質Ｓｉが結晶化する熱処理よりも更に高温の熱
処理を施さなければ結晶化は発生しない。
Ｓｉ膜１０６，２０６，３０６をリンドープ多結晶Ｓｉ
膜１０６，２０６，３０６に変換した。この変換は各試
料を７５０℃の窒素雰囲気中で、４０分の熱処理するこ
とによって可能である。この熱処理温度では、２００ｎ
ｍの膜厚のリンドープＳｉ膜１０６，２０６，３０６だ
けが結晶化する。一方、この処理中、ゲート絶縁膜１０
３，２０３と接しているノンドープ非晶質Ｓｉ膜１０
４，２０４は、非晶質状態を保持している。これは、シ
リコンの多結晶化がリンによって促進されるからであ
る。非晶質Ｓｉの結晶化はＳｉクラスタの半径がある一
定以上の大きさに達した時に発生する。このクラスタの
半径は一般に臨界半径と呼ばれる。本発明におけるＳｉ
膜の膜厚は、上記臨界半径と同等以上であるため、通
常、非晶質Ｓｉが結晶化する熱処理よりも更に高温の熱
処理を施さなければ結晶化は発生しない。
【００４５】次に、試料Ｎｏ．１〜Ｎｏ．５に関して
は、９００℃、１２０分の窒素アニールを追加して、下
層電極１０４に相当するノンドープ非晶質Ｓｉ膜１０４
を多結晶Ｓｉ膜１０４に変換した。
は、９００℃、１２０分の窒素アニールを追加して、下
層電極１０４に相当するノンドープ非晶質Ｓｉ膜１０４
を多結晶Ｓｉ膜１０４に変換した。
【００４６】続いて、周知のリソグラフィー及びドライ
エッチング法により、リンドープ多結晶Ｓｉ膜１０６，
２０６，３０６、及び下層Ｓｉ膜１０４，２０４を所定
の形状に加工してゲート電極１０４，１０６，２０４，
２０６，３０６を形成する。こうして図１、および図２
に示したＭＯＳキャパシタが作成される。
エッチング法により、リンドープ多結晶Ｓｉ膜１０６，
２０６，３０６、及び下層Ｓｉ膜１０４，２０４を所定
の形状に加工してゲート電極１０４，１０６，２０４，
２０６，３０６を形成する。こうして図１、および図２
に示したＭＯＳキャパシタが作成される。
【００４７】まず最初に、透過型電子顕微鏡でゲート電
極であるＳｉ膜１０６，２０６，２０４，２０６，３０
６の結晶性、及びその粒径を観察した。９００℃、１２
０分の熱処理を追加した試料（Ｎｏ．１〜Ｎｏ．５）の
上層電極１０６，２０６，３０６の結晶粒径は、試料に
よらず約０．５μｍ〜１．５μｍであった。これに対
し、図１に示した下層の極薄Ｓｉ膜１０４は、非常に微
小な粒径を有した多結晶Ｓｉ膜１０４になっていること
を確認した。具体的には、それらの平均粒径は堆積膜厚
の約２倍〜２．５程度となっていた。下層Ｓｉ膜１０４
を８ｎｍ堆積した試料（Ｎｏ．５）の平均粒径は約２０
ｎｍ程度であった。
極であるＳｉ膜１０６，２０６，２０４，２０６，３０
６の結晶性、及びその粒径を観察した。９００℃、１２
０分の熱処理を追加した試料（Ｎｏ．１〜Ｎｏ．５）の
上層電極１０６，２０６，３０６の結晶粒径は、試料に
よらず約０．５μｍ〜１．５μｍであった。これに対
し、図１に示した下層の極薄Ｓｉ膜１０４は、非常に微
小な粒径を有した多結晶Ｓｉ膜１０４になっていること
を確認した。具体的には、それらの平均粒径は堆積膜厚
の約２倍〜２．５程度となっていた。下層Ｓｉ膜１０４
を８ｎｍ堆積した試料（Ｎｏ．５）の平均粒径は約２０
ｎｍ程度であった。
【００４８】一方、高温の熱処理を追加していない試料
（Ｎｏ．６、Ｎｏ．７）、すなわち７５０℃の熱処理だ
けを行った試料のリンドープ多結晶Ｓｉ膜２０６，３０
６の結晶粒径は、何れも約０．３μｍ〜１．０μｍ程度
であった。また、試料Ｎｏ．７の下層Ｓｉ膜２０４は堆
積直後の結晶性を保持した非晶質Ｓｉ膜２０４であるこ
と、並びに当該Ｓｉ膜上の薄いＳｉＯ2膜２０５（膜厚
約０．５ｎｍ）は、変化なく存在していることを確認し
た。
（Ｎｏ．６、Ｎｏ．７）、すなわち７５０℃の熱処理だ
けを行った試料のリンドープ多結晶Ｓｉ膜２０６，３０
６の結晶粒径は、何れも約０．３μｍ〜１．０μｍ程度
であった。また、試料Ｎｏ．７の下層Ｓｉ膜２０４は堆
積直後の結晶性を保持した非晶質Ｓｉ膜２０４であるこ
と、並びに当該Ｓｉ膜上の薄いＳｉＯ2膜２０５（膜厚
約０．５ｎｍ）は、変化なく存在していることを確認し
た。
【００４９】上記各試料に対して定電流ストレス印加前
後の電流−電界特性の比較を行った。図４はゲート酸化
膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の
膜厚と低電界漏洩電流（−６ＭＶ／ｃｍ時）の関係を示
している。図５は図４と同じ試料について、ゲート酸化
膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の
膜厚とＦ−Ｎ電流（−１１ＭＶ／ｃｍ）との関係を示し
ている。本図においては、下層Ｓｉ膜０ｎｍの点が、従
来法である単層ゲート電極３０６に対応する。
後の電流−電界特性の比較を行った。図４はゲート酸化
膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の
膜厚と低電界漏洩電流（−６ＭＶ／ｃｍ時）の関係を示
している。図５は図４と同じ試料について、ゲート酸化
膜１０３上に堆積した下層極薄Ｓｉ膜１０４，２０４の
膜厚とＦ−Ｎ電流（−１１ＭＶ／ｃｍ）との関係を示し
ている。本図においては、下層Ｓｉ膜０ｎｍの点が、従
来法である単層ゲート電極３０６に対応する。
【００５０】これらの図から分かるように、本発明にお
いてはストレス印加後の低電界リーク電流を従来法と少
なくとも同等に維持したまま、Ｆ−Ｎ電流を大幅に増加
できることが分かる。即ち、上記Ｆ−Ｎ電流の増加は下
層Ｓｉ膜１０４の膜厚が８ｎｍより薄くなる領域から、
下層Ｓｉ膜１０４の薄膜化と共に増加した。特に、下層
Ｓｉ膜１０４の膜厚が２ｎｍの試料では、従来構造の試
料に比べ、Ｆ−Ｎ電流を約１桁も大きくできた。
いてはストレス印加後の低電界リーク電流を従来法と少
なくとも同等に維持したまま、Ｆ−Ｎ電流を大幅に増加
できることが分かる。即ち、上記Ｆ−Ｎ電流の増加は下
層Ｓｉ膜１０４の膜厚が８ｎｍより薄くなる領域から、
下層Ｓｉ膜１０４の薄膜化と共に増加した。特に、下層
Ｓｉ膜１０４の膜厚が２ｎｍの試料では、従来構造の試
料に比べ、Ｆ−Ｎ電流を約１桁も大きくできた。
【００５１】図６に、９００℃、６０分の熱処理を追加
した試料の定電流ストレスによる破壊寿命分布の比較を
示した。図５の縦軸は累積不良率、横軸は注入電荷量を
示す。
した試料の定電流ストレスによる破壊寿命分布の比較を
示した。図５の縦軸は累積不良率、横軸は注入電荷量を
示す。
【００５２】本発明によれば、従来法に比べ一定電流ス
トレスに対する破壊寿命が向上すること、またそれは下
層Ｓｉ膜１０４が薄くなるに伴い向上することが分か
る。
トレスに対する破壊寿命が向上すること、またそれは下
層Ｓｉ膜１０４が薄くなるに伴い向上することが分か
る。
【００５３】一方、上層電極１０６を堆積する前に、予
め下層非晶質Ｓｉ膜１０４を熱処理して多結晶Ｓｉ膜１
０４に変換しても上述した結果と同様の結果が得られ
た。
め下層非晶質Ｓｉ膜１０４を熱処理して多結晶Ｓｉ膜１
０４に変換しても上述した結果と同様の結果が得られ
た。
【００５４】図７は、７５０℃、４０分の熱処理だけを
行った試料（Ｎｏ．６、Ｎｏ．７）の定電流ストレスに
よる破壊寿命分布を比較した図である。本発明では従来
法に比べ、約２倍の破壊寿命の向上が見られた。
行った試料（Ｎｏ．６、Ｎｏ．７）の定電流ストレスに
よる破壊寿命分布を比較した図である。本発明では従来
法に比べ、約２倍の破壊寿命の向上が見られた。
【００５５】本実施例においては、下層非晶質Ｓｉ膜２
０４の膜厚は、４ｎｍの試料しか記載していないが、こ
の下層非晶質Ｓｉ膜厚が約８ｎｍ程度までは、上記試料
と同等の結果が得られた。
０４の膜厚は、４ｎｍの試料しか記載していないが、こ
の下層非晶質Ｓｉ膜厚が約８ｎｍ程度までは、上記試料
と同等の結果が得られた。
【００５６】ノンドープ非晶質Ｓｉ膜を形成した後の熱
処理温度と、その膜の結晶性の関係について検討した結
果、膜厚が約８ｎｍよりも厚くなると、該非晶質Ｓｉ膜
の結晶化温度が減少することが分かった。従って、約８
００℃程度まで非晶質状態を保持するためには、非晶質
Ｓｉ膜の膜厚は、約８ｎｍ以下であることが好ましい。
処理温度と、その膜の結晶性の関係について検討した結
果、膜厚が約８ｎｍよりも厚くなると、該非晶質Ｓｉ膜
の結晶化温度が減少することが分かった。従って、約８
００℃程度まで非晶質状態を保持するためには、非晶質
Ｓｉ膜の膜厚は、約８ｎｍ以下であることが好ましい。
【００５７】また、本実施例においては、ゲート絶縁膜
１０３，２０３にＳｉ基板を水蒸気中で酸化したＳｉＯ
2膜１０３，２０３を用いたが、次の雰囲気中で形成し
た酸窒化膜を用いても同様の効果が得られた。それらの
雰囲気は（１）アンモニア（ＮＨ3）雰囲気中、（２）
亜酸化窒素（Ｎ2Ｏ）雰囲気中、もしくは（３）一酸化
窒素（ＮＯ）雰囲気中である。また、ここでは、上層電
極１０６，２０６としてＩｎ−Ｓｉｔｕ非晶質Ｓｉ膜１
０６，２０６の堆積を行ったが、Ｉｎ−Ｓｉｔｕ多結晶
Ｓｉ膜を堆積した場合でも同様の効果が得られた。
１０３，２０３にＳｉ基板を水蒸気中で酸化したＳｉＯ
2膜１０３，２０３を用いたが、次の雰囲気中で形成し
た酸窒化膜を用いても同様の効果が得られた。それらの
雰囲気は（１）アンモニア（ＮＨ3）雰囲気中、（２）
亜酸化窒素（Ｎ2Ｏ）雰囲気中、もしくは（３）一酸化
窒素（ＮＯ）雰囲気中である。また、ここでは、上層電
極１０６，２０６としてＩｎ−Ｓｉｔｕ非晶質Ｓｉ膜１
０６，２０６の堆積を行ったが、Ｉｎ−Ｓｉｔｕ多結晶
Ｓｉ膜を堆積した場合でも同様の効果が得られた。
【００５８】本発明で、もう一つ重要なことは、下層極
薄Ｓｉ膜１０４，２０４と上層電極１０６，２０６との
界面に存在する絶縁膜１０５，２０５の膜厚である。本
実施例では、下層極薄Ｓｉ膜１０４，２０４堆積後、同
一ＣＶＤ装置内で該下層極薄Ｓｉ膜１０４，２０４を酸
化することにより約０．５ｎｍのＳｉＯ2膜１０５，２
０５を形成している。上記、極薄Ｓｉ膜１０４，２０４
表面に形成されるＳｉＯ2膜１０５，２０５の膜厚につ
いて検討したところ、約０．３ｎｍより薄くなると、上
層電極１０６，２０６が結晶化する際、下層の極薄Ｓｉ
膜１０４，２０４も上層の結晶性に揃って同時に結晶化
し、ほとんど単層膜と同様になることが分かった。
薄Ｓｉ膜１０４，２０４と上層電極１０６，２０６との
界面に存在する絶縁膜１０５，２０５の膜厚である。本
実施例では、下層極薄Ｓｉ膜１０４，２０４堆積後、同
一ＣＶＤ装置内で該下層極薄Ｓｉ膜１０４，２０４を酸
化することにより約０．５ｎｍのＳｉＯ2膜１０５，２
０５を形成している。上記、極薄Ｓｉ膜１０４，２０４
表面に形成されるＳｉＯ2膜１０５，２０５の膜厚につ
いて検討したところ、約０．３ｎｍより薄くなると、上
層電極１０６，２０６が結晶化する際、下層の極薄Ｓｉ
膜１０４，２０４も上層の結晶性に揃って同時に結晶化
し、ほとんど単層膜と同様になることが分かった。
【００５９】一方、上記ＳｉＯ2膜１０５，２０５の膜
厚が約１ｎｍより厚くなると、該絶縁膜１０５，２０５
が抵抗となりゲート電圧の電圧降下が発生した。すなわ
ち、本発明においては、電極界面に存在する絶縁膜１０
５，２０５の膜厚を、０．３ｎｍ〜１ｎｍ程度にするこ
とが重要となる。この界面の絶縁膜に関しては、窒素原
子を含む雰囲気中で形成した、窒化膜や酸窒化膜につい
ても同様の結果が得られた。
厚が約１ｎｍより厚くなると、該絶縁膜１０５，２０５
が抵抗となりゲート電圧の電圧降下が発生した。すなわ
ち、本発明においては、電極界面に存在する絶縁膜１０
５，２０５の膜厚を、０．３ｎｍ〜１ｎｍ程度にするこ
とが重要となる。この界面の絶縁膜に関しては、窒素原
子を含む雰囲気中で形成した、窒化膜や酸窒化膜につい
ても同様の結果が得られた。
【００６０】実施例１ 次に、本発明の第１の実施例を図を用いて説明する。
【００６１】本実施例では書込み／消去時間を評価する
ために図８〜図１０に示したメモリセルを作製した。図
８及び図９の試料は、これまで述べてきたものと同様に
極めて薄い（極薄と称する）Ｓｉ膜４０４，５０４の膜
厚をパラメータとした。また、図８の試料はゲート酸化
膜４０３に接するノンドープ極薄Ｓｉ膜４０４を９００
℃の熱処理により多結晶Ｓｉ膜４０４に変換した試料で
ある。図９の試料はその最高熱処理温度が７５０℃の試
料である。以下、図８―図１０を用いて詳細な説明を行
う。
ために図８〜図１０に示したメモリセルを作製した。図
８及び図９の試料は、これまで述べてきたものと同様に
極めて薄い（極薄と称する）Ｓｉ膜４０４，５０４の膜
厚をパラメータとした。また、図８の試料はゲート酸化
膜４０３に接するノンドープ極薄Ｓｉ膜４０４を９００
℃の熱処理により多結晶Ｓｉ膜４０４に変換した試料で
ある。図９の試料はその最高熱処理温度が７５０℃の試
料である。以下、図８―図１０を用いて詳細な説明を行
う。
【００６２】まず、Ｐ型、単結晶Ｓｉ基板４０１，５０
１，６０１上に周知のＬＯＣＯＳ法により、素子分離酸
化膜４０２，５０２，６０２を形成する。この素子分離
酸化膜に囲まれて領域内に８ｎｍのゲート絶縁膜４０
３，５０３，６０３を形成した。このゲート絶縁膜４０
３，５０３，６０３の形成は８５０℃のパイロジェニッ
ク酸化法によった。次に、標準試料となる従来法の試料
（図１１）は、ＬＰ−ＣＶＤ法により、リンを３×１０
20／ｃｍ3含んだ多結晶Ｓｉ膜６０６を１００ｎｍ堆積
した。また、本発明における試料は実施例１に示した方
法で非晶質のノンドープ極薄Ｓｉ膜４０４，５０４をそ
れぞれ２ｎｍ、４ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍ堆積
した後、０．５ｎｍのＳｉＯ2膜４０５，５０５、及び
１００ｎｍのＩｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜４
０６，５０６を形成した。本実施例においては、上記Ｉ
ｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜３０６，４０６の
形成にモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を
用い、６３０℃の温度で堆積を行なった。
１，６０１上に周知のＬＯＣＯＳ法により、素子分離酸
化膜４０２，５０２，６０２を形成する。この素子分離
酸化膜に囲まれて領域内に８ｎｍのゲート絶縁膜４０
３，５０３，６０３を形成した。このゲート絶縁膜４０
３，５０３，６０３の形成は８５０℃のパイロジェニッ
ク酸化法によった。次に、標準試料となる従来法の試料
（図１１）は、ＬＰ−ＣＶＤ法により、リンを３×１０
20／ｃｍ3含んだ多結晶Ｓｉ膜６０６を１００ｎｍ堆積
した。また、本発明における試料は実施例１に示した方
法で非晶質のノンドープ極薄Ｓｉ膜４０４，５０４をそ
れぞれ２ｎｍ、４ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍ堆積
した後、０．５ｎｍのＳｉＯ2膜４０５，５０５、及び
１００ｎｍのＩｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜４
０６，５０６を形成した。本実施例においては、上記Ｉ
ｎ−ｓｉｔｕリンドープ多結晶Ｓｉ膜３０６，４０６の
形成にモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を
用い、６３０℃の温度で堆積を行なった。
【００６３】続いて、７５０℃の窒素雰囲気中で３０分
の熱処理を行なった後、浮遊ゲート電極４０４，４０
６，５０４，５０６，６０６となる上記リンドープ多結
晶Ｓｉ膜４０６，５０６，６０６、及び下層の極薄Ｓｉ
膜４０４，５０４の一方の側面（図の紙面に並行方向）
を所定の形状に加工した。この加工は周知のリソグラフ
ィー及びドライエッチング法によった。
の熱処理を行なった後、浮遊ゲート電極４０４，４０
６，５０４，５０６，６０６となる上記リンドープ多結
晶Ｓｉ膜４０６，５０６，６０６、及び下層の極薄Ｓｉ
膜４０４，５０４の一方の側面（図の紙面に並行方向）
を所定の形状に加工した。この加工は周知のリソグラフ
ィー及びドライエッチング法によった。
【００６４】次に、ＬＰ−ＣＶＤ法によりＳｉＯ2／Ｓ
ｉ3Ｎ4／ＳｉＯ2積層膜からなる層間絶縁膜４０７，５
０７，６０７を形成した。Ｓｉ３Ｎ４の上下層となるＳ
ｉＯ2膜の厚さは４ｎｍである。その形成にはＳｉＨ４
と亜酸化窒素（Ｎ2Ｏ）を用い、製造温度は７００℃で
ある。Ｓｉ3Ｎ4の膜厚は８ｎｍである。その製造にはジ
クロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）
を用い、製造温度は７００℃である。続いて、制御ゲー
ト電極４０８，５０８，６０８となる１００ｎｍのリン
ドープ多結晶Ｓｉ膜４０８，５０８，６０８、及び１０
０ｎｍのＳｉＯ2膜４０９，５０９，６０９をＬＰ−Ｃ
ＶＤ法により堆積した。更にこれらを７５０℃の窒素雰
囲気中で２０分の熱処理を行なった。続いて、上記Ｓｉ
Ｏ２膜４０９，５０９，６０９、制御ゲート電極４０
８，５０８，６０８となるリンドープ多結晶Ｓｉ膜４０
８，５０８，６０８、層間絶縁膜４０７，５０７，６０
７、及び浮遊ゲート電極４０４，４０６，５０４，５０
６，６０６のもう一方の側面（図の紙面に垂直方向）を
所定の形状に加工して、制御ゲート電極４０８，５０
８，６０８及び浮遊ゲート電極４０４，４０６，５０
４，５０６，６０６とした。加工は周知のリソグラフィ
ーおよびドライエッチング法によった。
ｉ3Ｎ4／ＳｉＯ2積層膜からなる層間絶縁膜４０７，５
０７，６０７を形成した。Ｓｉ３Ｎ４の上下層となるＳ
ｉＯ2膜の厚さは４ｎｍである。その形成にはＳｉＨ４
と亜酸化窒素（Ｎ2Ｏ）を用い、製造温度は７００℃で
ある。Ｓｉ3Ｎ4の膜厚は８ｎｍである。その製造にはジ
クロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）
を用い、製造温度は７００℃である。続いて、制御ゲー
ト電極４０８，５０８，６０８となる１００ｎｍのリン
ドープ多結晶Ｓｉ膜４０８，５０８，６０８、及び１０
０ｎｍのＳｉＯ2膜４０９，５０９，６０９をＬＰ−Ｃ
ＶＤ法により堆積した。更にこれらを７５０℃の窒素雰
囲気中で２０分の熱処理を行なった。続いて、上記Ｓｉ
Ｏ２膜４０９，５０９，６０９、制御ゲート電極４０
８，５０８，６０８となるリンドープ多結晶Ｓｉ膜４０
８，５０８，６０８、層間絶縁膜４０７，５０７，６０
７、及び浮遊ゲート電極４０４，４０６，５０４，５０
６，６０６のもう一方の側面（図の紙面に垂直方向）を
所定の形状に加工して、制御ゲート電極４０８，５０
８，６０８及び浮遊ゲート電極４０４，４０６，５０
４，５０６，６０６とした。加工は周知のリソグラフィ
ーおよびドライエッチング法によった。
【００６５】次に、ＬＰ−ＣＶＤ法によりＳｉＯ２膜を
１０ｎｍ堆積した後、ソース４１０，５１０，６１０、
ドレイン４１１，５１１，６１１となる領域にリンをイ
オン注入する。この後、図８に示した試料、及び図１０
に示した従来法による試料は９００℃、６０分の窒素ア
ニールを、また図９に示した試料は７５０℃、３００分
の窒素アニールを行ないソース４１０，５１０，６１
０、ドレイン４１１，５１１，６１１を形成した。
１０ｎｍ堆積した後、ソース４１０，５１０，６１０、
ドレイン４１１，５１１，６１１となる領域にリンをイ
オン注入する。この後、図８に示した試料、及び図１０
に示した従来法による試料は９００℃、６０分の窒素ア
ニールを、また図９に示した試料は７５０℃、３００分
の窒素アニールを行ないソース４１０，５１０，６１
０、ドレイン４１１，５１１，６１１を形成した。
【００６６】次に、ＬＰ−ＣＶＤ法により１００ｎｍの
ＳｉＯ2膜４１２，５１２，６１２を堆積した後、異方
性ドライエッチングにより、上記ＳｉＯ2膜４１２，５
１２，６１２の全面エッチングを行ない、浮遊ゲート電
極４０４，４０６，５０４，５０６，６０６、ＯＮＯ膜
４０７，５０７，６０７、制御ゲート電極４０８，５０
８，６０８側壁部に、側壁絶縁膜４１２，５１２，６１
２を形成した。続いて、常圧−ＣＶＤ法により、リンを
４ｍｏｌ％含んだＳｉＯ2膜（ＰＳＧ膜）４１３，５１
３，６１３を３００ｎｍ堆積した後、ソース４１０，５
１０，６１０、ドレイン４１１，５１１，６１１表面が
露出するコンタクト孔を形成した。
ＳｉＯ2膜４１２，５１２，６１２を堆積した後、異方
性ドライエッチングにより、上記ＳｉＯ2膜４１２，５
１２，６１２の全面エッチングを行ない、浮遊ゲート電
極４０４，４０６，５０４，５０６，６０６、ＯＮＯ膜
４０７，５０７，６０７、制御ゲート電極４０８，５０
８，６０８側壁部に、側壁絶縁膜４１２，５１２，６１
２を形成した。続いて、常圧−ＣＶＤ法により、リンを
４ｍｏｌ％含んだＳｉＯ2膜（ＰＳＧ膜）４１３，５１
３，６１３を３００ｎｍ堆積した後、ソース４１０，５
１０，６１０、ドレイン４１１，５１１，６１１表面が
露出するコンタクト孔を形成した。
【００６７】最後に、アルミニウム（Ａｌ）４１４，４
１５，５１４，５１５，６１４，６１５を反応性スパッ
タ法にて５００ｎｍ堆積した後、所定の形状に加工して
ソース配線４１４，５１４，６１４、ドレイン配線４１
５，５１５，６１５とし、図８〜図１０に示すメモリセ
ルを作製した。
１５，５１４，５１５，６１４，６１５を反応性スパッ
タ法にて５００ｎｍ堆積した後、所定の形状に加工して
ソース配線４１４，５１４，６１４、ドレイン配線４１
５，５１５，６１５とし、図８〜図１０に示すメモリセ
ルを作製した。
【００６８】図８に示した試料は、最高熱処理温度を９
００℃としたので、ゲート酸化膜直上にある極薄Ｓｉ膜
４０５は、多結晶Ｓｉ膜４０５になっていた。一方、図
９に示した試料のそれは、最高熱処理温度が７５０℃で
あるため非晶質Ｓｉ膜５０４の状態を保持していた。
００℃としたので、ゲート酸化膜直上にある極薄Ｓｉ膜
４０５は、多結晶Ｓｉ膜４０５になっていた。一方、図
９に示した試料のそれは、最高熱処理温度が７５０℃で
あるため非晶質Ｓｉ膜５０４の状態を保持していた。
【００６９】この構造の不揮発性半導体記憶装置を用い
て、書換え特性を評価した。消去動作は、浮遊ゲート電
極４０４，４０６，５０４，５０６，５０６へゲート絶
縁膜４０３，５０３，６０３の全面を介したＦ−Ｎ電流
による電荷の注入で行ない、書込み動作は浮遊ゲート電
極４０４，４０６，５０４，５０６，６０６からドレイ
ン４１１，５１１，６１１へのゲート絶縁膜４０３，５
０３，６０３のＦ−Ｎ電流による電荷の引き抜きで行な
った。消去を行なう際には、制御ゲート電極４０８，５
０８，６０８に＋１０Ｖ、ソース４１０，５１０，６１
０、ドレイン４１１，５１１，６１１を開放し、Ｓｉ基
板４０１，５０１，６０１を−４Ｖにしたパルスを印加
し、しきい値電圧を確認しながら消去を行なった。書込
みの際には、制御ゲート電極４０８，５０８，６０８を
−１０Ｖ、ドレイン４１１，５１１，６１１を＋４Ｖ、
ソース４１０，５１０，６１０を開放し、Ｓｉ基板４０
１，５０１，６０１をＯＶにしたパルスを印加し、しき
い値電圧を確認しながら書込みを行なった。
て、書換え特性を評価した。消去動作は、浮遊ゲート電
極４０４，４０６，５０４，５０６，５０６へゲート絶
縁膜４０３，５０３，６０３の全面を介したＦ−Ｎ電流
による電荷の注入で行ない、書込み動作は浮遊ゲート電
極４０４，４０６，５０４，５０６，６０６からドレイ
ン４１１，５１１，６１１へのゲート絶縁膜４０３，５
０３，６０３のＦ−Ｎ電流による電荷の引き抜きで行な
った。消去を行なう際には、制御ゲート電極４０８，５
０８，６０８に＋１０Ｖ、ソース４１０，５１０，６１
０、ドレイン４１１，５１１，６１１を開放し、Ｓｉ基
板４０１，５０１，６０１を−４Ｖにしたパルスを印加
し、しきい値電圧を確認しながら消去を行なった。書込
みの際には、制御ゲート電極４０８，５０８，６０８を
−１０Ｖ、ドレイン４１１，５１１，６１１を＋４Ｖ、
ソース４１０，５１０，６１０を開放し、Ｓｉ基板４０
１，５０１，６０１をＯＶにしたパルスを印加し、しき
い値電圧を確認しながら書込みを行なった。
【００７０】上記メモリセルの下層極薄Ｓｉ膜４０４の
膜厚と書込みおよび消去時間の関係を図１１に示す。図
１１は９００℃、６０分の熱処理を行った試料で比較し
たものである。従来の方法で形成したメモリセルに比べ
消去時間に有意差はほとんど見られなかったが、書込み
時間に関しては下層極薄Ｓｉ膜４０４の薄膜化に伴い大
幅に減少した。
膜厚と書込みおよび消去時間の関係を図１１に示す。図
１１は９００℃、６０分の熱処理を行った試料で比較し
たものである。従来の方法で形成したメモリセルに比べ
消去時間に有意差はほとんど見られなかったが、書込み
時間に関しては下層極薄Ｓｉ膜４０４の薄膜化に伴い大
幅に減少した。
【００７１】図１２は、最高熱処理温度が７５０℃の試
料で比較したものである。本試料の書込み時間も従来法
に比べ大幅に短くなった。本試料の特徴は、下層極薄Ｓ
ｉ膜５０４の膜厚が約６ｎｍ程度までは書込み時間はほ
とんど変化しないが、約８ｎｍを境に書込み時間が長く
なる傾向を示す。これは、実施例１で記述したように、
約８ｎｍ程度から結晶化が進行していることに対応して
いる。透過型電子顕微鏡で観察した結果、約８ｎｍの下
層極薄Ｓｉ膜５０４は、局所的に結晶化が進行してお
り、約１０ｎｍのそれは、ほぼ多結晶Ｓｉ膜になってい
た。
料で比較したものである。本試料の書込み時間も従来法
に比べ大幅に短くなった。本試料の特徴は、下層極薄Ｓ
ｉ膜５０４の膜厚が約６ｎｍ程度までは書込み時間はほ
とんど変化しないが、約８ｎｍを境に書込み時間が長く
なる傾向を示す。これは、実施例１で記述したように、
約８ｎｍ程度から結晶化が進行していることに対応して
いる。透過型電子顕微鏡で観察した結果、約８ｎｍの下
層極薄Ｓｉ膜５０４は、局所的に結晶化が進行してお
り、約１０ｎｍのそれは、ほぼ多結晶Ｓｉ膜になってい
た。
【００７２】本実施例では、浮遊ゲート電極としてリン
ドープ多結晶Ｓｉ／極薄Ｓｉの２層構造としたが、リン
ドープ多結晶Ｓｉ／ノンドープ多結晶Ｓｉ／極薄Ｓｉ構
造やチタンナイトライド（ＴｉＮ）／ノンドープ多結晶
Ｓｉ／極薄Ｓｉ構造等、３層構造にしても同様の効果が
得られた。すなわち、Ｆ−Ｎ電流の増加はゲート絶縁膜
に接する最下層のＳｉ膜の膜厚ないしその粒径に依存し
ており、その上層に形成する浮遊ゲート電極材料には依
存しなかった。
ドープ多結晶Ｓｉ／極薄Ｓｉの２層構造としたが、リン
ドープ多結晶Ｓｉ／ノンドープ多結晶Ｓｉ／極薄Ｓｉ構
造やチタンナイトライド（ＴｉＮ）／ノンドープ多結晶
Ｓｉ／極薄Ｓｉ構造等、３層構造にしても同様の効果が
得られた。すなわち、Ｆ−Ｎ電流の増加はゲート絶縁膜
に接する最下層のＳｉ膜の膜厚ないしその粒径に依存し
ており、その上層に形成する浮遊ゲート電極材料には依
存しなかった。
【００７３】実施例２ 次に本発明の第２の実施例を説明する。これまで、最下
層に極薄Ｓｉ膜を含んだ、２層ないし３層構造の浮遊ゲ
ート構造について記述したが、ここでは浮遊ゲート電極
を極薄Ｓｉ単層膜とした例について説明する。
層に極薄Ｓｉ膜を含んだ、２層ないし３層構造の浮遊ゲ
ート構造について記述したが、ここでは浮遊ゲート電極
を極薄Ｓｉ単層膜とした例について説明する。
【００７４】図１３は本発明の第３の実施例にで作製し
た不揮発性半導体記憶装置の断面図である。本構造及び
プロセスフローは実施例１の図１０に示した従来の構造
とほとんど同じである。相違点は、浮遊ゲート電極７０
４の膜厚とその形成方法である。図１０に示したように
従来の浮遊ゲート電極６０６はリンを含んだ多結晶Ｓｉ
膜６０６であり、またその膜厚も５０ｎｍ以上と厚い構
造である。本発明による浮遊ゲート電極７０４は、実施
例２の下層極薄Ｓｉ膜５０４と同様の方法で形成したノ
ンドープのＳｉ膜７０４であり、膜厚も約８ｎｍ以下と
極めて薄いのが特徴である。
た不揮発性半導体記憶装置の断面図である。本構造及び
プロセスフローは実施例１の図１０に示した従来の構造
とほとんど同じである。相違点は、浮遊ゲート電極７０
４の膜厚とその形成方法である。図１０に示したように
従来の浮遊ゲート電極６０６はリンを含んだ多結晶Ｓｉ
膜６０６であり、またその膜厚も５０ｎｍ以上と厚い構
造である。本発明による浮遊ゲート電極７０４は、実施
例２の下層極薄Ｓｉ膜５０４と同様の方法で形成したノ
ンドープのＳｉ膜７０４であり、膜厚も約８ｎｍ以下と
極めて薄いのが特徴である。
【００７５】図１４に、浮遊ゲート電極７０４の膜厚を
２ｎｍ〜１０ｎｍとした時の書換え特性示す。消去／書
き込みの評価方法は実施例２と同じとした。
２ｎｍ〜１０ｎｍとした時の書換え特性示す。消去／書
き込みの評価方法は実施例２と同じとした。
【００７６】消去時間に関しては従来法とほぼ同等であ
るが、書込み時間は浮遊ゲートＳｉ膜７０４の薄膜化、
特に約８ｎｍより薄くなると著しく短くなった。
るが、書込み時間は浮遊ゲートＳｉ膜７０４の薄膜化、
特に約８ｎｍより薄くなると著しく短くなった。
【００７７】本実施例では最高熱処理温度が９００℃と
高いため、浮遊ゲート電極は多結晶Ｓｉ膜となっている
が、実施例２に示したように７５０℃以下の温度で形成
した場合、すなわち浮遊ゲート電極をノンドープ非晶質
Ｓｉ膜とした場合も、従来法に比べ書込み時間が大幅に
短縮された。
高いため、浮遊ゲート電極は多結晶Ｓｉ膜となっている
が、実施例２に示したように７５０℃以下の温度で形成
した場合、すなわち浮遊ゲート電極をノンドープ非晶質
Ｓｉ膜とした場合も、従来法に比べ書込み時間が大幅に
短縮された。
【００７８】実施例３ 以下、不揮発性記憶素子を有する半導体集積回路装置に
本発明を適用した具体例を説明する。
本発明を適用した具体例を説明する。
【００７９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００８０】本発明の実施例である半導体集積回路装置
の概略構成を図１７(要部等価回路図)に示す。
の概略構成を図１７(要部等価回路図)に示す。
【００８１】図１７に示すように、半導体集積回路装置
は複数のメモリブロック１７を行列状に配置したメモリ
セルアレイを塔載する。メモリセルアレイには、Ｘ方向
に延在するワード線ＷＬが複数本配置されると共に、Ｙ
方向に延在するデータ線ＤＬが複数本配置される。
は複数のメモリブロック１７を行列状に配置したメモリ
セルアレイを塔載する。メモリセルアレイには、Ｘ方向
に延在するワード線ＷＬが複数本配置されると共に、Ｙ
方向に延在するデータ線ＤＬが複数本配置される。
【００８２】前記メモリブロック１７には書き込み動作
及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑ
が配置される。この不揮発性記憶素子Ｑは、ワード線Ｗ
Ｌの延在方向に複数個配置され、かつデータ線ＤＬの延
在方向に複数個配置される。つまり、不揮発性記憶素子
Ｑは、ワード線ＷＬとデータ線ＤＬとが交差する領域に
配置される。
及び消去動作をトンネル効果で行う不揮発性記憶素子Ｑ
が配置される。この不揮発性記憶素子Ｑは、ワード線Ｗ
Ｌの延在方向に複数個配置され、かつデータ線ＤＬの延
在方向に複数個配置される。つまり、不揮発性記憶素子
Ｑは、ワード線ＷＬとデータ線ＤＬとが交差する領域に
配置される。
【００８３】尚、これまで本明細書において詳細に述べ
てきた本発明の直接的な対象は、上記不揮発性記憶素子
Ｑの構造に関するものである。
てきた本発明の直接的な対象は、上記不揮発性記憶素子
Ｑの構造に関するものである。
【００８４】前記１本のデータ線ＤＬには、その延在方
向に沿って配置された複数個の不揮発性記憶素子Ｑの夫
々のドレイン領域が選択用トランジスタＳｔ１及びロー
カルデータ線ＬＤＬを介して電気的に接続される。ま
た、１本のデータ線ＤＬの延在方向に沿って配置された
複数個の不揮発性記憶素子Ｑの夫々のソース領域にはロ
ーカルソース線ＬＳＬを介して選択用トランジスタＳｔ
２が電気的に接続される。ローカルソース線ＬＳＬは、
選択用トランジスタＳｔ２を介してソース線ＳＬに電気
的に接続される。また、１本のワード線ＷＬには、その
延在方向に沿って配置された複数個の不揮発性記憶素子
Ｑの夫々の制御ゲート電極が電気的に接続される。この
ように構成されるメモリセルアレイは、不揮発性記憶素
子Ｑの消去動作をワード線ＷＬ毎又はメモリブロック１
７毎に行うことができると共に、メモリセルアレイ全体
で行うことができる。なお、ワード線ＷＬと不揮発性記
憶素子Ｑの制御ゲート電極とは、後述するように、一般
には一体に形成される。
向に沿って配置された複数個の不揮発性記憶素子Ｑの夫
々のドレイン領域が選択用トランジスタＳｔ１及びロー
カルデータ線ＬＤＬを介して電気的に接続される。ま
た、１本のデータ線ＤＬの延在方向に沿って配置された
複数個の不揮発性記憶素子Ｑの夫々のソース領域にはロ
ーカルソース線ＬＳＬを介して選択用トランジスタＳｔ
２が電気的に接続される。ローカルソース線ＬＳＬは、
選択用トランジスタＳｔ２を介してソース線ＳＬに電気
的に接続される。また、１本のワード線ＷＬには、その
延在方向に沿って配置された複数個の不揮発性記憶素子
Ｑの夫々の制御ゲート電極が電気的に接続される。この
ように構成されるメモリセルアレイは、不揮発性記憶素
子Ｑの消去動作をワード線ＷＬ毎又はメモリブロック１
７毎に行うことができると共に、メモリセルアレイ全体
で行うことができる。なお、ワード線ＷＬと不揮発性記
憶素子Ｑの制御ゲート電極とは、後述するように、一般
には一体に形成される。
【００８５】次に、前記半導体集積回路装置に塔載され
る不揮発性記憶素子Ｑの具体的な構造について、図１８
（要部平面図）、図１９（図１８に示すＡ−Ａ切断線の
位置で切った断面図）及び図２０（図２に示すＢ−Ｂ切
断線の位置で切った断面図）を用いて説明する。なお、
図１８において、図を見易くするため、後述する層間絶
縁膜３０、データ線ＤＬ等は図示を省略している。
る不揮発性記憶素子Ｑの具体的な構造について、図１８
（要部平面図）、図１９（図１８に示すＡ−Ａ切断線の
位置で切った断面図）及び図２０（図２に示すＢ−Ｂ切
断線の位置で切った断面図）を用いて説明する。なお、
図１８において、図を見易くするため、後述する層間絶
縁膜３０、データ線ＤＬ等は図示を省略している。
【００８６】前記不揮発性記憶素子Ｑは、図１８(要部
平面図)に示すように、ゲート長方向(Ｘ方向)に延在す
るワード線ＷＬの延在方向に複数個配置され、かつゲー
ト幅方向(Ｙ方向)に延在するデータ線(図示せず)の延在
方向に複数個配置される。
平面図)に示すように、ゲート長方向(Ｘ方向)に延在す
るワード線ＷＬの延在方向に複数個配置され、かつゲー
ト幅方向(Ｙ方向)に延在するデータ線(図示せず)の延在
方向に複数個配置される。
【００８７】前記不揮発性記憶素子Ｑは、図１９に示す
ように、単結晶シリコンからなるｐ型半導体基板１の活
性領域の表面に構成される。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、浮遊ゲート電極(フローティング
ゲートないしは電荷蓄積ゲート電極とも称する)Ｇ１、
第２ゲート絶縁膜１３、制御ゲート電極(コントロール
ゲート電極)Ｇ２、ソース領域であるｎ型半導体領域６
Ａ、ドレイン領域であるｎ型半導体領域６Ｂ、ソース領
域及びドレイン領域である一対のn+型半導体領域９、し
きい値電圧制御領域であるｐ型半導体領域１５で構成さ
れる。つまり、不揮発性記憶素子Ｑはｎチャネル導電型
の電界効果トランジスタで構成される。
ように、単結晶シリコンからなるｐ型半導体基板１の活
性領域の表面に構成される。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、浮遊ゲート電極(フローティング
ゲートないしは電荷蓄積ゲート電極とも称する)Ｇ１、
第２ゲート絶縁膜１３、制御ゲート電極(コントロール
ゲート電極)Ｇ２、ソース領域であるｎ型半導体領域６
Ａ、ドレイン領域であるｎ型半導体領域６Ｂ、ソース領
域及びドレイン領域である一対のn+型半導体領域９、し
きい値電圧制御領域であるｐ型半導体領域１５で構成さ
れる。つまり、不揮発性記憶素子Ｑはｎチャネル導電型
の電界効果トランジスタで構成される。
【００８８】前記第１ゲート絶縁膜３は例えば８［ｎ
ｍ］程度の膜厚に設定された酸化珪素膜で形成される。
前記第２ゲート絶縁膜１３は例えば第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した多層構
造で形成される。第１酸化珪素膜は例えば５［ｎｍ］程
度の膜厚に設定され、窒化珪素膜は例えば１０［ｎｍ］
程度の膜厚に設定され、第２酸化珪素膜は例えば４［ｎ
ｍ］程度の膜厚に設定される。
ｍ］程度の膜厚に設定された酸化珪素膜で形成される。
前記第２ゲート絶縁膜１３は例えば第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した多層構
造で形成される。第１酸化珪素膜は例えば５［ｎｍ］程
度の膜厚に設定され、窒化珪素膜は例えば１０［ｎｍ］
程度の膜厚に設定され、第２酸化珪素膜は例えば４［ｎ
ｍ］程度の膜厚に設定される。
【００８９】本発明に係わる前記浮遊ゲート電極Ｇ１
は、第１のゲート材（８、２０）及びこの第１のゲート
材（８、２０）の表面上に積層された第２ゲート材１１
で構成される。尚、本実施例において、第１のゲート材
はこれまで説明してきた非単結晶のシリコン膜２０と多
結晶シリコン膜８によって構成されている。第ゲート材
の下層２０は、具体例は、非晶質シリコン膜を堆積した
後、熱処理により結晶化した多単結晶のシリコン膜２０
で、その厚さは平均膜厚は８ｎｍ以下となす。以下、こ
の両層をもって第１のゲート材と称する。
は、第１のゲート材（８、２０）及びこの第１のゲート
材（８、２０）の表面上に積層された第２ゲート材１１
で構成される。尚、本実施例において、第１のゲート材
はこれまで説明してきた非単結晶のシリコン膜２０と多
結晶シリコン膜８によって構成されている。第ゲート材
の下層２０は、具体例は、非晶質シリコン膜を堆積した
後、熱処理により結晶化した多単結晶のシリコン膜２０
で、その厚さは平均膜厚は８ｎｍ以下となす。以下、こ
の両層をもって第１のゲート材と称する。
【００９０】第２ゲート材１１は、抵抗値を低減する不
純物(例えば燐)が導入された多結晶シリコン膜で形成さ
れる。この多結晶シリコン膜は、例えば１００［ｎｍ］
程度の膜厚に設定され、３．５×１０20［atoms／cm3］
程度の不純物濃度に設定される。この多結晶シリコン膜
に導入される不純物は多結晶シリコン膜の堆積中又は堆
積後に導入される。第１ゲート材（８、２０）は、最
初、不純物を含まない多結晶シリコン膜で形成され、例
えば５０［ｎｍ］程度の膜厚に設定される。この後、
２．５×１０20［atoms／cm3］程度の不純物濃度に設定
される。この第１ゲート材（８、２０）に導入される不
純物は、ゲート材１１の多結晶シリコン膜から熱拡散
(ドライブイン拡散)によって導入される。
純物(例えば燐)が導入された多結晶シリコン膜で形成さ
れる。この多結晶シリコン膜は、例えば１００［ｎｍ］
程度の膜厚に設定され、３．５×１０20［atoms／cm3］
程度の不純物濃度に設定される。この多結晶シリコン膜
に導入される不純物は多結晶シリコン膜の堆積中又は堆
積後に導入される。第１ゲート材（８、２０）は、最
初、不純物を含まない多結晶シリコン膜で形成され、例
えば５０［ｎｍ］程度の膜厚に設定される。この後、
２．５×１０20［atoms／cm3］程度の不純物濃度に設定
される。この第１ゲート材（８、２０）に導入される不
純物は、ゲート材１１の多結晶シリコン膜から熱拡散
(ドライブイン拡散)によって導入される。
【００９１】前記第１ゲート材（８、２０）のゲート長
方向の幅は電荷蓄積ゲート電極Ｇ１のゲート長を規定す
る。この第１ゲート材（８、２０）のゲート長方向の幅
は例えば０．５［μｍ］程度に設定される。つまり、電
荷蓄積ゲート電極Ｇ１のゲート長は０．５［μｍ］に設
定される。
方向の幅は電荷蓄積ゲート電極Ｇ１のゲート長を規定す
る。この第１ゲート材（８、２０）のゲート長方向の幅
は例えば０．５［μｍ］程度に設定される。つまり、電
荷蓄積ゲート電極Ｇ１のゲート長は０．５［μｍ］に設
定される。
【００９２】前記第１ゲート材（８、２０）のゲート長
方向の夫々の側壁面上には、サイドウォールスペーサ１
６が形成される。このサイドウォールスペーサ１６は例
えばＣＶＤ法で堆積した酸化珪素膜で形成される。
方向の夫々の側壁面上には、サイドウォールスペーサ１
６が形成される。このサイドウォールスペーサ１６は例
えばＣＶＤ法で堆積した酸化珪素膜で形成される。
【００９３】前記制御ゲート電極Ｇ２は例えば抵抗値を
低減する不純物(例えば燐)が導入された多結晶シリコン
膜で形成される。この多結晶シリコン膜は、例えば２０
０［ｎｍ］程度の膜厚に設定され、３．５×１０20［at
oms／cm3］程度の不純物濃度に設定される。
低減する不純物(例えば燐)が導入された多結晶シリコン
膜で形成される。この多結晶シリコン膜は、例えば２０
０［ｎｍ］程度の膜厚に設定され、３．５×１０20［at
oms／cm3］程度の不純物濃度に設定される。
【００９４】前記ソース領域であるｎ型半導体領域６Ａ
は、熱酸化絶縁膜（フィールド絶縁膜）２と第１ゲート
材（８、２０）との間のｐ型半導体基板１の活性領域の
表面に形成され、例えば５×１０19［atoms／cm3］程度
の不純物濃度に設定される。前記ドレイン領域であるｎ
型半導体領域６Ｂは、熱酸化絶縁膜２と第１ゲート材
（８、２０）との間のｐ型半導体基板１の活性領域の表
面に形成され、例えば５×１０20［atoms／cm3］程度の
不純物濃度に設定される。前記ソース領域及びドレイン
領域である一対のn+型半導体領域９の夫々は、ｎ型半導
体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面に形成さ
れ、例えば７×１０20［atoms／cm3］程度の不純物濃度
に設定される。つまり、一対のｎ型半導体領域９の夫々
はｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々に比
べて高不純物濃度に設定され、不揮発性記憶素子Ｑはド
レイン領域のチャネル形成領域側の一部の領域がその他
の領域の不純物濃度に比べて低い不純物濃度に設定され
たＬＤＤ（Lightly Doped Drain）構造で構成される。
は、熱酸化絶縁膜（フィールド絶縁膜）２と第１ゲート
材（８、２０）との間のｐ型半導体基板１の活性領域の
表面に形成され、例えば５×１０19［atoms／cm3］程度
の不純物濃度に設定される。前記ドレイン領域であるｎ
型半導体領域６Ｂは、熱酸化絶縁膜２と第１ゲート材
（８、２０）との間のｐ型半導体基板１の活性領域の表
面に形成され、例えば５×１０20［atoms／cm3］程度の
不純物濃度に設定される。前記ソース領域及びドレイン
領域である一対のn+型半導体領域９の夫々は、ｎ型半導
体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面に形成さ
れ、例えば７×１０20［atoms／cm3］程度の不純物濃度
に設定される。つまり、一対のｎ型半導体領域９の夫々
はｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々に比
べて高不純物濃度に設定され、不揮発性記憶素子Ｑはド
レイン領域のチャネル形成領域側の一部の領域がその他
の領域の不純物濃度に比べて低い不純物濃度に設定され
たＬＤＤ（Lightly Doped Drain）構造で構成される。
【００９５】前記しきい値電圧制御領域であるｐ型半導
体領域１５は、ソース領域であるｎ型半導体領域６Ａ下
のｐ型半導体基板１の活性領域の表面に形成され、例え
ば５×１０17［atoms／cm3］程度の不純物濃度に設定さ
れる。ｐ型半導体領域１５は、第１ゲート材（８、２
０）を形成する工程の後であって前記ソース領域である
ｎ型半導体領域６Ａ及びドレイン領域であるｎ型半導体
領域６Ｂを形成する工程の前に、ｐ型半導体基板１の表
面にｐ型不純物を例えばイオン打込み法で選択的に導入
することにより形成される。
体領域１５は、ソース領域であるｎ型半導体領域６Ａ下
のｐ型半導体基板１の活性領域の表面に形成され、例え
ば５×１０17［atoms／cm3］程度の不純物濃度に設定さ
れる。ｐ型半導体領域１５は、第１ゲート材（８、２
０）を形成する工程の後であって前記ソース領域である
ｎ型半導体領域６Ａ及びドレイン領域であるｎ型半導体
領域６Ｂを形成する工程の前に、ｐ型半導体基板１の表
面にｐ型不純物を例えばイオン打込み法で選択的に導入
することにより形成される。
【００９６】前記ｐ型半導体基板１の活性領域のゲート
長方向の幅は、ｐ型半導体基板１の非活性領域の表面上
に形成された一対の熱酸化絶縁膜(フィールド絶縁膜)２
で規定される。一対の熱酸化絶縁膜２の夫々は、周知の
選択酸化法で形成された酸化珪素膜で形成され、例えば
５００［ｎｍ］程度の膜厚に設定される。この一対の熱
酸化珪素膜２の夫々は、ゲート幅方向に向って延在し、
ワード線ＷＬが延在する方向に配置された不揮発性記憶
素子Ｑ間を電気的に分離する。つまり、熱酸化絶縁膜２
は素子間分離用絶縁膜として使用される。
長方向の幅は、ｐ型半導体基板１の非活性領域の表面上
に形成された一対の熱酸化絶縁膜(フィールド絶縁膜)２
で規定される。一対の熱酸化絶縁膜２の夫々は、周知の
選択酸化法で形成された酸化珪素膜で形成され、例えば
５００［ｎｍ］程度の膜厚に設定される。この一対の熱
酸化珪素膜２の夫々は、ゲート幅方向に向って延在し、
ワード線ＷＬが延在する方向に配置された不揮発性記憶
素子Ｑ間を電気的に分離する。つまり、熱酸化絶縁膜２
は素子間分離用絶縁膜として使用される。
【００９７】前記熱酸化絶縁膜２下にはチャネルストッ
パ領域であるｐ型半導体領域１２が形成される。このｐ
型半導体領域１２は例えば４×１０17［atoms／cm3］程
度の不純物濃度に設定される。
パ領域であるｐ型半導体領域１２が形成される。このｐ
型半導体領域１２は例えば４×１０17［atoms／cm3］程
度の不純物濃度に設定される。
【００９８】前記ソース領域であるｎ型半導体領域６
Ａ、ドレイン領域であるｎ型半導体領域６Ｂの夫々は、
ゲート幅方向に配置された複数の不揮発性記憶素子Ｑの
ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々と一体
に形成されるように、ゲート幅方向に向って連続的に形
成される。また、ソース領域及びドレイン領域である一
対のｎ型半導体領域９の夫々は、ゲート幅方向に配置さ
れた複数の不揮発性記憶素子Ｑのソース領域、ドレイン
領域である一対のｎ型半導体領域９の夫々と一体に形成
されるように、ゲート幅方向に向って連続的に形成され
る。つまり、不揮発性記憶素子Ｑのソース領域、ドレイ
ン領域の夫々は、ゲート幅方向に配置された他の不揮発
性記憶素子Ｑのソース領域、ドレイン領域の夫々に電気
的に接続される。
Ａ、ドレイン領域であるｎ型半導体領域６Ｂの夫々は、
ゲート幅方向に配置された複数の不揮発性記憶素子Ｑの
ｎ型半導体領域６Ａ、ｎ型半導体領域６Ｂの夫々と一体
に形成されるように、ゲート幅方向に向って連続的に形
成される。また、ソース領域及びドレイン領域である一
対のｎ型半導体領域９の夫々は、ゲート幅方向に配置さ
れた複数の不揮発性記憶素子Ｑのソース領域、ドレイン
領域である一対のｎ型半導体領域９の夫々と一体に形成
されるように、ゲート幅方向に向って連続的に形成され
る。つまり、不揮発性記憶素子Ｑのソース領域、ドレイ
ン領域の夫々は、ゲート幅方向に配置された他の不揮発
性記憶素子Ｑのソース領域、ドレイン領域の夫々に電気
的に接続される。
【００９９】前記ソース領域であるｎ型半導体領域６Ａ
及びソース領域である一方のn+型半導体領域９はローカ
ルソース線(ＬＳＬ)として使用される。また、前記ドレ
イン領域であるｎ型半導体領域６Ｂ及びドレイン領域で
ある他方のn+型半導体領域９はローカルデータ線(ＬＤ
Ｌ)として使用される。つまり、本実施例の半導体集積
回路装置は、ｐ型半導体基板１内にローカルデータ線
(ＬＤＬ)を埋め込んだ構造で構成されると共に、ＡＮＤ
型のフラッシュメモリで構成される。
及びソース領域である一方のn+型半導体領域９はローカ
ルソース線(ＬＳＬ)として使用される。また、前記ドレ
イン領域であるｎ型半導体領域６Ｂ及びドレイン領域で
ある他方のn+型半導体領域９はローカルデータ線(ＬＤ
Ｌ)として使用される。つまり、本実施例の半導体集積
回路装置は、ｐ型半導体基板１内にローカルデータ線
(ＬＤＬ)を埋め込んだ構造で構成されると共に、ＡＮＤ
型のフラッシュメモリで構成される。
【０１００】前記熱酸化絶縁膜２と第１のゲート材
（８、２０）との間のｐ型半導体基板１の夫々の表面上
には一対の熱酸化絶縁膜１０が形成される。この一対の
熱酸化絶縁膜１０の夫々は、ｎ型半導体領域６Ａ、ｎ型
半導体領域６Ｂ、一対のｎ型半導体領域９の夫々の表面
上に形成される。一対の熱酸化絶縁膜１０の夫々は、ゲ
ート幅方向に向って延在する。一対の熱酸化絶縁膜１０
の夫々は、熱酸化法で形成され、例えば１５０［ｎｍ］
程度の膜厚に設定される。
（８、２０）との間のｐ型半導体基板１の夫々の表面上
には一対の熱酸化絶縁膜１０が形成される。この一対の
熱酸化絶縁膜１０の夫々は、ｎ型半導体領域６Ａ、ｎ型
半導体領域６Ｂ、一対のｎ型半導体領域９の夫々の表面
上に形成される。一対の熱酸化絶縁膜１０の夫々は、ゲ
ート幅方向に向って延在する。一対の熱酸化絶縁膜１０
の夫々は、熱酸化法で形成され、例えば１５０［ｎｍ］
程度の膜厚に設定される。
【０１０１】前記浮遊ゲート電極Ｇ１の第２のゲート材
１１は、第１のゲート材（８、２０）の表面上及び酸化
絶縁膜１０の表面上に形成される。つまり、第２のゲー
ト材１１のゲート長方向の幅は、電荷蓄積ゲート電極Ｇ
１のゲート長を規定する第１のゲート材（８、２０）の
ゲート長方向の幅に比べて広く構成される。このよう
に、第２ゲート材１１のゲート長方向の幅を第１ゲート
材（８、２０）のゲート長方向の幅に比べて広く構成す
ることにより、電荷蓄積ゲート電極Ｇ１のゲート長の寸
法を増加することなく、電荷蓄積ゲート電極Ｇ１の面積
を増加することができるので、不揮発性記憶素子Ｑの動
作速度の高速化を図ることができると共に、不揮発性記
憶素子Ｑの電荷蓄積量を増加することができる。
１１は、第１のゲート材（８、２０）の表面上及び酸化
絶縁膜１０の表面上に形成される。つまり、第２のゲー
ト材１１のゲート長方向の幅は、電荷蓄積ゲート電極Ｇ
１のゲート長を規定する第１のゲート材（８、２０）の
ゲート長方向の幅に比べて広く構成される。このよう
に、第２ゲート材１１のゲート長方向の幅を第１ゲート
材（８、２０）のゲート長方向の幅に比べて広く構成す
ることにより、電荷蓄積ゲート電極Ｇ１のゲート長の寸
法を増加することなく、電荷蓄積ゲート電極Ｇ１の面積
を増加することができるので、不揮発性記憶素子Ｑの動
作速度の高速化を図ることができると共に、不揮発性記
憶素子Ｑの電荷蓄積量を増加することができる。
【０１０２】前記不揮発性記憶素子Ｑの制御ゲート電極
(コントロールゲート電極ともいう)Ｇ２は、ゲート長方
向に延在するワード線ＷＬと一体に形成され、ゲート長
方向に配置された他の不揮発性記憶素子Ｑの制御ゲート
電極Ｇ２に電気的に接続される。制御ゲート電極Ｇ２及
びワード線ＷＬは例えば多結晶シリコン膜で形成され
る。この多結晶珪素膜には抵抗値を低減する不純物がそ
の堆積中又は堆積後に導入される。
(コントロールゲート電極ともいう)Ｇ２は、ゲート長方
向に延在するワード線ＷＬと一体に形成され、ゲート長
方向に配置された他の不揮発性記憶素子Ｑの制御ゲート
電極Ｇ２に電気的に接続される。制御ゲート電極Ｇ２及
びワード線ＷＬは例えば多結晶シリコン膜で形成され
る。この多結晶珪素膜には抵抗値を低減する不純物がそ
の堆積中又は堆積後に導入される。
【０１０３】前記不揮発性記憶素子Ｑの制御ゲート電極
Ｇ２上及びワード線ＷＬ上を含むｐ型半導体基板１上の
全面には層間絶縁膜３０が形成される。この層間絶縁膜
３０上にはデータ線ＤＬが延在する。層間絶縁膜３０は
例えば酸化珪素膜で形成され、データ線ＤＬは例えばア
ルミニウム膜又はアルミニウム合金膜等の金属膜で形成
される。
Ｇ２上及びワード線ＷＬ上を含むｐ型半導体基板１上の
全面には層間絶縁膜３０が形成される。この層間絶縁膜
３０上にはデータ線ＤＬが延在する。層間絶縁膜３０は
例えば酸化珪素膜で形成され、データ線ＤＬは例えばア
ルミニウム膜又はアルミニウム合金膜等の金属膜で形成
される。
【０１０４】なお、ゲート幅方向に配置される不揮発性
記憶素子Ｑと不揮発性記憶素子Ｑとの間のｐ型半導体基
板１の表面には、図２０に示すように、チャネルストッ
パー領域であるｐ型半導体領域１４が形成される。
記憶素子Ｑと不揮発性記憶素子Ｑとの間のｐ型半導体基
板１の表面には、図２０に示すように、チャネルストッ
パー領域であるｐ型半導体領域１４が形成される。
【０１０５】次に、前記不揮発性記憶素子Ｑを有する半
導体集積回路装置の製造方法について、図２１乃至図２
３（製造方法を説明するための要部断面図）及び図２４
乃至図２７（製造方法を説明するための要部平面図）を
用いて説明する。
導体集積回路装置の製造方法について、図２１乃至図２
３（製造方法を説明するための要部断面図）及び図２４
乃至図２７（製造方法を説明するための要部平面図）を
用いて説明する。
【０１０６】まず、単結晶シリコンからなるｐ型半導体
基板１を用意する。
基板１を用意する。
【０１０７】次に、図２１及び図２３に示すように、前
記ｐ型半導体基板１の非活性領域の表面上に一対の熱酸
化絶縁膜(フィールド絶縁膜)２を形成する。この一対の
熱酸化絶縁膜２の夫々は、例えば周知の選択酸化法で形
成した熱酸化珪素膜で形成され、ゲート幅方向(Ｙ方向)
に向って延在する。一対の熱酸化絶縁膜２の夫々はｐ型
半導体基板１の活性領域のゲート長方向(Ｘ方向)の幅を
規定する。
記ｐ型半導体基板１の非活性領域の表面上に一対の熱酸
化絶縁膜(フィールド絶縁膜)２を形成する。この一対の
熱酸化絶縁膜２の夫々は、例えば周知の選択酸化法で形
成した熱酸化珪素膜で形成され、ゲート幅方向(Ｙ方向)
に向って延在する。一対の熱酸化絶縁膜２の夫々はｐ型
半導体基板１の活性領域のゲート長方向(Ｘ方向)の幅を
規定する。
【０１０８】次に、前記一対の熱酸化絶縁膜２で規定さ
れたｐ型半導体基板１の活性領域の表面上に第１ゲート
絶縁膜３を形成する。この第１ゲート絶縁膜３は熱酸化
法で形成した酸化珪素膜で形成される。
れたｐ型半導体基板１の活性領域の表面上に第１ゲート
絶縁膜３を形成する。この第１ゲート絶縁膜３は熱酸化
法で形成した酸化珪素膜で形成される。
【０１０９】次に、前記熱酸化絶縁膜２、第１のゲート
絶縁膜３の各々の表面上を含む基板の全面に、実施例１
に示した方法で、非晶質シリコン膜２０、熱酸化絶縁
膜、および多結晶シリコン膜８を順次形成する。前記、
非晶質シリコン膜２０、及び多結晶シリコン膜８は、不
純物を含まないシリコン膜である。前記非晶質シリコン
膜２０は厚さ４ｎｍの非晶質シリコン膜であり、その表
面の熱酸化絶縁膜は、非晶質シリコン膜２０を低温減圧
酸素雰囲気内で熱酸化して得られる、厚さ0.5ｎｍ熱酸
化珪素膜である。
絶縁膜３の各々の表面上を含む基板の全面に、実施例１
に示した方法で、非晶質シリコン膜２０、熱酸化絶縁
膜、および多結晶シリコン膜８を順次形成する。前記、
非晶質シリコン膜２０、及び多結晶シリコン膜８は、不
純物を含まないシリコン膜である。前記非晶質シリコン
膜２０は厚さ４ｎｍの非晶質シリコン膜であり、その表
面の熱酸化絶縁膜は、非晶質シリコン膜２０を低温減圧
酸素雰囲気内で熱酸化して得られる、厚さ0.5ｎｍ熱酸
化珪素膜である。
【０１１０】次に、前記第１ゲート絶縁膜３上の非晶質
シリコン膜２０、熱酸化珪素膜、及多結晶シリコン膜８
からなる積層膜の一部の表面上に、ゲート幅方向に向か
って延在する耐酸化性のマスク５を形成する。
シリコン膜２０、熱酸化珪素膜、及多結晶シリコン膜８
からなる積層膜の一部の表面上に、ゲート幅方向に向か
って延在する耐酸化性のマスク５を形成する。
【０１１１】次に、前記耐酸化性マスク５、及び積層膜
にパターンングを施し、前記第１ゲート絶縁膜３の一部
の表面上に、非晶質シリコン膜２０、熱酸化珪素膜、多
結晶シリコン膜８、及びその上部の表面が耐酸化性のマ
スク５で被覆され、かつゲート長方向の幅が規定された
第１ゲート材（８、２０）を形成する。
にパターンングを施し、前記第１ゲート絶縁膜３の一部
の表面上に、非晶質シリコン膜２０、熱酸化珪素膜、多
結晶シリコン膜８、及びその上部の表面が耐酸化性のマ
スク５で被覆され、かつゲート長方向の幅が規定された
第１ゲート材（８、２０）を形成する。
【０１１２】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｐ型不純物(例えば硼素)を選択的に導入し、しきい値
電圧制御領域であるｐ型半導体領域１５を形成する。こ
のｐ型不純物は、加速エネルギ１００ｋｅＶ、注入量１
×１０14［atoms／cm2］、ｐ型半導体基板１の表面に対
して６０度の角度をなす方向から導入される。
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｐ型不純物(例えば硼素)を選択的に導入し、しきい値
電圧制御領域であるｐ型半導体領域１５を形成する。こ
のｐ型不純物は、加速エネルギ１００ｋｅＶ、注入量１
×１０14［atoms／cm2］、ｐ型半導体基板１の表面に対
して６０度の角度をなす方向から導入される。
【０１１３】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ソース領
域であるｎ型半導体領域６Ａを形成する。
スク５との間の一方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ソース領
域であるｎ型半導体領域６Ａを形成する。
【０１１４】次に、前記熱酸化絶縁膜２と耐酸化性のマ
スク５との間の他方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ドレイン
領域であるｎ型半導体領域６Ｂを形成する。
スク５との間の他方のｐ型半導体基板１の表面に前記熱
酸化絶縁膜２及び耐酸化性のマスク５に対して自己整合
でｎ型不純物(例えば砒素)を選択的に導入し、ドレイン
領域であるｎ型半導体領域６Ｂを形成する。
【０１１５】次に、図２２及び図２５に示すように、前
記耐酸化性のマスク５、第１ゲート材（８、２０）の夫
々のゲート長方向の側壁面上にサイドウォールスペーサ
１６を形成する。このサイドウォールスペーサ１６は例
えば酸化珪素膜で形成される。サイドウォールスペーサ
１６は、耐酸化性のマスク５の表面上を含むｐ型半導体
基板１の全面に例えばＣＶＤ（Ｃhemical Ｖapor Ｄepo
sition)法で酸化珪素膜を形成した後、この酸化珪素膜
に異方性エッチングを施すことにより形成される。
記耐酸化性のマスク５、第１ゲート材（８、２０）の夫
々のゲート長方向の側壁面上にサイドウォールスペーサ
１６を形成する。このサイドウォールスペーサ１６は例
えば酸化珪素膜で形成される。サイドウォールスペーサ
１６は、耐酸化性のマスク５の表面上を含むｐ型半導体
基板１の全面に例えばＣＶＤ（Ｃhemical Ｖapor Ｄepo
sition)法で酸化珪素膜を形成した後、この酸化珪素膜
に異方性エッチングを施すことにより形成される。
【０１１６】次に、前記熱酸化絶縁膜２とサイドウォー
ルスペーサ１６との間のｐ型半導体基板１の表面に前記
熱酸化絶縁膜２及びサイドウォールスペーサ１６に対し
て自己整合でｎ型不純物(例えば燐)を導入し、ｎ型半導
体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面にソース
領域及びドレイン領域である一対のｎ型半導体領域９を
形成する。この一対のｎ型半導体領域９の夫々はｎ型半
導体領域６Ａ、６Ｂの夫々に比べて高不純物濃度に設定
される。
ルスペーサ１６との間のｐ型半導体基板１の表面に前記
熱酸化絶縁膜２及びサイドウォールスペーサ１６に対し
て自己整合でｎ型不純物(例えば燐)を導入し、ｎ型半導
体領域６Ａ、ｎ型半導体領域６Ｂの夫々の表面にソース
領域及びドレイン領域である一対のｎ型半導体領域９を
形成する。この一対のｎ型半導体領域９の夫々はｎ型半
導体領域６Ａ、６Ｂの夫々に比べて高不純物濃度に設定
される。
【０１１７】次に、熱酸化処理を施し、前記熱酸化絶縁
膜２とサイドウォールスペーサ１６との間のｐ型半導体
基板１の表面上に一対の熱酸化絶縁膜１０を形成する。
一対の熱酸化絶縁膜１０の夫々の膜厚は、前記熱酸化絶
縁膜２に比べて薄く、第１ゲート絶縁膜３に比べて厚く
設定される。熱酸化処理は、表面反応がｐ型半導体基板
１の酸化量を律則する傾向の強い酸化温度領域での水蒸
気中で行なわれる。
膜２とサイドウォールスペーサ１６との間のｐ型半導体
基板１の表面上に一対の熱酸化絶縁膜１０を形成する。
一対の熱酸化絶縁膜１０の夫々の膜厚は、前記熱酸化絶
縁膜２に比べて薄く、第１ゲート絶縁膜３に比べて厚く
設定される。熱酸化処理は、表面反応がｐ型半導体基板
１の酸化量を律則する傾向の強い酸化温度領域での水蒸
気中で行なわれる。
【０１１８】上記酸化処理において、第１ゲート絶縁膜
３に接する厚さ４ｎｍの非晶質シリコン膜は、多結晶シ
リコン膜２０となる。この時、上記非晶質シリコン膜表
面に形成されていた酸化珪素膜は消滅する。
３に接する厚さ４ｎｍの非晶質シリコン膜は、多結晶シ
リコン膜２０となる。この時、上記非晶質シリコン膜表
面に形成されていた酸化珪素膜は消滅する。
【０１１９】一方、上記酸化により第１のゲート材
（８、２０）とｐ型半導体基板１との間に第１ゲート材
（８、２０）のゲート長方向の側壁面側からその中央部
に向って成長するゲートバーズビーク（熱酸化絶縁膜）
が形成されるが、このゲートバーズビーク(熱酸化絶縁
膜)のバラツキは非常に小さくなる。このゲートバーズ
ビークのバラツキが小さい理由は不純物濃度が小さいた
め増速作用がないからである。
（８、２０）とｐ型半導体基板１との間に第１ゲート材
（８、２０）のゲート長方向の側壁面側からその中央部
に向って成長するゲートバーズビーク（熱酸化絶縁膜）
が形成されるが、このゲートバーズビーク(熱酸化絶縁
膜)のバラツキは非常に小さくなる。このゲートバーズ
ビークのバラツキが小さい理由は不純物濃度が小さいた
め増速作用がないからである。
【０１２０】また、熱酸化絶縁膜１０の膜厚は選択酸化
法で形成される熱酸化絶縁膜２に比べて薄く設定される
ので、熱酸化絶縁膜１０を形成する熱処理時間は熱酸化
絶縁膜２を形成する熱処理時間に比べて短い。
法で形成される熱酸化絶縁膜２に比べて薄く設定される
ので、熱酸化絶縁膜１０を形成する熱処理時間は熱酸化
絶縁膜２を形成する熱処理時間に比べて短い。
【０１２１】次に、前記マスク５を除去する。この時、
サイドウォールスペーサ１６の一部も除去される。
サイドウォールスペーサ１６の一部も除去される。
【０１２２】次に、前記酸化絶縁膜１０、第１のゲート
材（８、２０）の夫々の表面上を含むｐ型半導体基板１
の全面に例えばＣＶＤ法で多結晶珪素膜を形成する。こ
の多結晶珪素膜には抵抗値を低減する不純物(例えば燐)
がその堆積中に導入される。
材（８、２０）の夫々の表面上を含むｐ型半導体基板１
の全面に例えばＣＶＤ法で多結晶珪素膜を形成する。こ
の多結晶珪素膜には抵抗値を低減する不純物(例えば燐)
がその堆積中に導入される。
【０１２３】次に、前記酸化絶縁膜１０上及び第１のゲ
ート材（８、２０）上の多結晶シリコン膜の一部の表面
上にゲート長方向の幅が規定されたマスク２０を形成す
る。このマスク２０は、例えばフォトレジスト膜で形成
され、ゲート幅方向に向って延在する。
ート材（８、２０）上の多結晶シリコン膜の一部の表面
上にゲート長方向の幅が規定されたマスク２０を形成す
る。このマスク２０は、例えばフォトレジスト膜で形成
され、ゲート幅方向に向って延在する。
【０１２４】次に、前記多結晶シリコン膜にパターンニ
ングを施し、図７及び図１０に示すように、前記酸化絶
縁膜１０、第１のゲート材（８、２０）の夫々の表面上
に、不純物が導入された多結晶シリコン膜で形成され、
かつゲート長方向の幅が規定された第２のゲート材１１
を形成する。
ングを施し、図７及び図１０に示すように、前記酸化絶
縁膜１０、第１のゲート材（８、２０）の夫々の表面上
に、不純物が導入された多結晶シリコン膜で形成され、
かつゲート長方向の幅が規定された第２のゲート材１１
を形成する。
【０１２５】次に、前記熱酸化絶縁膜２下のｐ型半導体
基板１の表面に前記マスク２０に対して自己整合でｐ型
不純物を例えばイオン打込み法で導入し、チャネルスト
ッパー領域であるｐ型半導体領域１２を形成する。次
に、前記マスク２０を除去する。
基板１の表面に前記マスク２０に対して自己整合でｐ型
不純物を例えばイオン打込み法で導入し、チャネルスト
ッパー領域であるｐ型半導体領域１２を形成する。次
に、前記マスク２０を除去する。
【０１２６】次に、熱拡散処理を施し、前記第２のゲー
ト材１１に導入された不純物を第１ゲート材（８、２
０）に拡散させる。熱拡散処理は例えば８５０［℃］程
度の温度雰囲気中で約１０[分]間行う。この工程によ
り、第１のゲート材の抵抗値は、第２ゲート材１１から
拡散によって導入された不純物で低減される。
ト材１１に導入された不純物を第１ゲート材（８、２
０）に拡散させる。熱拡散処理は例えば８５０［℃］程
度の温度雰囲気中で約１０[分]間行う。この工程によ
り、第１のゲート材の抵抗値は、第２ゲート材１１から
拡散によって導入された不純物で低減される。
【０１２７】次に、前記第２ゲート材１１の表面上に第
２ゲート絶縁膜１３を形成する。この第２ゲート絶縁膜
１３は、第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜
の夫々を例えばＣＶＤ法で順次積層した多層膜で形成さ
れる。
２ゲート絶縁膜１３を形成する。この第２ゲート絶縁膜
１３は、第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜
の夫々を例えばＣＶＤ法で順次積層した多層膜で形成さ
れる。
【０１２８】次に、前記第２ゲート絶縁膜１３の表面上
に第３のゲート材を形成する。この第３ゲート材は例え
ば抵抗値を低減する不純物が導入された多結晶シリコン
膜で形成される。
に第３のゲート材を形成する。この第３ゲート材は例え
ば抵抗値を低減する不純物が導入された多結晶シリコン
膜で形成される。
【０１２９】次に、図２７に示すように、前記第３ゲー
ト材にゲート幅方向の幅を規定するパターンニング、前
記第２ゲート材１１、第１ゲート材（８、２０）の夫々
にゲート幅方向の幅を規定するパターンニングを順次行
い、前記第３ゲート材で制御ゲート電極Ｇ２及びワード
線(ＷＬ)を形成すると共に、前記第２ゲート材１１、第
１ゲート材（８、２０）の夫々で浮遊ゲート電極Ｇ１を
形成する。この工程により、不揮発性記憶素子Ｑがほぼ
完成する。
ト材にゲート幅方向の幅を規定するパターンニング、前
記第２ゲート材１１、第１ゲート材（８、２０）の夫々
にゲート幅方向の幅を規定するパターンニングを順次行
い、前記第３ゲート材で制御ゲート電極Ｇ２及びワード
線(ＷＬ)を形成すると共に、前記第２ゲート材１１、第
１ゲート材（８、２０）の夫々で浮遊ゲート電極Ｇ１を
形成する。この工程により、不揮発性記憶素子Ｑがほぼ
完成する。
【０１３０】次に、前記不揮発性記憶素子Ｑとゲート幅
方向に配置された他の不揮発性記憶素子Ｑとの間のｐ型
半導体基板１の表面にこれらの制御ゲート電極１３に対
して自己整合でｐ型不純物を導入し、チャネルストッパ
領域であるｐ型半導体領域１４を形成する。この工程に
より、ゲート幅方向に配置される複数個の不揮発性記憶
素子Ｑのチャネル形成領域はｐ型半導体領域１４によっ
て互いに分離される。
方向に配置された他の不揮発性記憶素子Ｑとの間のｐ型
半導体基板１の表面にこれらの制御ゲート電極１３に対
して自己整合でｐ型不純物を導入し、チャネルストッパ
領域であるｐ型半導体領域１４を形成する。この工程に
より、ゲート幅方向に配置される複数個の不揮発性記憶
素子Ｑのチャネル形成領域はｐ型半導体領域１４によっ
て互いに分離される。
【０１３１】次に、前記ワード線(ＷＬ)及び制御ゲート
電極Ｇ２を含むｐ型半導体基板１の全面に層間絶縁膜３
０を形成し、その後、前記層間絶縁膜３０を含むｐ型半
導体基板１の全面にデータ線ＤＬを形成する。データ線
ＤＬは、例えばアルミニウム膜又はアルミニウム合金膜
からなる金属膜で形成される。
電極Ｇ２を含むｐ型半導体基板１の全面に層間絶縁膜３
０を形成し、その後、前記層間絶縁膜３０を含むｐ型半
導体基板１の全面にデータ線ＤＬを形成する。データ線
ＤＬは、例えばアルミニウム膜又はアルミニウム合金膜
からなる金属膜で形成される。
【０１３２】なお、前記熱酸化絶縁膜１０、第１ゲート
材（８、２０）の夫々の表面上を含むｐ型半導体基板１
の全面に例えばＣＶＤ法で多結晶シリコン膜を形成する
工程の後であってマスク２０を形成する工程の前に、前
記多結晶シリコン膜に不純物(例えば燐)を導入する工程
を備えてもよい。
材（８、２０）の夫々の表面上を含むｐ型半導体基板１
の全面に例えばＣＶＤ法で多結晶シリコン膜を形成する
工程の後であってマスク２０を形成する工程の前に、前
記多結晶シリコン膜に不純物(例えば燐)を導入する工程
を備えてもよい。
【０１３３】このように構成される不揮発性記憶素子Ｑ
は第１ゲート材（８、２０）とｐ型半導体基板１との間
に第１ゲート材（８、２０）のゲート長方向の側壁面側
からその中央部に向って成長するゲートバーズビークの
バラツキを５［ｎｍ］以下に低減することができる。こ
のゲートバーズビークのバラツキの低減は、書き込み後
のしきい値電圧のバラツキを抑制することができる。
は第１ゲート材（８、２０）とｐ型半導体基板１との間
に第１ゲート材（８、２０）のゲート長方向の側壁面側
からその中央部に向って成長するゲートバーズビークの
バラツキを５［ｎｍ］以下に低減することができる。こ
のゲートバーズビークのバラツキの低減は、書き込み後
のしきい値電圧のバラツキを抑制することができる。
【０１３４】なお、前記不揮発性記憶素子Ｑの実効チャ
ネル長は０．３［ｎｍ］であり、制御ゲート電極Ｇ２か
ら計ったしきい値電圧は１．５［Ｖ］であり、パンチス
ルー耐圧は８［Ｖ］である。
ネル長は０．３［ｎｍ］であり、制御ゲート電極Ｇ２か
ら計ったしきい値電圧は１．５［Ｖ］であり、パンチス
ルー耐圧は８［Ｖ］である。
【０１３５】また、前記不揮発性記憶素子Ｑへのデータ
の消去動作は、ｐ型半導体基板１に−４［Ｖ］の基準電
位を印加し、制御ゲート電極Ｇ２にパルス幅０．５［ｍ
ｓ］、電圧１２［Ｖ］の動作電位（書き込み電圧パル
ス）を印加して、チャネル領域全面から電荷蓄積ゲート
電極Ｇ１へのトンネル電流注入により行う。消去後のし
きい値電圧は６［Ｖ］に上昇する。一方、データの消去
動作は、制御ゲート電極Ｇ２に−９［Ｖ］の動作電位を
印加し、ドレイン領域にパルス幅０．５［ｍｓ］、電圧
５［Ｖ］の動作電位（消去電圧パルス）を印加して、電
荷蓄積ゲート電極Ｇ１からドレイン領域ヘのトンネル電
流放出により行う。消去後のしきい値電圧は１［Ｖ］に
低下する。この書き込み動作、消去動作のテストを１
［Ｍbit ］の容量を有する半導体集積回路装置で行った
結果、一定のしきい値電圧シフトを得るための書き込み
−消去電圧のバラツキを０．０２［Ｖ］程度に抑えるこ
とができた。
の消去動作は、ｐ型半導体基板１に−４［Ｖ］の基準電
位を印加し、制御ゲート電極Ｇ２にパルス幅０．５［ｍ
ｓ］、電圧１２［Ｖ］の動作電位（書き込み電圧パル
ス）を印加して、チャネル領域全面から電荷蓄積ゲート
電極Ｇ１へのトンネル電流注入により行う。消去後のし
きい値電圧は６［Ｖ］に上昇する。一方、データの消去
動作は、制御ゲート電極Ｇ２に−９［Ｖ］の動作電位を
印加し、ドレイン領域にパルス幅０．５［ｍｓ］、電圧
５［Ｖ］の動作電位（消去電圧パルス）を印加して、電
荷蓄積ゲート電極Ｇ１からドレイン領域ヘのトンネル電
流放出により行う。消去後のしきい値電圧は１［Ｖ］に
低下する。この書き込み動作、消去動作のテストを１
［Ｍbit ］の容量を有する半導体集積回路装置で行った
結果、一定のしきい値電圧シフトを得るための書き込み
−消去電圧のバラツキを０．０２［Ｖ］程度に抑えるこ
とができた。
【０１３６】本実施例の不揮発性記憶装置を有する半導
体集積回路装置によれば、上記第１のゲート材に所定の
非晶質シリコン膜を用いることにより、 F-N電流の増大
を図ることができた。
体集積回路装置によれば、上記第１のゲート材に所定の
非晶質シリコン膜を用いることにより、 F-N電流の増大
を図ることができた。
【０１３７】更に加えて、本実施例によれば、ゲート絶
縁膜に接するゲート電極材の不純物濃度を低下し、ゲー
トバードビークによるオーバラップ領域の面積のバラツ
キを低下し、もって、F-N電流の均一化を図ることが出
来る。
縁膜に接するゲート電極材の不純物濃度を低下し、ゲー
トバードビークによるオーバラップ領域の面積のバラツ
キを低下し、もって、F-N電流の均一化を図ることが出
来る。
【０１３８】更に加えて、本実施例によれば、以下の諸
作用効果が得られる。
作用効果が得られる。
【０１３９】（１）第１のゲート材（８、２０）のゲー
ト長方向の幅の寸法精度を高めることができ、第１ゲー
ト材のゲート長方向の幅で規定される浮遊ゲート電極Ｇ
１のゲート長の寸法精度を高めることができる。この結
果、浮遊ゲート電極Ｇ１とドレイン領域とが重さなるオ
ーバーラップ領域の面積のバラツキを低減することがで
きると共に、浮遊ゲート電極とソース領域とが重さなる
オーバラップ領域の面積のバラツキを低減することがで
きるので、不揮発性記憶素子Ｑの書き込み特性及び消去
特性の均一化を図ることができる。
ト長方向の幅の寸法精度を高めることができ、第１ゲー
ト材のゲート長方向の幅で規定される浮遊ゲート電極Ｇ
１のゲート長の寸法精度を高めることができる。この結
果、浮遊ゲート電極Ｇ１とドレイン領域とが重さなるオ
ーバーラップ領域の面積のバラツキを低減することがで
きると共に、浮遊ゲート電極とソース領域とが重さなる
オーバラップ領域の面積のバラツキを低減することがで
きるので、不揮発性記憶素子Ｑの書き込み特性及び消去
特性の均一化を図ることができる。
【０１４０】また、書き込み動作及び消去動作をトンネ
ル効果で行う不揮発性記憶素子Ｑにおいて、書き込み後
のしき値電圧のバラツキを低減することができる。この
結果、電源電位の変動に対する不揮発性記憶素子Ｑの動
作マージンを増加することができる。
ル効果で行う不揮発性記憶素子Ｑにおいて、書き込み後
のしき値電圧のバラツキを低減することができる。この
結果、電源電位の変動に対する不揮発性記憶素子Ｑの動
作マージンを増加することができる。
【０１４１】また、半導体チップ間や半導体ウエーハ間
に渡って均一な特性の不揮発性記憶素子Ｑを製造するこ
とができるので、信頼性の高い大容量の半導体集積回路
装置を安定して製造することができる。
に渡って均一な特性の不揮発性記憶素子Ｑを製造するこ
とができるので、信頼性の高い大容量の半導体集積回路
装置を安定して製造することができる。
【０１４２】（２）耐酸化性のマスク５に対して自己整
合で導入された不純物が第１のゲート材（８、２０）下
のチャネル形成領域側に拡散する拡散長を短くすること
ができる。この結果、ソース領域とドレイン領域との間
の実効チャネル長を確保することができるので、不揮発
性記憶素子Ｑのパンチスルー耐圧を高めることができ
る。
合で導入された不純物が第１のゲート材（８、２０）下
のチャネル形成領域側に拡散する拡散長を短くすること
ができる。この結果、ソース領域とドレイン領域との間
の実効チャネル長を確保することができるので、不揮発
性記憶素子Ｑのパンチスルー耐圧を高めることができ
る。
【０１４３】（３）第１ゲート材（８、２０）のゲート
長方向の幅の寸法精度を更に高めることができる。この
結果、電荷蓄積ゲート電極Ｇ１とドレイン領域とが重な
るオーバラップ領域の面積のバラツキを更に低減するこ
とができるので、不揮発性記憶素子Ｑの書き込み特性及
び消去特性の均一化を更に図ることができる。
長方向の幅の寸法精度を更に高めることができる。この
結果、電荷蓄積ゲート電極Ｇ１とドレイン領域とが重な
るオーバラップ領域の面積のバラツキを更に低減するこ
とができるので、不揮発性記憶素子Ｑの書き込み特性及
び消去特性の均一化を更に図ることができる。
【０１４４】なお、第２ゲート材１１を形成する前の工
程において、第１ゲート材（８）を不純物濃度が１×１
０19［atoms／cm3］以下に設定された非晶質珪素膜（ア
モルファスシリコン膜〔ａ−Ｓｉ〕）で形成してもよ
い。この場合、第１ゲート材（８）を不純物濃度が１×
１０19［atoms／cm3］以下に設定された多結晶珪素膜で
形成した場合と同様の効果が得られる。
程において、第１ゲート材（８）を不純物濃度が１×１
０19［atoms／cm3］以下に設定された非晶質珪素膜（ア
モルファスシリコン膜〔ａ−Ｓｉ〕）で形成してもよ
い。この場合、第１ゲート材（８）を不純物濃度が１×
１０19［atoms／cm3］以下に設定された多結晶珪素膜で
形成した場合と同様の効果が得られる。
【０１４５】不揮発性記憶素子の容量を増大させる為の
変形例も当然実施できる。この変形例なる半導体集積回
路装置の概略構成を図２８(要部断面図)に示す。
変形例も当然実施できる。この変形例なる半導体集積回
路装置の概略構成を図２８(要部断面図)に示す。
【０１４６】図２８に示すように、半導体集積回路装置
は書き込み動作及び消去動作をトンネル効果で行う不揮
発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、浮遊ゲート電極Ｇ１、第２ゲート
絶縁膜１３、制御ゲート電極Ｇ２、ソース領域であるｎ
型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域
６Ｂ、ソース領域及びドレイン領域である一対のn+型半
導体領域９、しきい値電圧制御領域であるｐ型半導体領
域１５で構成される。
は書き込み動作及び消去動作をトンネル効果で行う不揮
発性記憶素子Ｑを塔載する。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域であるｐ型半導体基板１、
第１ゲート絶縁膜３、浮遊ゲート電極Ｇ１、第２ゲート
絶縁膜１３、制御ゲート電極Ｇ２、ソース領域であるｎ
型半導体領域６Ａ、ドレイン領域であるｎ型半導体領域
６Ｂ、ソース領域及びドレイン領域である一対のn+型半
導体領域９、しきい値電圧制御領域であるｐ型半導体領
域１５で構成される。
【０１４７】前記浮遊ゲート電極Ｇ１は、前述の例と同
様に、第１ゲート材（８、２０）及びこの第１ゲート材
（８、２０）の表面上に積層された第２ゲート材１１で
構成される。第２ゲート材１１は抵抗値を低減する不純
物として燐が導入された多結晶珪素膜で形成される。
様に、第１ゲート材（８、２０）及びこの第１ゲート材
（８、２０）の表面上に積層された第２ゲート材１１で
構成される。第２ゲート材１１は抵抗値を低減する不純
物として燐が導入された多結晶珪素膜で形成される。
【０１４８】前記第２のゲート材１１の表面は凸凹形状
で構成される。この第２のゲート材１１の凸凹形状は、
前記第２ゲート絶縁膜１３を形成する工程の前に、ｐ型
半導体基板１を燐酸液中に浸漬することにより形成され
る。このｐ型半導体基板１を燐酸液中に浸漬する工程は
例えば１４０〜１６０［℃］程度の燐酸液(Ｈ3ＰＯ4)中
に約６０分間浸漬する条件下で行なわれる。
で構成される。この第２のゲート材１１の凸凹形状は、
前記第２ゲート絶縁膜１３を形成する工程の前に、ｐ型
半導体基板１を燐酸液中に浸漬することにより形成され
る。このｐ型半導体基板１を燐酸液中に浸漬する工程は
例えば１４０〜１６０［℃］程度の燐酸液(Ｈ3ＰＯ4)中
に約６０分間浸漬する条件下で行なわれる。
【０１４９】このように、第２のゲート材１１を燐が導
入された多結晶珪素膜で形成し、この第２のゲート材１
１を形成する工程の後であって前記第２ゲート絶縁膜１
３を形成する工程の前に、前記半導体基板１を燐酸液中
に浸漬する工程を備えることにより、第２のゲート材１
１の表面を凸凹形状にすることができるので、第２のゲ
ート材１１の表面積を増加することができる。この結
果、電荷蓄積ゲート電極Ｇ１の表面積を増加することが
できるので、不揮発性記憶素子Ｑの電荷蓄積量を高める
ことができる。
入された多結晶珪素膜で形成し、この第２のゲート材１
１を形成する工程の後であって前記第２ゲート絶縁膜１
３を形成する工程の前に、前記半導体基板１を燐酸液中
に浸漬する工程を備えることにより、第２のゲート材１
１の表面を凸凹形状にすることができるので、第２のゲ
ート材１１の表面積を増加することができる。この結
果、電荷蓄積ゲート電極Ｇ１の表面積を増加することが
できるので、不揮発性記憶素子Ｑの電荷蓄積量を高める
ことができる。
【０１５０】なお、第２ゲート材１１の表面の凸凹形状
は、半球状の粒子（ヘミスフェリカル・グレイン：ＨＳ
Ｇ）をＣＶＤ法で堆積しても形成できる。
は、半球状の粒子（ヘミスフェリカル・グレイン：ＨＳ
Ｇ）をＣＶＤ法で堆積しても形成できる。
【０１５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を説明すれば、下記の通
りである。
的なものによって得られる効果を説明すれば、下記の通
りである。
【０１５２】不揮発性半導体装置に代表されるフラシュ
メモリの低電界漏洩電流を増加させることなく、書換え
電流（Ｆ−Ｎ電流）を大幅に増加させることができる。
書換え電流（Ｆ−Ｎ電流）の増加は書換え時間の向上を
もたらす。
メモリの低電界漏洩電流を増加させることなく、書換え
電流（Ｆ−Ｎ電流）を大幅に増加させることができる。
書換え電流（Ｆ−Ｎ電流）の増加は書換え時間の向上を
もたらす。
【０１５３】また、ゲート絶縁膜の破壊寿命も大幅に向
上する。
上する。
【０１５４】これにより、従来法に比べ書換え時間が大
幅に向上した、高信頼性の不揮発性半導体記憶装置を提
供できる。
幅に向上した、高信頼性の不揮発性半導体記憶装置を提
供できる。
【図１】本発明の基本効果を説明する為に用いた平面キ
ャパシタの断面図である。
ャパシタの断面図である。
【図２】本発明との比較に用いた従来型の平面キャパシ
タの断面図である。
タの断面図である。
【図３】本発明の基本効果を説明する為に用いた各試料
の条件を示す図である。
の条件を示す図である。
【図４】定電流ストレス印加後の低電界における漏洩電
流の電流密度の比較を行う図である。
流の電流密度の比較を行う図である。
【図５】定電流ストレス印加後の書換え（Ｆ−Ｎ）電流
の比較を行う図である。
の比較を行う図である。
【図６】一定電流ストレスによる破壊寿命分布の比較
（９００℃の熱処理を行ったキャパシタで比較）する図
である。
（９００℃の熱処理を行ったキャパシタで比較）する図
である。
【図７】一定電流ストレスによる破壊寿命分布の比較
（７５０℃の熱処理を行ったキャパシタで比較）する図
である。
（７５０℃の熱処理を行ったキャパシタで比較）する図
である。
【図８】本発明の第１の実施例に用いた第１のメモリセ
ルの断面図である。
ルの断面図である。
【図９】本発明の第１の実施例に用いた第２のメモリセ
ルの断面図である。
ルの断面図である。
【図１０】第２の実施例中に比較の為に用いた従来のメ
モリセルの断面図である。
モリセルの断面図である。
【図１１】メモリセルの書込み／消去時間の比較（９０
０℃の熱処理）を示す図である。
０℃の熱処理）を示す図である。
【図１２】メモリセルの書込み／消去時間の比較（７５
０℃の熱処理）を示す図である。
０℃の熱処理）を示す図である。
【図１３】本発明の第２の実施例に用いたメモリセルの
断面図である。
断面図である。
【図１４】メモリセルの書込み／消去時間の比較（９０
０℃の熱処理）を示すである。
０℃の熱処理）を示すである。
【図１５】一定電流ストレス前後の電流−電界特性の比
較例を示す図である。
較例を示す図である。
【図１６】ゲート絶縁膜の膜厚と電流密度の一般的な関
係を示す図である。
係を示す図である。
【図１７】本発明の実施例３である半導体集積回路装置
に搭載されるメモリアレイの主要部の等価回路図であ
る。
に搭載されるメモリアレイの主要部の等価回路図であ
る。
【図１８】図１７の半導体集積回路装置の主要部の平面
図である。
図である。
【図１９】図１８に示すＡ−Ａ切断線で切った要部断面
図である。
図である。
【図２０】図１８に示すＢ−Ｂ切断線で切った要部断面
図である。
図である。
【図２１】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２３】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。
るための要部断面図である。
【図２４】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
るための要部平面図である。
【図２５】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
るための要部平面図である。
【図２６】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
るための要部平面図である。
【図２７】前記半導体集積回路装置の製造方法を説明す
るための要部平面図である。
るための要部平面図である。
【図２８】実施例３に示したメモリセルの変形例を示す
主要部の断面図である。
主要部の断面図である。
１…ｐ型半導体基板１、２…フィールド絶縁膜、３…第
１ゲート絶縁膜、４…多結晶珪素膜、５…耐酸化性のマ
スク、６…ｎ型半導体領域、７…耐酸化性のマスク、８
…第１ゲート材、９…ｎ型半導体領域、１０…酸化絶縁
膜、１１…第２ゲート材、１２…ｐ型半導体領域、１３
…第２ゲート絶縁膜、１４…ｐ型半導体領域、１５…ｐ
型半導体領域、１６…サイドウォールスペーサ、１７…
メモリブロック、Ｇ１…電荷蓄積ゲート電極、Ｇ２…制
御ゲート電極、Ｑ…不揮発性記憶素子、ＳＴ…選択用ト
ランジスタ、ＷＬ…ワード線、ＤＬ…データ線、ＬＳＬ
…ローカルソース線、ＬＤＬ…ローカルデータ線。１０
１，２０１，３０１，４０１，５０１，６０１，７０１
…単結晶シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２…素子分離酸化膜 １０３，２０３，３０３，４０３，５０３，６０３，７
０３…ゲート絶縁膜（トンネル絶縁膜） １０４，２０４，４０４，５０４，７０４…Ｓｉ膜 １０５，２０５，４０５，５０５…ＳｉＯ2膜 １０４，１０６，２０４，２０６，３０６…ゲート電極 ４０４，４０６，５０４，５０６，６０６，７０４…浮
遊ゲート電極 ４０７，５０７，６０７，７０７…ＯＮＯ層間膜 ４０８，５０８，６０８，７０８…制御ゲート電極 ４０９，４１３，５０９，５１３，６０９，６１３，７
０９，７１３…絶縁膜 ４１２，５１２，６１２，７１２…側壁絶縁膜 ４１０，５１０，６１０，７１０…ソース領域 ４１１，５１１，６１１，７１１…ドレイン領域 ４１４，５１４，６１４，７１４…ソース配線 ４１５，５１５，６１５，７１５…ドレイン配線
１ゲート絶縁膜、４…多結晶珪素膜、５…耐酸化性のマ
スク、６…ｎ型半導体領域、７…耐酸化性のマスク、８
…第１ゲート材、９…ｎ型半導体領域、１０…酸化絶縁
膜、１１…第２ゲート材、１２…ｐ型半導体領域、１３
…第２ゲート絶縁膜、１４…ｐ型半導体領域、１５…ｐ
型半導体領域、１６…サイドウォールスペーサ、１７…
メモリブロック、Ｇ１…電荷蓄積ゲート電極、Ｇ２…制
御ゲート電極、Ｑ…不揮発性記憶素子、ＳＴ…選択用ト
ランジスタ、ＷＬ…ワード線、ＤＬ…データ線、ＬＳＬ
…ローカルソース線、ＬＤＬ…ローカルデータ線。１０
１，２０１，３０１，４０１，５０１，６０１，７０１
…単結晶シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２…素子分離酸化膜 １０３，２０３，３０３，４０３，５０３，６０３，７
０３…ゲート絶縁膜（トンネル絶縁膜） １０４，２０４，４０４，５０４，７０４…Ｓｉ膜 １０５，２０５，４０５，５０５…ＳｉＯ2膜 １０４，１０６，２０４，２０６，３０６…ゲート電極 ４０４，４０６，５０４，５０６，６０６，７０４…浮
遊ゲート電極 ４０７，５０７，６０７，７０７…ＯＮＯ層間膜 ４０８，５０８，６０８，７０８…制御ゲート電極 ４０９，４１３，５０９，５１３，６０９，６１３，７
０９，７１３…絶縁膜 ４１２，５１２，６１２，７１２…側壁絶縁膜 ４１０，５１０，６１０，７１０…ソース領域 ４１１，５１１，６１１，７１１…ドレイン領域 ４１４，５１４，６１４，７１４…ソース配線 ４１５，５１５，６１５，７１５…ドレイン配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牛山 雅弘 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (15)
- 【請求項１】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記電荷蓄積ゲート電極に対してソース領域及び
ドレイン領域が形成された不揮発性記憶装置を有し、上
記浮遊ゲート電極が平均膜厚10ｎｍ以下の非単結晶のシ
リコン膜からなることを特徴とする半導体装置。 - 【請求項２】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記電荷蓄積ゲート電極に対してソース領域及び
ドレイン領域が形成された不揮発性記憶装置を有し、上
記浮遊ゲート電極が平均膜厚8ｎｍ以下の非単結晶のシ
リコン膜からなることを特徴とする半導体装置。 - 【請求項３】上記浮遊ゲート電極が多結晶シリコン膜か
らなることを特徴とする請求項１または請求項２に記載
の半導体装置。 - 【請求項４】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記電荷蓄積ゲート電極に対してソース領域及び
ドレイン領域が形成された不揮発性記憶装置を有し、上
記浮遊ゲート電極が非晶質シリコン膜からなることを特
徴とする半導体装置。 - 【請求項５】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記浮遊ゲート電極に対してソース領域及びドレ
イン領域が形成された不揮発性記憶装置を有し、前記浮
遊ゲート電極は導体ないし半導体からなる複数の膜から
構成され、且つ前記浮遊ゲート電極を構成する複数の層
のうち前記第１のゲ−ト絶縁膜に接する層の膜厚が平均
膜厚１０ｎｍ以下の非単結晶のシリコン膜からなること
を特徴とする半導体装置。 - 【請求項６】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記浮遊ゲート電極に対してソース領域及びドレ
イン領域が形成された不揮発性記憶装置を有し、前記浮
遊ゲート電極は導体ないし半導体からなる複数の膜から
構成され、且つ前記浮遊ゲート電極を構成する複数の層
のうち前記第１のゲ−ト絶縁膜に接する層の膜厚が平均
膜厚８ｎｍ以下の非単結晶のシリコン膜からなることを
特徴とする半導体装置。 - 【請求項７】上記浮遊ゲート電極が多結晶シリコン膜か
らなることを特徴とする請求項５または請求項６に記載
の半導体装置。 - 【請求項８】半導体基板の活性領域の表面上に第１ゲー
ト絶縁膜を介在して浮遊ゲート電極が形成され、前記浮
遊ゲート電極の表面上に第２ゲート絶縁膜を介在して制
御ゲート電極が形成され、前記半導体基板の活性領域の
表面に前記浮遊ゲート電極に対してソース領域及びドレ
イン領域が形成された不揮発性記憶装置を有し、前記浮
遊ゲート電極は導体ないし半導体からなる複数の膜から
構成され、且つ前記浮遊ゲート電極を構成する複数の層
のうち前記第１のゲ−ト絶縁膜に接する層が非晶質シリ
コン膜からなることを特徴とする半導体装置。 - 【請求項９】前記浮遊ゲート絶縁膜に接する非晶質シリ
コン膜と、その上層に位置する導体ないし半導体膜との
界面に絶縁物の薄層を有することを特徴とする請求項
５、請求項６または請求項８のいずれかに記載の半導体
装置。 - 【請求項１０】半導体基板の活性領域の表面上に第１ゲ
ート絶縁膜を介在して浮遊ゲート電極が形成され、前記
浮遊ゲート電極の表面上に第２ゲート絶縁膜を介在して
制御ゲート電極が形成され、前記半導体基板の活性領域
の表面に前記浮遊ゲート電極に対してソース領域及びド
レイン領域が形成された不揮発性記憶装置を有し、前記
浮遊ゲート電極は導体ないし半導体からなる複数の膜か
ら構成され、これらの導体ないし半導体からなる複数の
膜は同一マスクを用いてで加工された膜であり、且つ前
記浮遊ゲート電極を構成する複数の層のうち前記第１の
ゲ−ト絶縁膜に接する層の膜厚が平均膜厚１０ｎｍ以下
の非単結晶のシリコン膜からなることを特徴とする半導
体装置。 - 【請求項１１】半導体基板の活性領域の表面上に第１ゲ
ート絶縁膜を介在して浮遊ゲート電極が形成され、前記
浮遊ゲート電極の表面上に第２ゲート絶縁膜を介在して
制御ゲート電極が形成され、前記半導体基板の活性領域
の表面に前記浮遊ゲート電極に対してソース領域及びド
レイン領域が形成された不揮発性記憶装置を有し、前記
浮遊ゲート電極は導体ないし半導体からなる複数の膜か
ら構成され、これらの導体ないし半導体からなる複数の
膜は同一マスクを用いてで加工された膜であり、且つ前
記浮遊ゲート電極を構成する複数の層のうち前記第１の
ゲ−ト絶縁膜に接する層の膜厚が平均膜厚８ｎｍ以下の
非単結晶のシリコン膜からなることを特徴とする半導体
装置。 - 【請求項１２】半導体基板の活性領域の表面上に第１ゲ
ート絶縁膜を介在して浮遊ゲート電極及びこの浮遊ゲー
ト電極の表面上に第２ゲート絶縁膜を介在して制御ゲー
ト電極が形成された不揮発性記憶素子を有する半導体装
置の製造方法において、少なくとも下記の工程（a）乃
至（g）を有することを特徴とする半導体装置の製造方
法。 （a）前記第１ゲート絶縁膜の一部の表面上に、第１の
ゲート材となる、平均膜厚８ｎｍ以下の非単結晶のシリ
コン膜、上記非単結晶のシリコン膜表面に絶縁物薄膜、
及び不純物を含まない多結晶シリコン膜を形成する工
程、（b）前記多結晶シリコン膜上部の表面が耐酸化性
のマスクで被覆され、かつゲート長方向の幅が規定され
た第１のゲート材を形成する工程、（c）熱酸化処理を
施し、前記半導体基板の活性領域の表面上に熱酸化絶縁
膜を形成する工程、（d）前記耐酸化性のマスクを除去
する工程、（e）前記酸化絶縁膜、第１のゲート材の夫
々の表面上に、シリコン膜で形成され、かつゲート長方
向の幅が規定された第２のゲート材を形成する工程、
（f）前記第２のゲート材の表面上に第２のゲート絶縁
膜を形成する工程、（g）前記第２のゲート絶縁膜の表
面上に第３のゲート材を形成する工程。 - 【請求項１３】半導体基板の活性領域の表面上に第１ゲ
ート絶縁膜を介在して浮遊ゲート電極及びこの浮遊ゲー
ト電極の表面上に第２ゲート絶縁膜を介在して制御ゲー
ト電極が形成された不揮発性記憶素子を有する半導体装
置の製造方法において、少なくとも下記の工程（a）乃
至（f）を有することを特徴とする半導体装置の製造方
法。 （ａ）前記第１ゲート絶縁膜の一部の表面上に、平均膜
厚１０ｎｍ以下の非単結晶のシリコン膜を前記第１ゲー
ト絶縁膜上に層状に有し、上部の表面が耐酸化性のマス
クで被覆され、かつゲート長方向の幅が規定された第１
のゲート材を形成する工程、（ｂ）熱酸化処理を施し、
前記半導体基板の活性領域の表面上に熱酸化絶縁膜を形
成する工程、（ｃ）前記耐酸化性のマスクを除去する工
程、（ｄ）前記酸化絶縁膜、第１のゲート材の夫々の表
面上に、シリコン膜で形成され、かつゲート長方向の幅
が規定された第２のゲート材を形成する工程、（ｅ）前
記第２のゲート材の表面上に第２のゲート絶縁膜を形成
する工程、（ｆ）前記第２のゲート絶縁膜の表面上に第
３のゲート材を形成する工程。 - 【請求項１４】電界効果トランジスタのゲート絶縁膜上
に、４８０℃以下の温度でジシランを用いた化学気相成
長法により８ｎｍ以下の非晶質Ｓｉ膜を形成する工程
と、前記非晶質シリコン膜表面に８００℃以下の温度で
絶縁膜を形成する工程を少なくとも含み、以後の工程を
８００℃以下の温度で行うことを特徴とする半導体装置
の製造方法。 - 【請求項１５】少なくとも、前記非晶質シリコン膜の形
成より前記非晶質シリコン膜表面上の絶縁膜の形成にか
けての工程を少なくとも酸素を含有する雰囲気に晒する
ことなく形成することを特徴とする請求項１４記載の半
導体装置の製造方法。
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