KR100669093B1 - 액정표시소자의 제조방법 - Google Patents

액정표시소자의 제조방법 Download PDF

Info

Publication number
KR100669093B1
KR100669093B1 KR1019990048739A KR19990048739A KR100669093B1 KR 100669093 B1 KR100669093 B1 KR 100669093B1 KR 1019990048739 A KR1019990048739 A KR 1019990048739A KR 19990048739 A KR19990048739 A KR 19990048739A KR 100669093 B1 KR100669093 B1 KR 100669093B1
Authority
KR
South Korea
Prior art keywords
electrode
insulating layer
layer
gate
organic insulating
Prior art date
Application number
KR1019990048739A
Other languages
English (en)
Other versions
KR20010045446A (ko
Inventor
김웅권
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1019990048739A priority Critical patent/KR100669093B1/ko
Publication of KR20010045446A publication Critical patent/KR20010045446A/ko
Application granted granted Critical
Publication of KR100669093B1 publication Critical patent/KR100669093B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/122—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode having a particular pattern
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/02—Materials and properties organic material

Abstract

본 발명은 마스크 수 및 공정 수를 줄임과 아울러 박막 트랜지스터의 동작 특성이 향상되도록 한 액정표시소자의 제조방법에 관한 것이다.
본 발명에 따른 액정표시소자의 제조방법은 기판 상에 금속층, 절연층, 비정질 실리콘층 및 인이 도핑된 n+ 비정질 실리콘층을 순차적으로 증착하여 적층하는 단계와; 상기 적층된 층들을 하나의 포토 레지스트 마스크 패턴을 이용하여 연속적으로 패터닝하여 액티브층, 게이트 절연층, 게이트 전극, 게이트 라인 및 게이트 패드를 동시에 형성하는 단계와; 상기 액티브층 및 상기 기판 상에 유기 물질로 이루어진 유기 절연층을 전면 형성하는 단계와; 상기 액티브층 상에 형성된 유기 절연층을 제거하는 단계와; 상기 유기 절연층 및 액티브층 상에 전극 물질을 전면 형성하는 단계와; 상기 전극 물질을 패터닝하여 소스 전극 및 드레인 전극을 형성함과 아울러 스토리지 커패시터의 전극 및 데이터 패드를 형성하는 단계와; 상기 소스 전극, 드레인 전극, 스토리지 전극, 그리고 데이터 패드가 형성된 상기 유기 절연층 상에 보호막을 전면 형성하는 단계와; 상기 보호막을 패터닝하여 상기 드레인 전극이 노출되게끔 콘택홀을 형성함과 아울러 상기 스토리지 커패시터의 전극이 노출되게끔 관통홀을 형성하고, 상기 게이트 패드 및 데이터 패드가 노출되게끔 패드 콘택홀들을 형성하는 단계와; 상기 보호막 상에 투명 전극 물질을 전면 형성하는 단계 및; 상기 투명 전극 물질을 패터닝하여 상기 콘택홀, 상기 관통홀 및 상기 패드 콘택홀 각각을 통해 투명 전극이 상기 드레인 전극과 상기 스토리지 커패시터의 전극에 접속되게 함과 아울러 상기 게이트 및 데이터 패드 각각에 접속되게 하는 단계를 포함하며; 상기 액티브층 상에 형성된 상기 유기 절연층을 제거하는 단계는 상기 기판의 배면에서 자외선을 조사하는 단계와; 상기 유기 절연층을 현상하여 상기 액티브층 상의 유기 절연층을 제거하는 단계 및; 상기 유기 절연층을 양생하는 단계를 포함하는 것을 특징으로 한다.
이에 따라, 게이트 전극 및 게이트 절연층 그리고 액티브층의 증착 및 패터닝 작업이 일괄적으로 동시에 행해짐으로써 마스크 수 및 공정 수가 종래에 비해 줄어들게 된다. 아울러 액티브층 상의 유기 절연층이 깨끗이 제거되게 됨으로써 박막 트랜지스터의 오믹 콘택트 특성 및 채널 특성이 향상되게 된다.

Description

액정표시소자의 제조방법{Method of Fabricating Liquid Crystal Display Device}
도 1은 종래의 액정표시소자의 액정셀을 구성하는 박막 트랜지스터 부의 수직 단면 구조를 도시한 단면도.
도 2는 종래의 액정표시소자의 액정셀에 포함된 스토리지 커패시터 부의 수직 단면 구조를 도시한 단면도.
도 3은 종래의 액정표시소자에 있어서 게이트 패드부의 수직 단면 구조를 도시한 단면도.
도 4a 내지 도 4g는 미합중국 특허 제 5,055,899호에 개시된 4-마스크를 이용한 액정표시소자의 제조방법을 단계적으로 나타낸 도면.
도 5a 내지 도 5h는 본 발명의 실시 예에 따른 액정표시소자의 제조방법을 단계적으로 나타낸 도면.
도 6은 도 5b의 제조과정에서 반노광 방식에 의해 스토리지 커패시터부와 패드부에 형성된 오믹 접촉층과 반도체층을 제거할 때 최종 완성되는 액정패널 하판의 단면 구조를 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1,201,300 : 하부기판 4,310 : 게이트 라인
8,211,316 : 소스 전극 10,202,302 : 게이트 전극
12,210,318 : 드레인 전극 14,212,330 : 화소전극
16,324 : 콘택홀 20,320 : 스토리지 전극
22,326 : 관통홀 30,203,304 : 게이트 절연층
32,204,306 : 반도체층 34,206,308 : 오믹 접촉층
36 : 액티브층 38,322 : 보호막
40,312 : 게이트 패드 42,332 : 투명전극
44,328 : 패드 콘택홀 202a,302a : 금속층
203a,304a : 절연층 204a,306a : 비정질 실리콘층
205 : 도전채널 206a,308a : n+ 비정질 실리콘층
206b : 접촉 필름부 207 : 오믹 접촉 전극
207a : 오믹 전극 필름 207b : 오믹 접촉 전극 필름
208,314 : 유기 절연층 209 : 금속 전극
209a : 금속 전극 필름 212a : 도전성 필름
본 발명은 액정표시소자의 제조방법에 관한 것으로, 특히 마스크 수 및 공정 수를 줄임과 아울러 박막 트랜지스터의 동작 특성이 향상되도록 한 액정표시소자의 제조방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display Device : LCD)에서는 액정패널 상에 매트릭스 형태로 배열된 액정셀들의 광투과율을 그들 각각에 공급되는 비디오 데이터 신호로 조절함으로써 데이터 신호에 해당하는 화상을 패널 상에 표시하게 된다. 이를 위하여, 액정표시소자는 화소 단위를 이루는 액정셀들이 액티브 매트릭스 형태로 배열된 액정패널과, 액정셀들을 구동하기 위한 드라이버 집적회로(Integrated Circuit : 이하 "IC"라 함)를 구비한다. 액정패널 내에는 데이터 드라이버 IC로부터 공급되는 데이터 신호를 액정셀들에 전송하기 위한 다수의 데이터 라인들과 게이트 드라이버 IC로부터 공급되는 주사 신호를 액정셀들에 전송하기 위한 다수의 게이트 라인들이 서로 직교하는 방향으로 하부기판 상에 형성된다. 이들 데이터 라인들과 게이트 라인들의 교차부마다 액정셀들이 형성된다. 각각의 액정셀들에는 액정층에 전계를 인가하기 위한 화소전극과 공통전극이 마련된다. 화소전극은 하부기판 상에 액정셀 별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 또한 각각의 액정셀에는 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성된다. 게이트 라인을 통하여 TFT의 게이트 전극에 주사 신호가 공급된 액정셀들에서는 TFT의 소스 및 드레인 전극 사이에 도전 채널이 형성되고, 이 때 데이터 라인을 경유하여 TFT의 소스 전극에 공급된 데이터 전압이 TFT의 드레인 전극을 경유하여 화소전극에 공급됨으로써 액정층의 광투과율이 조절되게 된다.
도 1은 종래의 액정표시소자의 액정셀을 구성하는 TFT부의 수직 단면 구조를 도시한 단면도이다. 종래의 제조방법에서는 액정패널의 하판이 5-마스크(Mask) 공정에 의해 제조된다. 도 1을 참조하면, 먼저 하부기판(1) 상에 금속 물질이 스퍼터링 증착된 후, 포토 레지스트를 이용한 사진 식각(Photo-etching) 방법에 의해 패터닝(Patterning)되어 TFT의 게이트 전극(10)이 형성된다(제 1 마스크 공정). 게이트 전극(10)이 형성된 하부기판(1) 상에는 절연 물질이 전면 증착되어 게이트 절연층(30)을 형성한다. 게이트 절연층(30)의 재료로는 SiNx 등의 무기 물질이 주로 사용되고 있다. 게이트 절연층(30) 상에는 비정질 실리콘(Amorphous-Si)으로 이루어진 반도체층(32)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(Ohmic Contact Layer)(34)이 연속 증착된 후 패터닝 되어 TFT의 액티브층(36)을 형성한다(제 2 마스크 공정). 오믹 접촉층(34)과 게이트 절연층(30) 상에는 금속 물질이 전면 증착된 다음 패터닝된다. 패터닝된 금속 물질층은 TFT의 소스 전극(8) 및 드레인 전극(12)이 된다(제 3 마스크 공정). 소스 전극(8) 및 드레인 전극(12) 사이에 노출된 오믹 접촉층(34)은 에칭 작업에 의해 제거된다. 그 다음 노출된 반도체층(32)을 포함하여 소스 및 드레인 전극(8,12) 등이 형성된 게이트 절연층(30) 상에는 패시베이션 보호막(Passivation layer)(38)이 전면 형성된다. 보호막(38)의 재료로는 SiNx 등의 무기 물질이 주로 이용되고 있다. 하지만, 최근에는 액정셀의 개구율을 향상시키기 위해 보호막의 재료로서 유전율이 낮은 BCB(Benzocyclobutene), SOG(Spin on Glass), Acryl 등의 유기 물질이 사용되기도 한다. TFT의 드레인 전극(12) 상의 보호막(38) 부분은 마스크 패턴을 이용한 에칭 작업에 의해 제거되어 콘택홀(16)이 형성된다(제 4 마스크 공정). 이어서, 보호막(38) 상에는 ITO(Indium Tin Oxide) 물질이 스퍼터링에 의해 전면 증착된 다음 패터닝 됨으로써 화소전극(14)이 형성된다(제 5 마스크 공정). 화소전극(14)은 콘택홀(16)을 통해 드레인 전극(12)에 접속되게 된다.
도 2는 종래의 액정표시소자의 액정셀에 포함된 스토리지 커패시터 부의 수직 단면 구조를 도시한 단면도이다. 스토리지 커패시터는 액정셀 내에서 관통홀(22)을 통해 화소전극(14)의 상부에 접속된 스토리지 전극(20)이 게이트 절연층(30)을 사이에 두고 상부 주사라인의 게이트 라인(4)에 중첩되어 형성되는 커패시터이다. 이 스토리지 커패시터는 상부 주사라인의 게이트 라인(4)에 주사신호가 인가되는 동안 주사 전압을 충전한 후 다음 주사라인의 구동시 화소전극(14)에 데이터 전압이 공급되는 기간동안 충전된 전압을 방전하여 화소전극(14)의 전압 변동을 방지하는 역할을 한다. 도 2에서 스토리지 전극(20)은 TFT 부에서 소스 및 드레인 전극(8,12)이 형성되는 제 3 마스크 공정에서 함께 형성된다. 그리고 관통홀(22)은 TFT 부에서 콘택홀(16)이 형성되는 제 4 마스크 공정에서 함께 형성된다. 화소전극(14)과 스토리지 전극(20)의 접속은 제 5 마스크 공정에서 이루어지게 된다.
도 3은 종래의 액정표시소자에 있어서 게이트 패드부의 수직 단면 구조를 도시한 단면도이다. 일반적으로 주사신호를 공급하는 게이트 드라이버 IC는 TCP(Tape Carrier Package) 필름에 실장되어 필름 내에 형성된 배선라인을 통해 패 드부에 접속된다. 도 3에서 게이트 라인에 접속되는 게이트 패드(40)는 패드 콘택홀(44)을 통해 ITO 투명전극(42)에 접속된다. 그리고, 투명전극(42)은 TCP 필름의 배선라인에 접속된다. 게이트 드라이버 IC로부터의 주사신호는 투명전극(42) 및 게이트 패드(40)를 통해 각 게이트 라인에 공급되게 된다. 게이트 패드(40)는 TFT 부에서 게이트 전극(10)이 형성되는 제 1 마스크 공정에서 함께 형성되고, 패드 콘택홀(44)은 TFT 부에서 콘택홀(16)이 형성되는 제 4 마스크 공정에서 함께 형성된다. 그리고 패드 콘택홀(44)을 통해 게이트 패드(40)에 접속되는 투명전극(42)은 TFT 부에서 화소전극(14)이 형성되는 제 5 마스크 공정에서 함께 형성되게 된다.
한편 도 1에 도시된 바와 같이 종래의 구조에서는 SiNx 등의 무기 물질로 형성되는 게이트 절연층(30)의 상부 표면이 평탄하지 못하고 그 하부에 형성된 게이트 전극(10) 패턴을 따라 단차부가 형성되는 단점이 있었다. 이에 따라, 게이트 절연층(30) 상에 형성되는 액티브층(36)이나 소스 및 드레인 전극(8,12)에도 단차부가 형성되게 되는데, 특히 소스 전극(8) 및 드레인 전극(12)의 형성시에 이러한 단차부에서 단선 불량이 발생하고, 또한 단차부에서 단선된 액티브층(36) 및 게이트 절연층(30)을 통해 게이트 전극(10)과 단락되는 등의 불량 문제가 발생하고 있다.
이러한 단차부 문제를 해결함과 아울러 전술한 바와 같은 5-마스크 제조 공정에 비해 마스크 수와 전체 공정수를 줄여 생산성을 향상시키고자 하는 4-마스크를 이용한 액정표시소자의 제조방법이 미합중국 특허 제 5,055,899호에 개시된 바 있다. 미합중국 특허 제 5,055,899호에 따르면, 하부기판 상에 게이트 전극, 게이 트 절연층, 반도체층, 오믹 접촉층 및 오믹 콘택트 전극을 연속적으로 증착하여 적층한 다음 이들을 하나의 마스크 패턴을 이용하여 연속적으로 에칭함으로써 마스크 수와 공정수를 줄이고, 또한 단차부에서의 단선 불량을 해결하고 있다. 이하, 도 4a 내지 도 4g를 참조하여, 이에 대해 상세히 설명하기로 한다.
도 4a 내지 도 4g는 미합중국 특허 제 5,055,899호에 개시된 4-마스크를 이용한 액정표시소자의 제조방법을 단계적으로 나타낸 도면으로서, 특히 액정셀을 구성하는 TFT부의 제조방법을 나타낸 도면이다. 먼저 최종적인 단면 구조를 살펴보면 도 4g에 도시된 바와 같이 하부기판(201) 상에 게이트 전극(202), 게이트 절연층(203) 및 반도체층(204)이 순차적으로 적층되어 있다. 반도체층(204) 위에는 TFT의 도전채널(205)을 형성하기 위한 오믹 접촉층(206), 오믹 접촉 전극(207) 및 금속 전극(209) 쌍이 소정 간격 분리되어 동일한 형태로 형성되어 있다. 오믹 접촉층(206) 및 오믹 접촉 전극(207) 상에 형성된 금속 전극(209)은 각각 TFT의 소스 전극(211)과 드레인 전극(210)을 형성한다. 이와 같이 적층된 TFT 부의 양편에는 유기 절연층(208)이 오믹 접촉 전극(207)과 동일한 높이까지 형성되어 있다. 그리고, TFT의 드레인 전극(210)에 접속되는 화소전극(212)이 유기 절연층(208) 상에 형성되어 있다.
이와 같은 TFT 구조를 갖는 액정표시소자의 단계적인 제조방법을 살펴보면 먼저, 도 4a의 과정에서는 하부기판(201) 상에 Cr, Mo 등으로 이루어진 금속층(202a)이 스퍼터링이나 기상 증착 방법에 의해 약 1000Å의 두께로 전면 증착된다. 금속층(202a) 위에는 SiN 등의 무기 물질로 이루어진 절연층(203a)이 플라즈마 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition : 이하 "PECVD"라 함)법에 의해 약 3000Å의 두께로 전면 증착된다. 이어서 절연층(203a) 상에는 비정질 실리콘층(204a)과 n+ 비정질 실리콘층(206a)이 PECVD 방법에 의해 각각 1000Å과 500Å의 두께로 증착된다. 그리고 n+ 비정질 실리콘층(206a) 위에는 Cr, Ti, PTSi 또는 PT2Si 등으로 이루어진 오믹 전극 필름(207a)이 스퍼터링 등의 방법으로 형성된다. 도 4a의 과정에서 각 층들의 증착은 연속적으로 이루어진다. 그 다음 도 4b의 과정에서는 각 층들의 에칭 작업이 진행된다. 이 때에는 동일한 포토 레지스트 마스크 패턴을 이용하여 반응 에칭법(Reactive Etching)을 통해 연속적으로 에칭을 하게 된다(제 1 마스크 공정). 에칭 작업에 의해 오믹 전극 필름(207a)은 오믹 접촉 전극 필름(207b)을 형성하고, n+ 비정질 실리콘층(206a)은 접촉 필름부(206b)를 형성하며, 비정질 실리콘층(204a)은 TFT의 반도체층(204)을 형성한다. 그리고, 절연층(203a)은 게이트 절연층(203)을 형성하고, 금속층(202a)은 게이트 전극(202) 및 게이트 라인(도시되지 않음)을 형성한다. 이러한 방법에 의해 각 층들은 단차부를 갖지 않고 평탄하게 형성됨으로써 단차부로 인한 단선 및 단락 불량 문제가 발생하지 않게 된다. 그 다음 도 4c의 과정에서는 Acryl 등의 유기 물질을 이용하여 스핀 코팅법을 통해 하부기판(201) 상에 유기 절연층(208)을 평탄하게 형성한다. 이 때, 유기 절연층(208)은 오믹 접촉 전극 필름(207b)과 동일한 높이까지 형성된다. 한편, 이 과정에서 유기 물질이 오믹 접촉 전극 필름(207b) 상에도 코팅되기 때문에, 오믹 접촉 전극 필름(207b) 상에 코팅된 유기 물질을 제거하기 위하여 에치 백(Etch Back) 방법을 이용한다. 에치 백 방법에서는 건식 식각에 의해 오믹 접촉 전극 필름(207b) 상에 코팅된 유기 물질을 위에서부터 날려버리면서 전체적인 유기 절연층(208)의 높이를 오믹 접촉 전극 필름(207b)의 높이까지 평탄하게 맞추게 된다. 이어서 도 4d의 과정에서는 평탄화된 오믹 접촉 전극 필름(207b)과 유기 절연층(208) 상에 금속 전극 필름(209a)이 전면 형성된다. 금속 전극 필름(209a)의 재료로는 Al, Cu 및 Ag 등이 사용되며, 스퍼터링이나 기상 증착법에 의해 증착된다. 도 4e의 과정에서는 마스크 패턴을 이용한 에칭 작업을 통해 액정셀의 TFT부 형성 작업이 진행된다(제 2 마스크 공정). 동일한 포토 레지스트 마스크 패턴을 이용하여 금속 전극 필름(209a), 오믹 접촉 전극 필름(207b) 및 접촉 필름부(206b)가 연속적으로 식각되면서, TFT의 도전채널(205)과 소스 및 드레인 전극(211,210), 그리고 오믹 접촉 전극(207) 및 오믹 접촉층(206)이 형성된다. 그 다음 도 4f의 과정에서 ITO로 이루어진 도전성 필름(212a)이 기판 상에 전면 형성된 후, 도 4g의 과정에서 패터닝됨으로써 TFT의 드레인 전극(210)에 접속되는 화소전극(212)이 형성된다(제 3 마스크 공정). 최종적으로는 도면에 도시되지는 않았지만, 패시베이션 보호막이 TFT부 및 화소전극(212)이 형성된 유기 절연층(208) 상에 전면 형성되고, 패터닝 작업에 의해 패드부와 구동 회로부가 접속됨으로써 액정패널의 하판이 완성되게 된다(제 4 마스크 공정).
전술한 바와 같이 미합중국 특허 제 5,055,899호에 개시된 액정표시소자의 제조방법에서는 도4a 및 도 4b에 도시된 것처럼 금속층(202a)에서부터 오믹 전극 필름(207a)까지의 형성 작업이 일괄적으로 이루어지고, 그 다음 적층된 층들이 동일한 마스크 패턴에 의해 연속적으로 에칭됨으로써 마스크 수와 공정 수가 줄어들게 된다. 하지만, 이 방법에서는 도 4c의 과정에서 유기 절연층(208)의 형성시 에치 백 방법에 의해 오믹 접촉 전극 필름(207b) 상에 코팅된 유기 물질을 제거하게 되는데, 이러한 에치 백에 의한 유기물질 제거 방법에서는 오믹 접촉 전극 필름(207b) 상의 유기 물질이 완전히 제거되지 못하고 일부가 남겨진다는 단점이 있다. 이렇게 남겨지는 유기 물질은 나중에 오믹 접촉 전극(207)과 소스/드레인 전극(211,210) 사이의 접촉 경계면에서 결함으로 작용하여 TFT의 오믹 콘택트 특성, 채널 특성 및 스위칭 특성을 저하시키는 요인이 된다.
따라서, 본 발명의 목적은 마스크 수 및 공정 수를 줄임과 아울러 박막 트랜지스터의 동작 특성이 향상되도록 한 액정표시소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 금속층, 절연층, 비정질 실리콘층 및 인이 도핑된 n+ 비정질 실리콘층을 순차적으로 증착하여 적층하는 단계와; 상기 적층된 층들을 하나의 포토 레지스트 마스크 패턴을 이용하여 연속적으로 패터닝하여 액티브층, 게이트 절연층, 게이트 전극, 게이트 라인 및 게이트 패드를 동시에 형성하는 단계와; 상기 액티브층 및 상기 기판 상에 유기 물질로 이루어진 유기 절연층을 전면 형성하는 단계와; 상기 액티브층 상에 형성된 유기 절연층을 제거하는 단계와; 상기 유기 절연층 및 액티브층 상에 전극 물질을 전면 형성하는 단계와; 상기 전극 물질을 패터닝하여 소스 전극 및 드레인 전극을 형성함과 아울러 스토리지 커패시터의 전극 및 데이터 패드를 형성하는 단계와; 상기 소스 전극, 드레인 전극, 스토리지 전극, 그리고 데이터 패드가 형성된 상기 유기 절연층 상에 보호막을 전면 형성하는 단계와; 상기 보호막을 패터닝하여 상기 드레인 전극이 노출되게끔 콘택홀을 형성함과 아울러 상기 스토리지 커패시터의 전극이 노출되게끔 관통홀을 형성하고, 상기 게이트 패드 및 데이터 패드가 노출되게끔 패드 콘택홀들을 형성하는 단계와; 상기 보호막 상에 투명 전극 물질을 전면 형성하는 단계 및; 상기 투명 전극 물질을 패터닝하여 상기 콘택홀, 상기 관통홀 및 상기 패드 콘택홀 각각을 통해 투명 전극이 상기 드레인 전극과 상기 스토리지 커패시터의 전극에 접속되게 함과 아울러 상기 게이트 및 데이터 패드 각각에 접속되게 하는 단계를 포함하며; 상기 액티브층 상에 형성된 상기 유기 절연층을 제거하는 단계는 상기 기판의 배면에서 자외선을 조사하는 단계와; 상기 유기 절연층을 현상하여 상기 액티브층 상의 유기 절연층을 제거하는 단계 및; 상기 유기 절연층을 양생하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5a 내지 도 6을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 5a 내지 도 5h는 본 발명의 실시 예에 따른 액정표시소자의 제조방법을 단계적으로 나타낸 도면이다. 본 발명의 실시 예에 따른 제조방법에서는 4-마스크를 이용하여 액정표시소자를 제조하게 된다. 먼저 도 5a를 참조하면, 하부기판(300) 상에 게이트 전극, 게이트 라인 및 게이트 패드를 형성하기 위한 금속층(302a)과, 게이트 절연층을 형성하기 위한 절연층(304a)과, TFT의 반도체층 및 오믹 접촉층을 형성하기 위한 비정질 실리콘층(306a) 및 n+ 비정질 실리콘층(308a)을 연속적으로 전면 증착시킨다. 금속층(302a)의 재료로는 Cr, Mo, W 등의 도전성 금속을 사용하며, 스퍼터링이나 기상 증착 방법을 통해 증착시킨다. 절연층(304a)의 재료로는 SiNx 등의 무기 물질을 사용하며, PECVD 방법 등으로 형성시킨다. 절연층(304a) 상에는 비정질 실리콘층(306a)과 인(P)이 도핑된 n+ 비정질 실리콘층(308a)을 PECVD 방법 등을 통해 연속 증착시킨다.
그 다음 도 5b의 과정에서 동일한 포토 레지스트 마스크를 이용하여 실리콘층(306a,308a), 절연층(304a) 및 금속층(302a)을 연속 패터닝한다(제 1 마스크 공정). 연속 패터닝 작업은 반응 에칭법에 의해 이루어질 수도 있고, 또는 플라즈마 에칭이나 습식 에칭 방법에 의해 이루어질 수도 있다. 연속 에칭 작업에 의해 n+ 비정질 실리콘층(308a)은 TFT의 오믹 접촉층(308)을 형성하고, 비정질 실리콘층(306a)은 TFT의 반도체층(306)을 형성하게 된다. 오믹 접촉층(308)과 반도체층(306)은 TFT의 액티브층을 형성한다. 그리고, 패터닝된 절연층(304a)은 게이트 절연층(304)을 형성하고, 금속층(302a)은 TFT부에서의 게이트 전극(302), 스토리지 커패시터부에서의 게이트 라인(310) 및 게이트 패드부에서의 게이트 패드(312)를 형성하게 된다.
도 5c의 과정에서는 각 층들이 패터닝된 하부기판(300) 상에 유기 절연층(314)을 평탄하게 형성시킨다. 유기 절연층(314)의 재료로는 자외선에 반응하는 네가티브 감광성 수지(Negative Photo-imageable Resin)를 사용하며, 스핀 코팅 등의 방법으로 평탄하게 형성시킨다.
이어서 도 5d의 과정에서는 TFT부, 스토리지 커패시터부, 게이트 및 데이터 패드부에서 오믹 접촉층(308) 상에 형성된 유기 절연층(314)을 패터닝 작업을 통해 제거한다. 이 때 오믹 접촉층(308) 상의 유기 절연층(314)은 자외선의 배면 노광(Back Exposure), 현상(Develop) 및 양생(Cure) 과정을 거치면서 제거된다. 이를 상세히 설명하면, 먼저 도 5d에 도시된 것처럼 하부기판(300)의 배면에서 자외선을 조사한다. 이 때 전극 패턴 사이의 유기 절연층(314) 부분은 자외선에 노광되고, 오믹 접촉층(308) 상의 유기 절연층(314) 부분은 전극 및 액티브층(302,306,308) 등에 가려져 노광되지 않는다. 유기 절연층(314)의 재료로 사용되는 네가티브 감광성 수지는 자외선이 조사되었을 때 결정상이 형성되면서 치밀한 조직 구조를 갖게 되는 특성이 있다. 이에 따라, 자외선 조사시 노광된 부분은 치밀한 조직 구조를 갖게 되고, 노광되지 않은 오믹 접촉층(308) 상의 유기 절연층(314) 부분은 과다 결함이 존재하는 비정질 구조로 된다. 이와 같이 서로 다른 조직 구조를 갖는 유기 절연층(314)을 현상액으로 현상하면, TFT부, 스토리지 커패시터부 및 패드부에서 오믹 접촉층(308)상의 유기 절연층(314) 부분만이 제거되게 된다. 현상 작업 후에는 유기 절연층(314)의 양생 작업이 이어진다. 감광성 수지 및 배면 노광 방식을 이용한 에칭 작업에 의해서는 오믹 접촉층(308) 상의 유기 절연층(314)이 완전히 제거될 수 있기 때문에, 에치 백 방법을 통해 유기 물질을 제거할 때 유기 물질의 일부가 남게 되는 미합중국 특허 제 5,055,899호에 개시된 종래의 제조방법에 비해 TFT부의 오믹 콘택트 특성 및 채널 특성이 향상되게 된다.
이와 같이 오믹 접촉층(308) 상의 유기 절연층(314)을 깨끗이 제거한 다음에는 도 5e의 과정에서 노출된 오믹 접촉층(308) 및 유기 절연층(314) 상에 전극 물질을 전면 증착한 후 패터닝 함으로써 TFT의 소스 전극(316) 및 드레인 전극(318)을 형성시킨다(제 2 마스크 공정). 그리고, 스토리지 커패시터부에는 스토리지 전극(320)을 형성시키고, 소스 전극(316)에 접속되는 데이터 라인(도시되지 않음)도 함께 형성시킨다. 또한 도면에 도시되지 않은 데이터 패드부에는 데이터 패드를 형성시킨다. 아울러, 이 과정에서 TFT의 소스 전극(316)과 드레인 전극(318) 사이에 노출된 오믹 접촉층(308)을 건식 에칭법에 의해 제거하여 TFT의 반도체층(306)을 노출시킨다.
한편, TFT부에서 소스 및 드레인 전극(316,318)과 오믹 접촉층(308) 간의 오믹 콘택트 특성 및 채널 특성을 더욱 향상시키기 위하여 도 5a의 과정에서 n+ 비정질 실리콘층(308a) 상에 전극 물질층을 형성시킨 다음 동일한 마스크로 연속 패터닝함으로써 도 5b의 과정에서 소스/드레인 전극 및 스토리지 전극까지도 동시에 형성시킬 수 있다. 이 경우에는 유기 절연층(314) 형성시 소스/드레인 전극과 오믹 접촉층 사이에 유기 물질이 존재할 수 없기 때문에 TFT의 오믹 콘택트 특성이 더욱 향상될 수 있게 된다. 아울러, 전술한 제 1 마스크 공정과 제 2 마스크 공정이 하나로 통합됨으로써 마스크 수와 공정 수가 더욱 줄어들게 된다.
도 5f의 과정에서는 소스/드레인 전극(316,318) 및 스토리지 전극(320)이 형성된 유기 절연층(314) 상에 패시베이션 보호막(322)을 형성시킨다. 보호막(322)의 재료로는 SiNx 등의 무기 물질이 사용될 수도 있고, 액정셀의 개구율 향상 및 표면 평탄화를 위해서 BCB(Benzocyclobutene), SOG(Spin On Glass) 및 Acryl 등의 유기 물질이 사용될 수도 있다. 무기 물질의 사용시에는 CVD 방법을 통해 증착시키고, 유기 물질의 사용시에는 스핀 코팅 등의 방법을 이용하여 형성시킨다.
그 다음 도 5g의 과정에서 마스크 패턴을 이용하여 TFT부의 드레인 전극(318) 상에 형성된 보호막(322)의 일부를 제거함으로써 콘택홀(324)을 형성시킨다(제 3 마스크 공정). 이 과정에서 스토리지 커패시터부에는 관통홀(326)을, 데이터 패드부(도시되지 않음) 및 게이트 패드부에는 패드 콘택홀(328)을 함께 형성시킨다.
최종적으로 도 5h의 과정에서는 콘택홀(324), 관통홀(326) 등이 형성된 보호막(322) 상에 ITO로 이루어진 투명 전극 물질을 전면 증착한 다음 패터닝 작업에 의해 TFT의 드레인 전극(318) 및 스토리지 커패시터부의 스토리지 전극(320)에 접속되는 화소전극(330)과, 데이터 및 게이트 패드부에서 데이터 패드(도시되지 않음) 및 게이트 패드(312)에 접속되는 투명전극(332)을 형성시킨다(제 4 마스크 공정).
이와 같은 4-마스크를 이용한 제조방법에 의해 본 발명에 따른 액정표시소자가 완성되게 된다. 본 발명에 따른 제조방법에서는 하부기판(300) 상에 금속층(302a), 절연층(304a), 비정질 실리콘층(306a,308a)을 연속 증착후 동일한 마스크를 이용하여 연속 패터닝함으로써 종래에 비해 마스크 수와 공정 수를 줄일 수 있게 된다. 그리고, 연속 증착 및 연속 패터닝 작업에 의해 각 층들이 단차부없이 평탄하게 형성될 수 있기 때문에 종래에 단차부에서 발생하는 단선 및 단락 등의 불량 문제가 해결되게 된다. 또한, 본 발명에서는 오믹 접촉층(308) 상의 유기 절연층(314)의 제거 시에 감광성 수지를 이용한 배면 노광 방식을 사용함으로써 오믹 접촉층(308) 상의 유기 물질을 깨끗이 제거할 수 있다. 이에 따라, 오믹 접촉층(308)과 그 위에 형성되는 소스 및 드레인 전극(316,318) 사이에 불순물이 존재하지 않음으로써 TFT의 오믹 콘택트 특성 및 채널 특성이 향상되게 된다. 아울러 적층 과정에서 n+ 비정질 실리콘층 상에 전극 물질을 연속 증착한 다음 동일 마스크로 패터닝하는 경우에는 게이트 전극 및 반도체 채널층의 형성시 하나의 마스크 패턴으로 TFT부의 소스 및 드레인 전극까지도 함께 형성시킬 수 있기 때문에 마스크 수 및 공정 수를 더욱 줄일 수 있게 된다.
한편, 본 발명에 의하면 스토리지 커패시터부 및 패드부에서도 게이트 절연층(304) 상에 반도체층(306) 및 오믹 접촉층(308)이 형성되게 되는데, 이는 데이터 신호 및 주사신호 인가 시에 신호 왜곡 현상을 야기할 소지가 있다. 이를 방지하기 위하여, 본 발명의 제조방법에서는 도 5b의 연속 패터닝 과정에서 스토리지 커패시터부와 패드부에 형성된 포토 레지스트 마스크 패턴에 반노광 방식을 채용하여 스토리지 커패시터부 및 패드부의 반도체층(306)과 오믹 접촉층(308)을 제거할 수도 있다. 스토리지 커패시터부 및 패드부에 형성된 포토 레지스트 마스크를 반노광시키면, 에칭 작업시 에칭 속도가 조절되어 게이트 절연층(304) 상의 반도체층(306)과 오믹 접촉층(308)이 제거되게 된다. 이러한 경우 최종 완성되는 액정패널 하판의 단면 구조는 도 6에 도시되는 바와 같아진다.
상술한 바와 같이, 본 발명에 따른 액정표시소자의 제조방법에서는 게이트 전극, 게이트 절연층 그리고 액티브층을 연속 증착후 동일한 마스크 패턴을 이용하여 일괄적으로 패터닝함으로써 마스크 수와 공정 수가 줄어든다. 아울러 액티브층 상에 형성되는 유기 절연층으로서 감광성 수지를 이용하고, 이를 배면 노광 방식에 의해 깨끗이 제거할 수 있기 때문에 액티브층과 소스 및 드레인 전극 사이의 오믹 콘택트 특성 및 TFT의 채널 특성이 향상되게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (5)

  1. 기판 상에 금속층, 절연층, 비정질 실리콘층 및 인이 도핑된 n+ 비정질 실리콘층을 순차적으로 증착하여 적층하는 단계와;
    상기 적층된 층들을 하나의 포토 레지스트 마스크 패턴을 이용하여 연속적으로 패터닝하여 액티브층, 게이트 절연층, 게이트 전극, 게이트 라인 및 게이트 패드를 동시에 형성하는 단계와;
    상기 액티브층 및 상기 기판 상에 유기 물질로 이루어진 유기 절연층을 전면 형성하는 단계와;
    상기 액티브층 상에 형성된 유기 절연층을 제거하는 단계와;
    상기 유기 절연층 및 액티브층 상에 전극 물질을 전면 형성하는 단계와;
    상기 전극 물질을 패터닝하여 소스 전극 및 드레인 전극을 형성함과 아울러 스토리지 커패시터의 전극 및 데이터 패드를 형성하는 단계와;
    상기 소스 전극, 드레인 전극, 스토리지 전극, 그리고 데이터 패드가 형성된 상기 유기 절연층 상에 보호막을 전면 형성하는 단계와;
    상기 보호막을 패터닝하여 상기 드레인 전극이 노출되게끔 콘택홀을 형성함과 아울러 상기 스토리지 커패시터의 전극이 노출되게끔 관통홀을 형성하고, 상기 게이트 패드 및 데이터 패드가 노출되게끔 패드 콘택홀들을 형성하는 단계와;
    상기 보호막 상에 투명 전극 물질을 전면 형성하는 단계 및;
    상기 투명 전극 물질을 패터닝하여 상기 콘택홀, 상기 관통홀 및 상기 패드 콘택홀 각각을 통해 투명 전극이 상기 드레인 전극과 상기 스토리지 커패시터의 전극에 접속되게 함과 아울러 상기 게이트 및 데이터 패드 각각에 접속되게 하는 단계를 포함하며; 상기 액티브층 상에 형성된 상기 유기 절연층을 제거하는 단계는 상기 기판의 배면에서 자외선을 조사하는 단계와; 상기 유기 절연층을 현상하여 상기 액티브층 상의 유기 절연층을 제거하는 단계 및; 상기 유기 절연층을 양생하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 유기 절연층에 사용되는 유기 물질의 재료는 네가티브 감광성 수지인 것을 특징으로 하는 액정표시소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 유기 절연층은 스핀 코팅법에 의해 표면이 평탄하게 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 적층된 층들을 하나의 포토 레지스트 마스크 패턴을 이용하여 연속적으로 패터닝하여 액티브층, 게이트 절연층, 게이트 전극, 게이트 라인 및 게이트 패드를 동시에 형성하는 단계에서 상기 스토리지 커패시터부와 상기 게이트 패드 및 데이터 패드부에 형성된 상기 마스크 패턴을 반노광시킴으로써 상기 스토리지 커패시터부와 상기 게이트 패드 및 데이터 패드부의 액티브층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
KR1019990048739A 1999-11-05 1999-11-05 액정표시소자의 제조방법 KR100669093B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990048739A KR100669093B1 (ko) 1999-11-05 1999-11-05 액정표시소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990048739A KR100669093B1 (ko) 1999-11-05 1999-11-05 액정표시소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20010045446A KR20010045446A (ko) 2001-06-05
KR100669093B1 true KR100669093B1 (ko) 2007-01-16

Family

ID=19618635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990048739A KR100669093B1 (ko) 1999-11-05 1999-11-05 액정표시소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100669093B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090110266A (ko) * 2008-04-17 2009-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법
KR101440432B1 (ko) 2007-12-24 2014-09-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
KR101521833B1 (ko) * 2008-03-10 2015-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 그 제작 방법, 및 표시 장치 및 그 제작 방법
KR101519890B1 (ko) * 2008-03-05 2015-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｅｌ 표시 장치의 제작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527086B1 (ko) * 2001-09-05 2005-11-09 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 제조방법
KR100499570B1 (ko) * 2002-09-06 2005-07-05 엘지.필립스 엘시디 주식회사 액정표시장치의 입력배선 형성방법
KR101036708B1 (ko) * 2003-12-11 2011-05-25 엘지디스플레이 주식회사 액정표시소자의 제조방법
KR101682363B1 (ko) * 2010-08-06 2016-12-06 엘지디스플레이 주식회사 평판 표시장치 및 그의 제조 방법
KR102083641B1 (ko) * 2013-08-29 2020-03-03 삼성디스플레이 주식회사 표시패널 및 이의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214124A (ja) * 1989-02-15 1990-08-27 Casio Comput Co Ltd 薄膜トランジスタの製造方法
KR19980012290U (ko) * 1996-08-26 1998-05-25 차상환 전자식 택시미터기의 표시장치
KR19980080252A (ko) * 1997-03-19 1998-11-25 가나이 쓰토무 반도체장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214124A (ja) * 1989-02-15 1990-08-27 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP2715521B2 (ja) * 1989-02-15 1998-02-18 カシオ計算機株式会社 薄膜トランジスタの製造方法
KR19980012290U (ko) * 1996-08-26 1998-05-25 차상환 전자식 택시미터기의 표시장치
KR19980080252A (ko) * 1997-03-19 1998-11-25 가나이 쓰토무 반도체장치 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
02214124

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101440432B1 (ko) 2007-12-24 2014-09-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
KR101519890B1 (ko) * 2008-03-05 2015-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｅｌ 표시 장치의 제작 방법
KR101521833B1 (ko) * 2008-03-10 2015-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 그 제작 방법, 및 표시 장치 및 그 제작 방법
KR20090110266A (ko) * 2008-04-17 2009-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법
KR101582101B1 (ko) 2008-04-17 2016-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법

Also Published As

Publication number Publication date
KR20010045446A (ko) 2001-06-05

Similar Documents

Publication Publication Date Title
US7935579B2 (en) Thin film transistor array substrate and method for fabricating the same
US7115913B2 (en) Array substrate used for a display device and a method of making the same
US7499118B2 (en) Structure of switching device for liquid crystal display device and fabrication method thereof
KR100480333B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
JP3305235B2 (ja) アクティブ素子アレイ基板
KR20050112645A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US6337723B1 (en) Method for manufacturing a TFT-LCD using CF and H etching gas for etching organic insulator
KR100698062B1 (ko) 액정표시소자 및 그 제조방법
US7425508B2 (en) Liquid crystal display device and fabricating method thereof, and thin film patterning method applied thereto
TW200305287A (en) Manufacturing method of thin film transistor array panel for display device
US7416926B2 (en) Liquid crystal display device and method for fabricating the same
JP2002182243A (ja) 液晶表示装置用トランジスタ基板及びその製造方法
US6946680B2 (en) Liquid crystal display device with short-circuit preventing structure and method of fabricating the same
KR20080063708A (ko) 어레이 기판의 제조방법
KR100669093B1 (ko) 액정표시소자의 제조방법
KR101294691B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US7550767B2 (en) Liquid crystal display device and fabricating method thereof
KR20060021530A (ko) 박막트랜지스터 액정표시장치의 어레이 기판 제조방법
KR100333978B1 (ko) 액정표시장치용박막트랜지스터기판의제조방법
KR100508034B1 (ko) 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법
KR100603847B1 (ko) 액정 표시장치 및 액정 표시장치 제조방법
KR100315921B1 (ko) 액정표시장치용박막트랜지스터기판의제조방법
JP3377003B2 (ja) アクティブ素子アレイ基板の製造方法
KR20050046164A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
JPH07142737A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee