JP2715521B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2715521B2 JP2715521B2 JP3382389A JP3382389A JP2715521B2 JP 2715521 B2 JP2715521 B2 JP 2715521B2 JP 3382389 A JP3382389 A JP 3382389A JP 3382389 A JP3382389 A JP 3382389A JP 2715521 B2 JP2715521 B2 JP 2715521B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関するもので
ある。
ある。
〔従来の技術〕 例えばTFTアクティブマトリックス型液晶表示素子に
使用されるTFTパネルは、ガラス等からなる透明基板上
に、多数の透明画素電極と、この各画素電極を選択駆動
する多数の薄膜トランジスタとを縦横に配列した構成と
なっている。
使用されるTFTパネルは、ガラス等からなる透明基板上
に、多数の透明画素電極と、この各画素電極を選択駆動
する多数の薄膜トランジスタとを縦横に配列した構成と
なっている。
上記TFTパネルに設けられる薄膜トランジスタは一般
に逆スタガー型のものとされており、この逆スタガー型
薄膜トランジスタは従来、透明基板上に金属膜を膜付け
してこの金属膜をパターニングすることによりゲート電
極を形成し、その上に基板全面にわたって透明なゲート
絶縁膜を形成した後、このゲート絶縁膜の上にｉ−ａ−
Si半導体層およびn+−ａ−Si層とコンタクト金属層を順
次積層してこれら積層膜をトランジスタ素子形状にパタ
ーニングし、次いで基板全面にわたって金属膜を膜付け
してこれをパターニングすることによりソース電極とド
レイン電極とを形成するとともに、このソース，ドレイ
ン電極間（チャンネル部）のコンタクト金属層およびn+
−ａ−Si層を除去する方法で製造されている。
に逆スタガー型のものとされており、この逆スタガー型
薄膜トランジスタは従来、透明基板上に金属膜を膜付け
してこの金属膜をパターニングすることによりゲート電
極を形成し、その上に基板全面にわたって透明なゲート
絶縁膜を形成した後、このゲート絶縁膜の上にｉ−ａ−
Si半導体層およびn+−ａ−Si層とコンタクト金属層を順
次積層してこれら積層膜をトランジスタ素子形状にパタ
ーニングし、次いで基板全面にわたって金属膜を膜付け
してこれをパターニングすることによりソース電極とド
レイン電極とを形成するとともに、このソース，ドレイ
ン電極間（チャンネル部）のコンタクト金属層およびn+
−ａ−Si層を除去する方法で製造されている。
なお、上記薄膜トランジスタには、n+−ａ−Si層とソ
ース，ドレイン電極との間にコンタクト金属層を設けて
いないものもあり、その場合はソース電極とドレイン電
極はn+−ａ−Si層に対して良好なオーミックコンタクト
性をもつ金属で形成されている。
ース，ドレイン電極との間にコンタクト金属層を設けて
いないものもあり、その場合はソース電極とドレイン電
極はn+−ａ−Si層に対して良好なオーミックコンタクト
性をもつ金属で形成されている。
しかし、上記従来の薄膜トランジスタの製造方法は、
上記のように多数回のパターニング工程を経て薄膜トラ
ンジスタを製造するものであるため、マスク形成工程が
多くて、薄膜トランジスタの製造コストが高いという問
題をもっていた。
上記のように多数回のパターニング工程を経て薄膜トラ
ンジスタを製造するものであるため、マスク形成工程が
多くて、薄膜トランジスタの製造コストが高いという問
題をもっていた。
そこで出願人は、特願昭62−248878号の明細書および
図面に記載されているような薄膜トランジスタの製造方
法を提案した。
図面に記載されているような薄膜トランジスタの製造方
法を提案した。
第４図および第５図はこの製造方法で画素電極駆動用
薄膜トランジスタを製造したTFTパネルの一部分を示し
たもので、図中１はガラス等からなる透明基板、Ｔはこ
の基板１上に形成された逆スタガー型の薄膜トランジス
タであり、この薄膜トランジスタＴは、基板１上に形成
されたゲート電極２およびこのゲート電極２につながる
ゲートライン2aの上に、このゲート電極２およびゲート
ライン2aと同一パターンのゲート絶縁膜３およびｉ−ａ
−Si半導体層４を積層し、このｉ−ａ−Si半導体層４の
上に、前記ゲート電極２と同一パターンでかつチャンネ
ル部において分離されたn+−ａ−Si層５およびコンタク
ト金属層６を介してソース電極７とドレイン電極８とを
形成した構造となっている。なお、8aは上記ドレイン電
極８につながるデータライン７であり、この８データラ
イン７は、基板１上にゲート電極２およびゲートライン
2a部分を除いて形成したSOG（スピンオンガラス）等か
らなる透明な平坦化絶縁膜９の上に配線されている。ま
た、10は上記平坦化絶縁膜９の上に形成されたITO等か
らなる透明画素電極であり、この画素電極10は、その側
縁部を薄膜トランジスタＴのソース電極７上に重ねて形
成することによって上記ソース電極７に接続されてい
る。
薄膜トランジスタを製造したTFTパネルの一部分を示し
たもので、図中１はガラス等からなる透明基板、Ｔはこ
の基板１上に形成された逆スタガー型の薄膜トランジス
タであり、この薄膜トランジスタＴは、基板１上に形成
されたゲート電極２およびこのゲート電極２につながる
ゲートライン2aの上に、このゲート電極２およびゲート
ライン2aと同一パターンのゲート絶縁膜３およびｉ−ａ
−Si半導体層４を積層し、このｉ−ａ−Si半導体層４の
上に、前記ゲート電極２と同一パターンでかつチャンネ
ル部において分離されたn+−ａ−Si層５およびコンタク
ト金属層６を介してソース電極７とドレイン電極８とを
形成した構造となっている。なお、8aは上記ドレイン電
極８につながるデータライン７であり、この８データラ
イン７は、基板１上にゲート電極２およびゲートライン
2a部分を除いて形成したSOG（スピンオンガラス）等か
らなる透明な平坦化絶縁膜９の上に配線されている。ま
た、10は上記平坦化絶縁膜９の上に形成されたITO等か
らなる透明画素電極であり、この画素電極10は、その側
縁部を薄膜トランジスタＴのソース電極７上に重ねて形
成することによって上記ソース電極７に接続されてい
る。
上記薄膜トランジスタＴは、基板１上にその全面にわ
たってゲート電極２およびゲートライン2aとなる金属膜
とゲート絶縁膜３とｉ−ａ−Si半導体層４とn+−ａ−Si
層５およびコンタクト金属層６を積層し、この積層膜の
上に前記ゲート電極２およびゲートライン2aの形状に対
応するレジストマスクを形成して前記積層膜をエッチン
グすることにより前記積層膜を全てゲート電極２および
ゲートライン2aの形状にパターニングした後、前記基板
１上のゲート電極２およびゲートライン2a部分を除く領
域に基板全面にわたって平坦化絶縁膜９を形成し、この
平坦化絶縁膜９の上に基板全面にわたって金属膜を膜付
けして、この金属膜をパターニングすることによりソー
ス電極７とドレイン電極８およびデータライン8aを形成
するとともに、前記コンタクト金属層６とn+−ａ−Si層
５をソース電極７とドレイン電極８およびデータライン
8aの下の部分を除いてエッチング除去する方法で製造さ
れている。
たってゲート電極２およびゲートライン2aとなる金属膜
とゲート絶縁膜３とｉ−ａ−Si半導体層４とn+−ａ−Si
層５およびコンタクト金属層６を積層し、この積層膜の
上に前記ゲート電極２およびゲートライン2aの形状に対
応するレジストマスクを形成して前記積層膜をエッチン
グすることにより前記積層膜を全てゲート電極２および
ゲートライン2aの形状にパターニングした後、前記基板
１上のゲート電極２およびゲートライン2a部分を除く領
域に基板全面にわたって平坦化絶縁膜９を形成し、この
平坦化絶縁膜９の上に基板全面にわたって金属膜を膜付
けして、この金属膜をパターニングすることによりソー
ス電極７とドレイン電極８およびデータライン8aを形成
するとともに、前記コンタクト金属層６とn+−ａ−Si層
５をソース電極７とドレイン電極８およびデータライン
8aの下の部分を除いてエッチング除去する方法で製造さ
れている。
すなわち、この薄膜トランジスタの製造方法は、ゲー
ト電極２とゲート絶縁膜３とｉ−ａ−Si半導体層４のパ
ターニングおよびn+−ａ−Si層５とコンタクト金属層６
の最初のパターニングを一括して行なうようにしたもの
であり、この製造方法によれば、薄膜トランジスタを少
ないマスク形成工程数（積層膜のパターニングのための
レジストマスク形成と、ソース，ドレイン電極7,8の形
成およびn+−ａ−Si層５とコンタクト金属層６のソー
ス，ドレイン電極間部分の除去のためのレジストマスク
形成との２回）で製造することができる。
ト電極２とゲート絶縁膜３とｉ−ａ−Si半導体層４のパ
ターニングおよびn+−ａ−Si層５とコンタクト金属層６
の最初のパターニングを一括して行なうようにしたもの
であり、この製造方法によれば、薄膜トランジスタを少
ないマスク形成工程数（積層膜のパターニングのための
レジストマスク形成と、ソース，ドレイン電極7,8の形
成およびn+−ａ−Si層５とコンタクト金属層６のソー
ス，ドレイン電極間部分の除去のためのレジストマスク
形成との２回）で製造することができる。
なお、前記n+−ａ−Si層５およびコンタクト金属層６
は、ゲート電極２とゲート絶縁膜３とｉ−ａ−Si半導体
層４をパターニングし、次いで平坦化絶縁膜９を形成し
た後に堆積させてもよく、その場合も、n+−ａ−Si層５
およびコンタクト金属層６を堆積させ、その上にソー
ス，ドレイン電極7,8となる金属膜を膜付けして、この
金属膜とn+−ａ−Si層５およびコンタクト金属層６をソ
ース電極７とドレイン電極８およびデータライン8aの形
状にパターニングすれば、上記と同じマスク形成工程数
で薄膜トランジスタを製造することができる。この方法
で薄膜トランジスタを製造した場合、n+−ａ−Si層５お
よびコンタクト金属層６は、ソース電極７とドレイン電
極８およびデータライン8aの下にこれと同じ形状に残さ
れる。また、前記コンタクト金属層６は必ずしも必要で
はなく、その場合は、ソース，ドレイン電極7,8をn+−
ａ−Si層５に対して良好なオーミックコンタクト性をも
つ金属で形成すればよい。
は、ゲート電極２とゲート絶縁膜３とｉ−ａ−Si半導体
層４をパターニングし、次いで平坦化絶縁膜９を形成し
た後に堆積させてもよく、その場合も、n+−ａ−Si層５
およびコンタクト金属層６を堆積させ、その上にソー
ス，ドレイン電極7,8となる金属膜を膜付けして、この
金属膜とn+−ａ−Si層５およびコンタクト金属層６をソ
ース電極７とドレイン電極８およびデータライン8aの形
状にパターニングすれば、上記と同じマスク形成工程数
で薄膜トランジスタを製造することができる。この方法
で薄膜トランジスタを製造した場合、n+−ａ−Si層５お
よびコンタクト金属層６は、ソース電極７とドレイン電
極８およびデータライン8aの下にこれと同じ形状に残さ
れる。また、前記コンタクト金属層６は必ずしも必要で
はなく、その場合は、ソース，ドレイン電極7,8をn+−
ａ−Si層５に対して良好なオーミックコンタクト性をも
つ金属で形成すればよい。
しかしながら、上記製造方法で製造された第４図およ
び第５図に示す薄膜トランジスタは、そのｉ−ａ−Si半
導体層４の外形がゲート電極２と外形と同じであるた
め、ゲート電極２による遮光性が十分でなく、そのため
に、透明基板１の下面側から入射する光がｉ−ａ−Si半
導体層４に当って薄膜トランジスタＴの電気的特性が変
化することがあるという問題をもっていた。
び第５図に示す薄膜トランジスタは、そのｉ−ａ−Si半
導体層４の外形がゲート電極２と外形と同じであるた
め、ゲート電極２による遮光性が十分でなく、そのため
に、透明基板１の下面側から入射する光がｉ−ａ−Si半
導体層４に当って薄膜トランジスタＴの電気的特性が変
化することがあるという問題をもっていた。
すなわち、上記薄膜トランジスタＴと画素電極10とを
配列したTFTパネルを使用するTFTアクティブマトリック
ス液晶表示素子を、TFTパネルの外面側を光入射面とし
て使用する場合、透明基板１を通って入射する光のうち
薄膜トランジスタＴ部分に入射する光はゲート電極２で
遮光される。しかし、上記薄膜トランジスタでは、ｉ−
ａ−Si半導体層４の外形がゲート電極２と外形と同じで
あるため、入射光を基板１面に対してほぼ垂直に入射さ
せても、ゲート電極２の外周を通った光Ａが第５図に示
すようにｉ−ａ−Si半導体層４の外周部に当ってしま
い、特に液晶カラーテレビジョン受像機や液晶プロジェ
クタ等に使用される液晶表示素子のように高輝度の光を
入射させるものでは、ｉ−ａ−Si半導体層４が強い光を
受けて薄膜トランジスタＴの電気的特性が変化する。な
お、このように薄膜トランジスタＴの電気的特性が変化
すると、この薄膜トランジスタＴを介して画素電極10に
印加される駆動電圧が変化し、その結果、液晶表示素子
の表示品質が低下する。
配列したTFTパネルを使用するTFTアクティブマトリック
ス液晶表示素子を、TFTパネルの外面側を光入射面とし
て使用する場合、透明基板１を通って入射する光のうち
薄膜トランジスタＴ部分に入射する光はゲート電極２で
遮光される。しかし、上記薄膜トランジスタでは、ｉ−
ａ−Si半導体層４の外形がゲート電極２と外形と同じで
あるため、入射光を基板１面に対してほぼ垂直に入射さ
せても、ゲート電極２の外周を通った光Ａが第５図に示
すようにｉ−ａ−Si半導体層４の外周部に当ってしま
い、特に液晶カラーテレビジョン受像機や液晶プロジェ
クタ等に使用される液晶表示素子のように高輝度の光を
入射させるものでは、ｉ−ａ−Si半導体層４が強い光を
受けて薄膜トランジスタＴの電気的特性が変化する。な
お、このように薄膜トランジスタＴの電気的特性が変化
すると、この薄膜トランジスタＴを介して画素電極10に
印加される駆動電圧が変化し、その結果、液晶表示素子
の表示品質が低下する。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、少ないマスク形成
工程数で薄膜トランジスタを製造することができ、しか
もゲート電極によるｉ−ａ−Si半導体層への遮光性も十
分な薄膜トランジスタを得ることができる、薄膜トラン
ジスタの製造方法を提供することにある。
であって、その目的とするところは、少ないマスク形成
工程数で薄膜トランジスタを製造することができ、しか
もゲート電極によるｉ−ａ−Si半導体層への遮光性も十
分な薄膜トランジスタを得ることができる、薄膜トラン
ジスタの製造方法を提供することにある。
［課題を解決するための手段］ この発明の薄膜トランジスタの製造方法は、基板上に
金属膜、絶縁膜、半導体層を積層し、この積層膜の上に
ゲート電極に対応する形状のレジストマスクを形成して
前記積層膜をレジストマスクの形状にパターニングし、
このレジストマスクを残したまま、少なくとも前記積層
膜の半導体層の外周面をエッチングして該半導体層を前
記金属膜の外形よりも小さくし、この後、前記半導体層
に接続されるソース電極およびドレイン電極を形成する
ようにしたものである。
金属膜、絶縁膜、半導体層を積層し、この積層膜の上に
ゲート電極に対応する形状のレジストマスクを形成して
前記積層膜をレジストマスクの形状にパターニングし、
このレジストマスクを残したまま、少なくとも前記積層
膜の半導体層の外周面をエッチングして該半導体層を前
記金属膜の外形よりも小さくし、この後、前記半導体層
に接続されるソース電極およびドレイン電極を形成する
ようにしたものである。
このような方法であれば、積層膜のパターニングおよ
び半導体層の外周面のエッチングを同じレジストマスク
により行なうので、マスク形成工程を少なくすることが
できる上、半導体層の外形はゲート電極である金属層よ
りも小さくなるので、ゲート電極の外周の光が半導体層
に直接当たらなくなって、遮光性が充分となる。
び半導体層の外周面のエッチングを同じレジストマスク
により行なうので、マスク形成工程を少なくすることが
できる上、半導体層の外形はゲート電極である金属層よ
りも小さくなるので、ゲート電極の外周の光が半導体層
に直接当たらなくなって、遮光性が充分となる。
以下、本発明の一実施例をTFTアクティブマトリック
ス型液晶表示素子用のTFTパネルにおける薄膜トランジ
スタの製造について第１図および第２図を参照し説明す
る。
ス型液晶表示素子用のTFTパネルにおける薄膜トランジ
スタの製造について第１図および第２図を参照し説明す
る。
まず、第１図（ａ）に示すように、ガラス等からなる
透明基板１上にその全面にわたって、ゲート電極および
ゲートラインとなるAl,Cr等のゲート金属膜20と、SiNか
らなるゲート絶縁膜３と、ｉ−ａ−Si半導体層４と、n+
−ａ−Si層５と、Crからなるコンタクト金属層６を順次
積層した後、この積層膜の上（コンタクト金属層６の
上）に、ゲート電極およびゲートラインの形状に対応す
るレジストマスク21を形成する。
透明基板１上にその全面にわたって、ゲート電極および
ゲートラインとなるAl,Cr等のゲート金属膜20と、SiNか
らなるゲート絶縁膜３と、ｉ−ａ−Si半導体層４と、n+
−ａ−Si層５と、Crからなるコンタクト金属層６を順次
積層した後、この積層膜の上（コンタクト金属層６の
上）に、ゲート電極およびゲートラインの形状に対応す
るレジストマスク21を形成する。
次に、第１図（ｂ）に示すように、上記レジストマス
ク21をマスクとしてRIE（リアクティブ・イオン・エッ
チング）モードによるエッチング処理を行ない、上記積
層膜を全てゲート電極およびゲートラインの形状にパタ
ーニングする。なお、Crからなるコンタクト金属層６の
エッチングはCCl4＋O2により行ない、n+−ａ−Si層５と
ｉ−ａ−Si半導体層４およびSiNからなるゲート絶縁膜
３のエッチングはSF6＋CCl4で行ない、またゲート金属
膜20のエッチングは、Alの場合はBCl3＋Cl2で、Crの場
合はCCl4＋O2で行なう。このように上記積層膜をRIEモ
ードでエッチングすると、この積層膜は垂直性よくエッ
チングされ、前記ゲート金属膜20をパターニングして形
成されたゲート電極２およびゲートライン2a（第２図参
照）の上に、これと同一パターンのゲート絶縁膜３とｉ
−ａ−Si半導体層４とn+−ａ−Si層５およびコンタクト
金属層６が残される。
ク21をマスクとしてRIE（リアクティブ・イオン・エッ
チング）モードによるエッチング処理を行ない、上記積
層膜を全てゲート電極およびゲートラインの形状にパタ
ーニングする。なお、Crからなるコンタクト金属層６の
エッチングはCCl4＋O2により行ない、n+−ａ−Si層５と
ｉ−ａ−Si半導体層４およびSiNからなるゲート絶縁膜
３のエッチングはSF6＋CCl4で行ない、またゲート金属
膜20のエッチングは、Alの場合はBCl3＋Cl2で、Crの場
合はCCl4＋O2で行なう。このように上記積層膜をRIEモ
ードでエッチングすると、この積層膜は垂直性よくエッ
チングされ、前記ゲート金属膜20をパターニングして形
成されたゲート電極２およびゲートライン2a（第２図参
照）の上に、これと同一パターンのゲート絶縁膜３とｉ
−ａ−Si半導体層４とn+−ａ−Si層５およびコンタクト
金属層６が残される。
次に、上記レジストマスク21を残したまま、前記積層
膜のエッチングを等方性エッチングに切換え、上記パタ
ーニングを行なった積層膜の外周面をSiを選択的にエッ
チングする条件でエッチング処理して、第１図（ｃ）お
よび第８図に示すように前記ｉ−ａ−Si半導体層４の外
形をゲート電極２の外形より小さくする。このエッチン
グ処理は、例えばHNO3＋HFのエッチング液を使用するウ
エットエッチング、CF4またはSF6＋CCl4によるプラズマ
エッチングにより行なう。このようなエチング条件で前
記積層膜の外周面をエットング処理すると、ゲート電極
２およびゲトライン2aとコンタクト金属層６はエッチン
グされず、ｉ−ａ−Si半導体層４の外周面がエッチング
されるとともに、n+−ａ−Si層５の外周面も同様にエッ
チングされる。なお、上記エッチング条件では、ｉ−ａ
−Si半導体層４およびn+−ａ−Si層５だけでなくゲート
絶縁膜３の外周面も図示のようにエッチングされるが、
このゲート絶縁膜３の外形が外周面のエッチングにより
小さくなっても何等支障はない。
膜のエッチングを等方性エッチングに切換え、上記パタ
ーニングを行なった積層膜の外周面をSiを選択的にエッ
チングする条件でエッチング処理して、第１図（ｃ）お
よび第８図に示すように前記ｉ−ａ−Si半導体層４の外
形をゲート電極２の外形より小さくする。このエッチン
グ処理は、例えばHNO3＋HFのエッチング液を使用するウ
エットエッチング、CF4またはSF6＋CCl4によるプラズマ
エッチングにより行なう。このようなエチング条件で前
記積層膜の外周面をエットング処理すると、ゲート電極
２およびゲトライン2aとコンタクト金属層６はエッチン
グされず、ｉ−ａ−Si半導体層４の外周面がエッチング
されるとともに、n+−ａ−Si層５の外周面も同様にエッ
チングされる。なお、上記エッチング条件では、ｉ−ａ
−Si半導体層４およびn+−ａ−Si層５だけでなくゲート
絶縁膜３の外周面も図示のようにエッチングされるが、
このゲート絶縁膜３の外形が外周面のエッチングにより
小さくなっても何等支障はない。
この後は、第１図（ｄ）に示すように、基板１上のゲ
ート電極２およびゲートライン2a部分を除く領域に、基
板全面にわたってSOG等からなる透明な平坦化絶縁膜９
を上記コンタクト金属層６の上面とほぼ同一レベルにな
る厚さに形成する。なお、この平坦化絶縁膜９は、基板
１上に絶縁材（平坦化絶縁膜９をSOGで形成する場合は
シラノール樹脂）をスピンコート法等によって厚く堆積
させ、その表面をコンタクト金属層６の上面を露出させ
るまでエッチングバックする方法で形成する。この後
は、基板全面にわたってAl等からなる金属膜を膜付けし
てこの金属膜をパターニングする方法で同図に示すよう
にソース電極７のドレイン電極８およびデータライン
（図示しないが上記平坦化絶縁膜９の上に配線される）
を形成するとともに、続いて上記コンタクト金属層６と
n+−ａ−Si層５とを順次エッチングし、このコンタクト
金属層６とn+−ａ−Si層５を前記ソース電極７およびド
レイン電極８の下の部分を除いて除去して薄膜トランジ
スタＴを完成する。なお、第１図（ｄ）において、10は
平坦化絶縁膜９の上に形成されたITO等からなる透明画
素電極であり、この画素電極10である。
ート電極２およびゲートライン2a部分を除く領域に、基
板全面にわたってSOG等からなる透明な平坦化絶縁膜９
を上記コンタクト金属層６の上面とほぼ同一レベルにな
る厚さに形成する。なお、この平坦化絶縁膜９は、基板
１上に絶縁材（平坦化絶縁膜９をSOGで形成する場合は
シラノール樹脂）をスピンコート法等によって厚く堆積
させ、その表面をコンタクト金属層６の上面を露出させ
るまでエッチングバックする方法で形成する。この後
は、基板全面にわたってAl等からなる金属膜を膜付けし
てこの金属膜をパターニングする方法で同図に示すよう
にソース電極７のドレイン電極８およびデータライン
（図示しないが上記平坦化絶縁膜９の上に配線される）
を形成するとともに、続いて上記コンタクト金属層６と
n+−ａ−Si層５とを順次エッチングし、このコンタクト
金属層６とn+−ａ−Si層５を前記ソース電極７およびド
レイン電極８の下の部分を除いて除去して薄膜トランジ
スタＴを完成する。なお、第１図（ｄ）において、10は
平坦化絶縁膜９の上に形成されたITO等からなる透明画
素電極であり、この画素電極10である。
すなわち、上記薄膜トランジスタの製造方法は、ゲー
ト金属膜20をゲート絶縁膜３とｉ−ａ−Si半導体層４お
よびn+−ａ−Si層５とコンタクト金属層６との積層膜を
一括してゲート電極２の形状にパターニングし、この積
層膜のパターニングに際してその上に形成したレジスト
マスク21を残したまま等方性エッチングに切換えて、前
記積層膜の外周面をSiを選択的にエッチングする条件で
エッチング処理することにより、ｉ−ａ−Si半導体層４
の外形をゲート電極２の外形より小さくし、この後にソ
ース電極７およびドレイン電極８を形成するとともに、
n+−ａ−Si層５とコンタクト金属層６のソース，ドレイ
ン電極7,8間の部分を除去するものであり、この製造方
法によれば、前記積層膜のゲート電極形状へのパターニ
ングおよび前記ｉ−ａ−Si半導体層４の外形を小さくす
るエッチング処理を同じレジストマスク21を使用して行
なっているから、出願人が先に提案した第４図および第
５図に示した薄膜トランジスタの製造方法と同じマスク
形成工程数、つまり、前記積層膜のパターニングのため
のレジストマスク21の形成と、ソース，ドレイン電極7,
8の形成およびn+−ａ−Si層５とコンタクト金属層６の
ソース，ドレイン電極間部分の除去のためのレジストマ
スクの形成との２回のマスク形成工程数で薄膜トランジ
スタを製造することができるし、また、上記のようにｉ
−ａ−Si半導体層４の外形をゲート電極２の外形より小
さくすれば、ゲート電極２の外周を通った光がｉ−ａ−
Si半導体層４に当ることはなくなるから、ゲート電極２
によるｉ−ａ−Si半導体層４への遮光性も十分な薄膜ト
ランジスタを得ることができる。なお、ゲート電極２の
外周を通った光がｉ−ａ−Si半導体層４に当らないよう
にするには、ゲート電極２の外周縁からｉ−ａ−Si半導
体層４の外周縁までの間隔ｄを１μｍ〜２μｍにとれば
十分であり、したがって前記ｉ−ａ−Si半導体層４の外
周面のエッチングは短時間で行なうことができる。
ト金属膜20をゲート絶縁膜３とｉ−ａ−Si半導体層４お
よびn+−ａ−Si層５とコンタクト金属層６との積層膜を
一括してゲート電極２の形状にパターニングし、この積
層膜のパターニングに際してその上に形成したレジスト
マスク21を残したまま等方性エッチングに切換えて、前
記積層膜の外周面をSiを選択的にエッチングする条件で
エッチング処理することにより、ｉ−ａ−Si半導体層４
の外形をゲート電極２の外形より小さくし、この後にソ
ース電極７およびドレイン電極８を形成するとともに、
n+−ａ−Si層５とコンタクト金属層６のソース，ドレイ
ン電極7,8間の部分を除去するものであり、この製造方
法によれば、前記積層膜のゲート電極形状へのパターニ
ングおよび前記ｉ−ａ−Si半導体層４の外形を小さくす
るエッチング処理を同じレジストマスク21を使用して行
なっているから、出願人が先に提案した第４図および第
５図に示した薄膜トランジスタの製造方法と同じマスク
形成工程数、つまり、前記積層膜のパターニングのため
のレジストマスク21の形成と、ソース，ドレイン電極7,
8の形成およびn+−ａ−Si層５とコンタクト金属層６の
ソース，ドレイン電極間部分の除去のためのレジストマ
スクの形成との２回のマスク形成工程数で薄膜トランジ
スタを製造することができるし、また、上記のようにｉ
−ａ−Si半導体層４の外形をゲート電極２の外形より小
さくすれば、ゲート電極２の外周を通った光がｉ−ａ−
Si半導体層４に当ることはなくなるから、ゲート電極２
によるｉ−ａ−Si半導体層４への遮光性も十分な薄膜ト
ランジスタを得ることができる。なお、ゲート電極２の
外周を通った光がｉ−ａ−Si半導体層４に当らないよう
にするには、ゲート電極２の外周縁からｉ−ａ−Si半導
体層４の外周縁までの間隔ｄを１μｍ〜２μｍにとれば
十分であり、したがって前記ｉ−ａ−Si半導体層４の外
周面のエッチングは短時間で行なうことができる。
なお、上記実施例では、コンタクト金属層６がn+−ａ
−Si層５およびｉ−ａ−Si半導体層４の外周に張出した
状態で残るために、平坦化絶縁膜９をコンタクト金属層
６の張出し部の下にも充填するように形成する必要があ
るが、上記コンタクト金属層６をSiとほぼ同じエッチン
グレートの材料で形成すれば、ｉ−ａ−Si半導体層４の
外周面のエッチング時にコンタクト金属層６の外周面も
エッチングされるから、コンタクト金属層６をn+−ａ−
Si層５およびｉ−ａ−Si半導体層４とほぼ同じ大きさに
して、平坦化絶縁膜９を容易に形成することができる。
第３図はこのようにして製造した薄膜トランジスタを示
したもので、ここでは、コンタクト金属層６をTiで形成
し、BCl3＋CCl4でｉ−ａ−Si半導体層４およびn+−ａ−
Si層５とコンタクト金属層６の外周面をエッチングした
ものを示している。
−Si層５およびｉ−ａ−Si半導体層４の外周に張出した
状態で残るために、平坦化絶縁膜９をコンタクト金属層
６の張出し部の下にも充填するように形成する必要があ
るが、上記コンタクト金属層６をSiとほぼ同じエッチン
グレートの材料で形成すれば、ｉ−ａ−Si半導体層４の
外周面のエッチング時にコンタクト金属層６の外周面も
エッチングされるから、コンタクト金属層６をn+−ａ−
Si層５およびｉ−ａ−Si半導体層４とほぼ同じ大きさに
して、平坦化絶縁膜９を容易に形成することができる。
第３図はこのようにして製造した薄膜トランジスタを示
したもので、ここでは、コンタクト金属層６をTiで形成
し、BCl3＋CCl4でｉ−ａ−Si半導体層４およびn+−ａ−
Si層５とコンタクト金属層６の外周面をエッチングした
ものを示している。
また、上記実施例では、ゲート金属膜20とゲート絶縁
膜３とｉ−ａ−Si半導体層４およびn+−ａ−Si層５とコ
ンタクト金属層６との積層膜を一括してゲート電極２の
形状にパターニングしているが、前記n+−ａ−Si層５お
よびコンタクト金属層６は、ゲート電極２とゲート絶縁
膜３とｉ−ａ−Si半導体層４をパターニングし、次いで
平坦化絶縁膜９を形成した後に堆積させてもよく、その
場合も、n+−ａ−Si層５およびコンタクト金属層６を堆
積させ、その上にソース，ドレイン電極7,8となる金属
膜を膜付けして、この金属膜とn+−ａ−Si層５およびコ
ンタクト金属層６をソース電極７とドレイン電極８およ
びデータラインの形状にパターニングすれば、上記実施
例と同様に２回のマスク形成工程数で薄膜トランジスタ
を製造することができる。この方法で薄膜トランジスタ
を製造した場合、n+−ａ−Si層５およびコンタクト金属
層６は、ソース電極７とドレイン電極８およびデータラ
インの下にこれと同じ形状に残される。また、前記コン
タクト金属層６は必ずしも必要ではなく、その場合は、
ソース，ドレイン電極7,8をn+−ａ−Si層５に対して良
好なオーミックコンタクト性をもつ金属で形成すればよ
い。
膜３とｉ−ａ−Si半導体層４およびn+−ａ−Si層５とコ
ンタクト金属層６との積層膜を一括してゲート電極２の
形状にパターニングしているが、前記n+−ａ−Si層５お
よびコンタクト金属層６は、ゲート電極２とゲート絶縁
膜３とｉ−ａ−Si半導体層４をパターニングし、次いで
平坦化絶縁膜９を形成した後に堆積させてもよく、その
場合も、n+−ａ−Si層５およびコンタクト金属層６を堆
積させ、その上にソース，ドレイン電極7,8となる金属
膜を膜付けして、この金属膜とn+−ａ−Si層５およびコ
ンタクト金属層６をソース電極７とドレイン電極８およ
びデータラインの形状にパターニングすれば、上記実施
例と同様に２回のマスク形成工程数で薄膜トランジスタ
を製造することができる。この方法で薄膜トランジスタ
を製造した場合、n+−ａ−Si層５およびコンタクト金属
層６は、ソース電極７とドレイン電極８およびデータラ
インの下にこれと同じ形状に残される。また、前記コン
タクト金属層６は必ずしも必要ではなく、その場合は、
ソース，ドレイン電極7,8をn+−ａ−Si層５に対して良
好なオーミックコンタクト性をもつ金属で形成すればよ
い。
さらに、上記実施例では、TFTアクティブマトリック
ス型液晶表示素子用のTFTパネルにおける薄膜トランジ
スタの製造について説明したが、本発明は、上記TFTパ
ネルに限らず、透明基板上に形成される薄膜トランジス
タの製造に広く適用することができる。
ス型液晶表示素子用のTFTパネルにおける薄膜トランジ
スタの製造について説明したが、本発明は、上記TFTパ
ネルに限らず、透明基板上に形成される薄膜トランジス
タの製造に広く適用することができる。
［発明の効果］ この発明の薄膜トランジスタの製造方法によれば、積
層膜のパターニングおよび半導体層の外周面のエッチン
グを同じレジストマスクにより行なうので、マスク形成
工程を少なくすることができる上、半導体層の外形はゲ
ート電極である金属層よりも小さくなるので、ゲート電
極の外周の光が半導体層に直接当たらなくなって、遮光
性を充分なものとすることができるという効果を奏す
る。
層膜のパターニングおよび半導体層の外周面のエッチン
グを同じレジストマスクにより行なうので、マスク形成
工程を少なくすることができる上、半導体層の外形はゲ
ート電極である金属層よりも小さくなるので、ゲート電
極の外周の光が半導体層に直接当たらなくなって、遮光
性を充分なものとすることができるという効果を奏す
る。
第１図および第２図は本発明の一実施例を示したもの
で、第１図は薄膜トランジスタの製造工程図、２図は第
１図のII−II線に沿う断面図である、第３図は本発明の
他の実施例を示す製造された薄膜トランジスタの断面図
である。第４図は出願人が先に提案した製造方法で薄膜
トランジスタを製造したTFTパネルの一部分の平面図、
第５図は第４図のＶ−Ｖ線に沿う拡大断面図である。 １……透明基板、２……ゲート電極、３……ゲート絶縁
膜、４……ｉ−ａ−Si半導体層、５……n+−ａ−Si層、
６……コンタクト金属層、７……ソース電極、８……ド
レイン電極、９……平坦化絶縁膜、10……画素電極、20
……ゲート金属膜、21……レジストマスク。
で、第１図は薄膜トランジスタの製造工程図、２図は第
１図のII−II線に沿う断面図である、第３図は本発明の
他の実施例を示す製造された薄膜トランジスタの断面図
である。第４図は出願人が先に提案した製造方法で薄膜
トランジスタを製造したTFTパネルの一部分の平面図、
第５図は第４図のＶ−Ｖ線に沿う拡大断面図である。 １……透明基板、２……ゲート電極、３……ゲート絶縁
膜、４……ｉ−ａ−Si半導体層、５……n+−ａ−Si層、
６……コンタクト金属層、７……ソース電極、８……ド
レイン電極、９……平坦化絶縁膜、10……画素電極、20
……ゲート金属膜、21……レジストマスク。
Claims (1)
- 【請求項１】基板上に金属膜、絶縁膜、半導体層を積層
し、この積層膜の上にゲート電極に対応する形状のレジ
ストマスクを形成して前記積層膜をレジストマスクの形
状にパターニングし、このレジストマスクを残したま
ま、少なくとも前記積層膜の半導体層の外周面をエッチ
ングして該半導体層を前記金属膜の外形よりも小さく
し、この後、前記半導体層に接続されるソース電極およ
びドレイン電極を形成することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382389A JP2715521B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382389A JP2715521B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214124A JPH02214124A (ja) | 1990-08-27 |
| JP2715521B2 true JP2715521B2 (ja) | 1998-02-18 |
Family
ID=12397207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3382389A Expired - Fee Related JP2715521B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715521B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669093B1 (ko) * | 1999-11-05 | 2007-01-16 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100483232C (zh) * | 2006-05-23 | 2009-04-29 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN100461433C (zh) * | 2007-01-04 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种tft阵列结构及其制造方法 |
| JP5638833B2 (ja) * | 2010-04-22 | 2014-12-10 | 株式会社ジャパンディスプレイ | 画像表示装置及びその製造方法 |
| US8895375B2 (en) | 2010-06-01 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing the same |
-
1989
- 1989-02-15 JP JP3382389A patent/JP2715521B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669093B1 (ko) * | 1999-11-05 | 2007-01-16 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02214124A (ja) | 1990-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |