DE4440857C2 - Verfahren zur Herstellung einer Gateelektrode einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung einer Gateelektrode einer HalbleitervorrichtungInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 88
- 229920005591 polysilicon Polymers 0.000 claims description 88
- 239000007789 gas Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 19
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical group N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 7
- 229910052731 fluorine Inorganic materials 0.000 description 7
- 239000011737 fluorine Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 239000000376 reactant Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur
Herstellung einer Gateelektrode einer Halbleitervorrichtung
und insbesondere ein Verfahren zur Herstellung einer Gate
elektrode mit zwei Polysiliciumschichten, wobei sich die
Korngröße der einen Schicht von der Korngröße der anderen
Schicht unterscheidet, und einer Silicidschicht, um die
Diffusion von Fluorgas durch Kornbegrenzungen innerhalb der
der Polysiliciumschichten und das anschließende Eindringen
eines derartigen Gases in einen Gateoxidfilm während der
Bildung einer Wolframsilicidschicht zu verhindern.
Gemäß dem Stand der Technik werden Polycidstrukturen mit
einer einzelnen Polysiliciumschicht und einer
Wolframsilicidschicht in breitem Umfang zur Herstellung von
Transistor-Gate-Elektroden in einer Halbleitervorrichtung
verwendet.
Ein Verfahren zur Herstellung einer Gateelektrode mit
einer Polycidstruktur ist nachstehend angegeben.
Nach Bildung eines Gateoxidfilms auf einem Siliciumsub
strat wird eine Polysiliciumschicht auf dem Gateoxidfilm
durch chemisches Abscheiden aus der Gasphase bei niedrigem
Druck (low pressure chemical vapor deposition, LPCVD) bei
einer Temparatur von etwa 600°C gebildet. Eine Wolframsili
cidschicht wird sodann auf der Polysiliciumschicht durch che
mische Abscheidung aus der Dampfphase (chemical vapor deposition,
CVD) unter Verwendung von WF6-Gas gebildet. Bei Durch
führung der Wärmebehandlung wird die Gateelektrode mittels
eines "Word Line"-Maskierungsverfahrens gebildet.
Während dieser Wärmebehandlung diffundiert rasch Fluor
(F) aus dem WF6-Gas, das zur Bildung der Wolframsilicid-
Schicht verwendet wird, entlang der Korngrenzen der Polysili
ciumschicht und dringt schließlich in den Gateoxidfilm.
Infolgedessen nimmt die Dicke des Gateoxidfilms zu, wodurch
die elektrischen Eigenschaften des Gateoxidfilms
beeinträchtigt werden.
Bekannt (US 4 354 309) ist ferner ein Verfahren zur
Verhinderung eines starken Kornwachstums und von
Löcherbildung in einem Polysilciumgate durch Abscheidung der
Polysiliciumschicht in mehreren Schritten, wobei zunächst
eine intrinsische Polysiliciumschicht gebildet wird. Die
intrinsische Schicht über einer Gateoxidschicht reduziert das
Korn- bzw. Löcherwachstum im Polisiliciumgate.
Aufgabe der vorliegenden Erfindung ist es, ein
verbessertes Verfahren zur Herstellung einer Gateelektrode
einer Halbleitervorrichtung bereitzustellen, wobei die
Verbesserung insbesondere die elektrischen Eigenschaften
einer derartigen Vorrichtung betrifft, und ein
Mittel zur
Verhinderung der Diffusion von Fluor entlang der Korngrenzen
innerhalb der Polysiliciumschichten und zur Verhinderung des
sich daraus ergebenden Eindringens von Fluor in den
Gateoxidfilm während der Bildung der Wolframsilicidschicht
bereitzustellen.
Erfindungsgemäß werden ein Gateoxidfilm und eine erste
Polysiliciumschicht nacheinander auf einem Siliciumsubstrat
gebildet. Die erste Polysiliciumschicht wird zur Erhöhung der
Korngröße getempert. Eine zweite Polysiliciumschicht wird auf
der ersten Polysiliciumschicht gebildet. Die zweite Polysili
ciumschicht wird zur Erhöhung der Größe der Körner getempert.
Eine Wolframsilicidschicht wird auf der zweiten Polysilicium
schicht gebildet. Die erste und zweite Polysiliciumschicht
und die Wolframsilicidschicht werden sodann mittels eines
Maskierungsverfahrens und eines Ätzverfahrens partiell ge
ätzt, wodurch eine Gateelektrode entsteht. Ein wichtiges
Merkmal dieses Verfahrens besteht darin, die Größe der Körner
innerhalb der ersten Polysiliciumschicht unterschiedlich von
der Größe der Körner der zweiten Polysiliciumschicht auszuge
stalten. Die Größe der Körner der ersten Polysiliciumschicht
kann entweder größer oder kleiner als die Größe der Körner
der zweiten Polysiliciumschicht gemacht werden. Besteht die
gewünschte Wirkung darin, die Körner der zweiten Schicht grö
ßer als die Körner der ersten Schicht zu machen, so werden
die erste Polysiliciumschicht unter Verwendung von SiH4-Gas
und PH3-Gas gebildet und die zweite Polysiliciumschicht unter
Verwendung von Si2H6-Gas und PH3-Gas gebildet. Besteht die
gewünschte Wirkung darin, die Körner der ersten Schicht grö
ßer als die Körner der zweiten Schicht zu machen, so wird die
erste Polysiliciumschicht unter Verwendung von Si2H6-Gas und
PH3-Gas und die zweite Polysiliciumschicht unter Verwendung
von SiH4-Gas und PH3-Gas gebildet. Die erste Polysilicium
schicht und die zweite Polysiliciumschicht werden bei Tempe
raturen im Bereich von 500-530°C gebildet. Die Wärmebehand
lung zur Bildung der ersten und zweiten Polysiliciumschicht
wird unter Verwendung eines inerten Gases bei Temperaturen im
Bereich von 600-650°C für 4-10 Stunden durchgeführt. Beim
verwendeten inerten Gas kann es sich entweder um Argon (Ar)
oder Stickstoff (N2) handeln. Keine Korngrenze innerhalb der
ersten Polysiliciumschicht ist in vertikaler Richtung mit
einer Korngrenze innerhalb der zweiten Polysiliciumschicht an
der Grenzfläche zwischen der ersten und zweiten Polysilicium
schicht ausgerichtet.
Ein besseres Verständnis der vorliegenden Erfindung er
gibt sich beim Studium der nachstehenden ausführlichen Be
schreibung in Verbindung mit der Zeichnung. Es zeigen:
Fig. 1A-1D Querschnittansichten zur Erläuterung der verschie
denen Stufen bei der Bildung einer erfindungsgemäßen Gate
elektrode.
Gleiche Bezugszeichen beziehen sich in sämtlichen Figu
ren auf gleiche Teile.
Fig. 1A-1D stellen Querschnittansichten zur Erläuterung
einer erfindungsgemäßen Ausführungsform zur Herstellung einer
Gateelektrode dar.
In Fig. 1A werden ein Gateoxidfilm 2 und die erste Poly
siliciumschicht 3 nacheinander auf einem Siliciumsubstrat 1
gebildet. Eine Wärmebehandlung wird durchgeführt, um die
Korngröße der ersten Polysiliciumschicht 3 zu erhöhen.
Die erste Polysiliciumschicht 3 wird auf der Gateoxid
schicht 2 in einer Kammer durch Einsatz von SiH4- und PH3-Gas
oder Si2H6- und PH3-Gas, je nachdem ob kleinere bzw. größere
Korngrößen erwünscht sind, bei Temperaturen im Bereich von
500-530°C gebildet. Um die Größe der Körner 3A der ersten Po
lysiliciumschicht 3 zu erhöhen, wird eine Wärmebehandlung in
einer Kammer durchgeführt und ein Inertgas, wie Argon (Ar)
oder Stickstoff (N2), bei einer Temperatur im Bereich von
600-650°C für eine Zeitspanne von 4-10 Stunden eingeleitet.
Gemäß Fig. 1B wird eine zweite Polysiliciumschicht 4
über der ersten Polysiliciumschicht 3 ausgebildet und eine
Wärmebehandlung wird durchgeführt, um die Korngröße der zwei
ten Polysiliciumschicht 4 zu erhöhen.
Die zweite Polysiliciumschicht 4 wird in einer Kammer
mittels Zufuhr von Si2H6- und PH3-Gas bzw. von SiH4- und PH3-
Gas, je nachdem ob kleinere oder größere Korngrößen erwünscht
sind, bei Temperaturen im Bereich von 500-530°C gebildet. Um
die Größe der Körner 4A in der zweiten Polysiliciumschicht 4
zu erhöhen, wird eine Wärmebehandlung in der Kammer mit einem
Inertgas, wie Argon (Ar) oder Stickstoff (N2), bei Temperatu
ren im Bereich von 600-650°C für eine Zeitspanne von 4-10
Stunden durchgeführt.
Ein wichtiger Faktor in Bezug auf die Fig. 1A und 1B
besteht in der Art der Reaktantengase, die während der Bil
dung der einzelnen Polysiliciumschichten verwendet werden.
Bei der Bildung der ersten Polysiliciumschicht 3 bzw. der
zweiten Polysiliciumschicht 4 variiert die Korngröße inner
halb der einzelnen Schichten 3A und 4A je nachdem, ob als Re
aktantengase SiH4 oder Si2H6 verwendet werden.
Die Körner 4A der durch Si2H6-Gas als Reaktantengas ge
bildeten Polysiliciumschicht 4 sind um den Faktor 2-4 größer
als die Körner 3A der durch SiH4 als Reaktantengas gebildeten
Polysiliciumschicht 3.
Daher ist keine der Korngrenzen 3B innerhalb der ersten
Polysiliciumschicht in vertikaler Richtung mit einer Korn
grenze 4B innerhalb der zweiten Polysiliciumschicht an der
Grenzfläche zwischen der ersten und zweiten Polysilicium
schicht 3 bzw. 4 ausgerichtet.
Alternativ können gemäß einer weiteren Ausführungsform
der Erfindung die erste Polysiliciumschicht 3 unter Verwen
dung von Si2H6-Gas und die zweite Polysiliciumschicht 4 unter
Verwendung von SiH4-Gas gebildet werden, was dazu führt, daß
die Körner 3A der ersten Polysiliciumschicht 3 größer sind
als die Körner 4A der zweiten Polysiliciumschicht 4. Keine
Korngrenze 3B innerhalb der ersten Polysiliciumschicht 3 ist
in vertikaler Richtung zu einer Korngrenze 4B innerhalb der
zweiten Polysiliciumschicht 4 an der Grenzfläche zwischen der
ersten und zweiten Polysiliciumschicht 3 bzw. 4 ausgerichtet.
Gemäß Fig. 1C wird eine Wolframsilicidschicht 5 auf der
zweiten Polysiliciumschicht 4 unter Verwendung von WF6-Gas
gebildet. Anschließend wird die Wolframsilicidschicht einer
Wärmebehandlung bei einer hohen Temperatur unterzogen.
Während der Wärmebehandlung diffundiert im allgemeinen
Fluor aus dem WF6-Gas entlang den Korngrenzen der ersten und
zweiten Polysiliciumschicht. Jedoch kann aufgrund der unter
schiedlichen Größen der Körner der ersten und zweiten Polysi
liciumschicht und aufgrund von deren relativen Ausrichtung,
wobei keine Korngrenze 3B der ersten Polysiliciumschicht in
vertikaler Richtung mit einer Korngrenze 4B der zweiten Poly
siliciumschicht 4 an der Grenzfläche zwischen der ersten und
der zweiten Polysiliciumschicht 3 bzw. 4 ausgerichtet ist,
das Fluor nicht in den Gateoxidfilm 2 diffundieren oder in
diesen eindringen.
Gemäß Fig. 1D werden die erste und zweite Polysilicium
schicht 3 bzw. 4 und die Wolframsilicidschicht 5 partiell
mittels eines "word line"-Maskierungsverfahrens und eines
Ätzverfahrens partiell geätzt, wodurch eine Gateelektrode 10
gebildet wird.
Erfindungsgemäß wird die Diffusion von Fluorgas durch
die Korngrenzen zwischen den Polysiliciumschichten und das
anschließende Eindringen eines derartigen Gases in einen
Gateoxidfilm während der Bildung des Wolframsilicids verhin
dert. Die Verhinderung einer derartigen Diffusion und des
Eindringens wird durch das Vorliegen von zwei Polysiliciumschichten
verhindert, wobei eine Schicht eine Korngröße auf
weist, die sich von der Korngröße der anderen Schicht unter
scheidet. Dadurch werden die elektrischen Eigenschaften eines
Transistors in einer Halbleitervorrichtung verbessert.
Claims (11)
1. Verfahren zur Herstellung einer Gateelektrode einer
Halbleitervorrichtung, welches folgende Schritte umfaßt:
sequentielle Bildung eines Gateoxidfilms und einer er sten Polysiliciumschicht auf einem Siliciumsubstrat;
Tempern der ersten Polysiliciumschicht zur Erhöhung der Größe von deren Körnern;
Bilden einer zweiten Polysiliciumschicht auf der ersten Polysiliciumschicht;
Tempern der zweiten Polysiliciumschicht zur Erhöhung der Größe von deren Körnern;
Bilden einer Wolframsilicidschicht auf der zweiten Poly siliciumschicht; und
Ätzen der Wolframsilicidschicht, der zweiten Polysili ciumschicht und der ersten Polysiliciumschicht mittels eines Maskierungsverfahrens und eines Ätzverfahrens, wodurch eine Gateelektrode gebildet wird.
sequentielle Bildung eines Gateoxidfilms und einer er sten Polysiliciumschicht auf einem Siliciumsubstrat;
Tempern der ersten Polysiliciumschicht zur Erhöhung der Größe von deren Körnern;
Bilden einer zweiten Polysiliciumschicht auf der ersten Polysiliciumschicht;
Tempern der zweiten Polysiliciumschicht zur Erhöhung der Größe von deren Körnern;
Bilden einer Wolframsilicidschicht auf der zweiten Poly siliciumschicht; und
Ätzen der Wolframsilicidschicht, der zweiten Polysili ciumschicht und der ersten Polysiliciumschicht mittels eines Maskierungsverfahrens und eines Ätzverfahrens, wodurch eine Gateelektrode gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die Korngröße der ersten Polysiliciumschicht sich von der
Korngröße der zweiten Polysiliciumschicht unterscheidet.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
dass die Körner der ersten Polysiliciumschicht größer als die
Körner der zweiten Polysiliciumschicht sind.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
dass die Größe der Körner der ersten Polysiliciumschicht
geringer als die Größe der Körner der zweiten Polysilicium
schicht ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die erste Polysiliciumschicht unter Verwendung von SiH4-
Gas und PH3-Gas und die zweite Polysiliciumschicht unter Ver
wendung von Si2H6-Gas und PH3-Gas gebildet werden.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass
die erste Polysiliciumschicht unter Verwendung von Si2H6-Gas
und PH3-Gas und die zweite Polysiliciumschicht unter
Verwendung von SiH4-Gas und PH3-Gas gebildet werden.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass
die erste und die zweite Polysiliciumschicht bei einer
Temperatur im Bereich von 500-530°C gebildet werden.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die Wärmebehandlung zur Bildung der ersten und der zwei
ten Polysiliciumschicht unter Verwendung eines Inertgases bei
einer Temperatur im Bereich von 600-650°C für eine Zeitspanne
von 4-10 Stunden durchgeführt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
dass es sich beim Inertgas um Argon (Ar) handelt.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
dass es sich beim Inertgas um Stickstoff (N2) handelt.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass keine Korngrenze innerhalb der ersten Polysiliciumschicht
in vertikaler Richtung mit einer Korngrenze innerhalb der
zweiten Polysiliciumschicht an der Grenzfläche zwischen der
ersten und zweiten Polysiliciumschicht ausgerichtet wird.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93024301A KR970003894B1 (en) | 1993-11-16 | 1993-11-16 | Method of forming a gate electrode on the semiconductor device |
| GB9507837A GB2300298B (en) | 1993-11-16 | 1995-04-18 | Method of forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4440857A1 DE4440857A1 (de) | 1995-05-18 |
| DE4440857C2 true DE4440857C2 (de) | 2002-10-24 |
Family
ID=26306885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4440857A Expired - Lifetime DE4440857C2 (de) | 1993-11-16 | 1994-11-15 | Verfahren zur Herstellung einer Gateelektrode einer Halbleitervorrichtung |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5441904A (de) |
| JP (1) | JPH07283411A (de) |
| DE (1) | DE4440857C2 (de) |
| GB (1) | GB2300298B (de) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135166B1 (ko) * | 1993-07-20 | 1998-04-25 | 문정환 | 반도체장치의 게이트 형성방법 |
| JP3029235B2 (ja) * | 1993-12-29 | 2000-04-04 | 現代電子産業株式会社 | 半導体素子の電荷貯蔵電極形成方法 |
| JPH07312353A (ja) * | 1994-05-17 | 1995-11-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2590746B2 (ja) * | 1994-07-29 | 1997-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| CN1081832C (zh) * | 1995-02-27 | 2002-03-27 | 现代电子产业株式会社 | 制造金属氧化物半导体场效应晶体管的方法 |
| US5652156A (en) * | 1995-04-10 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Layered polysilicon deposition method |
| KR0161735B1 (ko) * | 1995-06-30 | 1999-02-01 | 김주용 | 반도체 소자의 제조방법 |
| JPH0964209A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6703672B1 (en) * | 1995-09-29 | 2004-03-09 | Intel Corporation | Polysilicon/amorphous silicon composite gate electrode |
| US5849629A (en) * | 1995-10-31 | 1998-12-15 | International Business Machines Corporation | Method of forming a low stress polycide conductors on a semiconductor chip |
| US6194296B1 (en) * | 1995-10-31 | 2001-02-27 | Integrated Device Technology, Inc. | Method for making planarized polycide |
| US5981364A (en) * | 1995-12-06 | 1999-11-09 | Advanced Micro Devices, Inc. | Method of forming a silicon gate to produce silicon devices with improved performance |
| KR100203896B1 (ko) * | 1995-12-15 | 1999-06-15 | 김영환 | 게이트 전극 형성방법 |
| US5665611A (en) * | 1996-01-31 | 1997-09-09 | Micron Technology, Inc. | Method of forming a thin film transistor using fluorine passivation |
| US5767004A (en) * | 1996-04-22 | 1998-06-16 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming a low impurity diffusion polysilicon layer |
| IT1289540B1 (it) * | 1996-07-10 | 1998-10-15 | Sgs Thomson Microelectronics | Metodo per trasformare automaticamente la fabbricazione di una cella di memoria eprom nella fabbricazione di una cella di memoria |
| US5840607A (en) * | 1996-10-11 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application |
| JP3598197B2 (ja) * | 1997-03-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW379371B (en) * | 1997-12-09 | 2000-01-11 | Chen Chung Jou | A manufacturing method of tungsten silicide-polysilicon gate structures |
| JPH11307765A (ja) * | 1998-04-20 | 1999-11-05 | Nec Corp | 半導体装置及びその製造方法 |
| TW374801B (en) * | 1998-04-21 | 1999-11-21 | Promos Technologies Inc | Method of interface flattening of polycide/polysilicon/Wsix |
| JP3338383B2 (ja) * | 1998-07-30 | 2002-10-28 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2000150882A (ja) * | 1998-09-04 | 2000-05-30 | Toshiba Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| US6114196A (en) * | 1999-01-11 | 2000-09-05 | United Microelectronics Corp. | Method of fabricating metal-oxide semiconductor transistor |
| US6069061A (en) * | 1999-02-08 | 2000-05-30 | United Microelectronics Corp. | Method for forming polysilicon gate |
| US6329670B1 (en) | 1999-04-06 | 2001-12-11 | Micron Technology, Inc. | Conductive material for integrated circuit fabrication |
| US6797601B2 (en) * | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6730584B2 (en) * | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6635939B2 (en) | 1999-08-24 | 2003-10-21 | Micron Technology, Inc. | Boron incorporated diffusion barrier material |
| US6420275B1 (en) | 1999-08-30 | 2002-07-16 | Micron Technology, Inc. | System and method for analyzing a semiconductor surface |
| US6277719B1 (en) * | 1999-11-15 | 2001-08-21 | Vanguard International Semiconductor Corporation | Method for fabricating a low resistance Poly-Si/metal gate |
| TW552669B (en) * | 2000-06-19 | 2003-09-11 | Infineon Technologies Corp | Process for etching polysilicon gate stacks with raised shallow trench isolation structures |
| US6670263B2 (en) * | 2001-03-10 | 2003-12-30 | International Business Machines Corporation | Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size |
| DE10115228B4 (de) | 2001-03-28 | 2006-07-27 | Samsung Electronics Co., Ltd., Suwon | Steuerung des anormalen Wachstums bei auf Dichlorsilan (DCS) basierenden CVD-Polycid WSix-Filmen |
| JP3781666B2 (ja) * | 2001-11-29 | 2006-05-31 | エルピーダメモリ株式会社 | ゲート電極の形成方法及びゲート電極構造 |
| US6780741B2 (en) * | 2003-01-08 | 2004-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a novel gate electrode structure comprised of a silicon-germanium layer located between random grained polysilicon layers |
| US7229919B2 (en) * | 2003-01-08 | 2007-06-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a random grained polysilicon layer and a method for its manufacture |
| US20040209467A1 (en) * | 2003-04-21 | 2004-10-21 | Sinclair Wang | Method for reducing plasma related damages |
| KR100543655B1 (ko) * | 2003-06-30 | 2006-01-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7358197B2 (en) * | 2003-10-23 | 2008-04-15 | United Microelectronics Corp. | Method for avoiding polysilicon film over etch abnormal |
| US7497959B2 (en) * | 2004-05-11 | 2009-03-03 | International Business Machines Corporation | Methods and structures for protecting one area while processing another area on a chip |
| JP4671775B2 (ja) | 2004-06-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7382028B2 (en) * | 2005-04-15 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming silicide and semiconductor device formed thereby |
| KR100678476B1 (ko) * | 2005-04-21 | 2007-02-02 | 삼성전자주식회사 | 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 |
| US20080251864A1 (en) * | 2007-04-11 | 2008-10-16 | Yuanning Chen | Stacked poly structure to reduce the poly particle count in advanced cmos technology |
| US20080296705A1 (en) * | 2007-05-29 | 2008-12-04 | United Microelectronics Corp. | Gate and manufacturing method of gate material |
| KR20090032196A (ko) * | 2007-09-27 | 2009-04-01 | 주성엔지니어링(주) | 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법 |
| JP2010157583A (ja) * | 2008-12-26 | 2010-07-15 | Toshiba Corp | 縦型ダイオード及びその製造方法並びに半導体記憶装置 |
| KR20210018725A (ko) * | 2019-08-09 | 2021-02-18 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354309A (en) * | 1978-12-29 | 1982-10-19 | International Business Machines Corp. | Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816425A (en) * | 1981-11-19 | 1989-03-28 | Texas Instruments Incorporated | Polycide process for integrated circuits |
| JP2505736B2 (ja) * | 1985-06-18 | 1996-06-12 | キヤノン株式会社 | 半導体装置の製造方法 |
| JPS6344770A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
| JPH01191447A (ja) * | 1988-01-26 | 1989-08-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4829024A (en) * | 1988-09-02 | 1989-05-09 | Motorola, Inc. | Method of forming layered polysilicon filled contact by doping sensitive endpoint etching |
| JP2662029B2 (ja) * | 1989-05-12 | 1997-10-08 | 松下電子工業株式会社 | Ｍｏｓ型トランジスタの製造方法 |
| US5212105A (en) * | 1989-05-24 | 1993-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
| US5093700A (en) * | 1989-12-20 | 1992-03-03 | Nec Electronics Inc. | Single gate structure with oxide layer therein |
| JPH04142081A (ja) * | 1990-10-02 | 1992-05-15 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ |
| KR920020763A (ko) * | 1991-04-19 | 1992-11-21 | 김광호 | 반도체장치 및 그 제조방법 |
| US5350698A (en) * | 1993-05-03 | 1994-09-27 | United Microelectronics Corporation | Multilayer polysilicon gate self-align process for VLSI CMOS device |
-
1994
- 1994-11-15 DE DE4440857A patent/DE4440857C2/de not_active Expired - Lifetime
- 1994-11-15 US US08/341,892 patent/US5441904A/en not_active Expired - Lifetime
- 1994-11-16 JP JP6281936A patent/JPH07283411A/ja active Pending
-
1995
- 1995-04-18 GB GB9507837A patent/GB2300298B/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354309A (en) * | 1978-12-29 | 1982-10-19 | International Business Machines Corp. | Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283411A (ja) | 1995-10-27 |
| GB2300298A (en) | 1996-10-30 |
| GB9507837D0 (en) | 1995-05-31 |
| GB2300298B (en) | 1999-09-22 |
| DE4440857A1 (de) | 1995-05-18 |
| US5441904A (en) | 1995-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| R081 | Change of applicant/patentee |
Owner name: 658868 N.B. INC., CA Free format text: FORMER OWNER: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD., ICHON, KR Effective date: 20111013 Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD., ICHON, KYONGGI, KR Effective date: 20111013 |
|
| R082 | Change of representative |
Representative=s name: HOEFER & PARTNER, DE Effective date: 20111013 Representative=s name: ISARPATENT, DE Effective date: 20111013 Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20111013 Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20111013 |
|
| R082 | Change of representative |
Representative=s name: HOEFER & PARTNER, DE |
|
| R081 | Change of applicant/patentee |
Owner name: 658868 N.B. INC., CA Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KR Effective date: 20120821 Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR Effective date: 20120821 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT, DE Effective date: 20120821 Representative=s name: ISARPATENT, DE Effective date: 20120907 Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20120821 Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE Effective date: 20120907 Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20120821 Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20120907 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE |
|
| R081 | Change of applicant/patentee |
Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA Free format text: FORMER OWNER: 658868 N.B. INC., SAINT JOHN, NEW BRUNSWICK, CA Effective date: 20140925 |
|
| R082 | Change of representative |
Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE Effective date: 20140925 |
|
| R071 | Expiry of right | ||
| R071 | Expiry of right |