KR0161735B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 텅스텐 폴리사이드로 구비된 게이트 전극을 형성할 때 텅스텐 폴리사이드로부터 게이트 산화막으로 플로린(F)이 확산되는 것을 억제 하기 위하여 텅스텐 실리사이드막을 2중층으로 형성하고, 산소 분위기에서 상부의 텅스텐 실리사이드막의 작은 입자 표면에 산화막을 형성하는 동시에 주위에 있는 플로린이 산화막 속에 포함되도록 하여 그로 인하여 후속의 고온 공정에서 상부의 텅스텐 실리사이드막에 포함된 플로린이 하부의 게이트 산화막으로 확산되는 것을 억제할 수가 있다.

Description

반도체소자의 제조방법
제1도 내지 제3도는 본 발명의 실시예에 의한 폴리사이드 구조를 갖는 게이트전극을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘막 4 : 하부 텅스텐 실리사이드막
5 : 상부 텅스텐 실리사이드막 6 : 산화막
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 텅스텐 폴리사이드로 구비된 게이트전극을 형성할 때 턴스텐 폴리사이드로부터 게이트 산화막으로 플로린(F)이 확산되는 것을 억제하는 반도체소자 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 게이트전극으로 다결정실리콘층만 사용하는 경우에 워드라인의 저항이 증대되어 반도체소자의 동작속도가 저하되는 것을 방지하기 위하여 게이트전극 상부에 저항이 적은 금속 실리사이드 예를 들어 텅스텐 실리사이드를 적층하는 구조가 대두되었다.
고집적화 및 고속화된 반도체소자에 사용되는 텅스텐 폴리사이드 게이트는 집적화 및 고속화가 계속되면서 게이트 저항의 감소 관점에서 폴리실리콘막에 두께에 대한 텅스텐 실리사이드막의 두께를 증가시켜야 한다. 또한, 토폴로지를 완화시켜야 하는 경우에 텅스텐 폴리실리콘의 두께는 오히려 증가하지만 폴리실리콘막의 두께는 상대적으로 감소되어 후속의 고온공정에서 텅스텐 실리사이드에 포함된 플로린이 게이트 산화막으로 확산되어 게이트 산화막의 열화를 가속시키게 되는 문제가 발생된다.
따라서, 본 발명은 폴리실리콘막과 텅스텐 실리사이드가 적층된 폴리사이드 구조의 게이트 전극을 형성한 후 후속공정의 고온 열공정에서 게이트 산화막으로 플로린이 확산되지 않도록 텅스텐 실리사이드막을 2중층으로 형성하고, 산소 분위기에서 결정화 어닐링을 시켜 플로린이 상부층의 텅스텐 실리사이드막에 고착화되도록하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서, 실리콘기판에 게이트 산화막을 형성하고, 그 상부에 도프된 폴리실리콘막을 증착하는 단계와,
상기 폴리실리콘막 상부에 WF6, SiH4의 개스로 440-480℃의 온도에서 LPCVD 방법으로 텅스텐 실리사이드막을 증착하여 700-800Å 두께의 비정질구조의 하부 텅스텐 실리사이드막과 600-800Å두께의 작은 조각을 갖는 비정질구조의 상부 텅스텐 실리사이드막을 형성하는 단계와,
고온의 산소 분위기에서 결정화시켜서 상기의 상부 텅스텐 실리사이드막에 있는 작은 조각의 비정질실리콘층이 표면에 플로린이 포함된 얇은 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제3도는 본 발명의 실시예에 의해 게이트 전극을 형성하는 단면도이다.
제1도는 실리콘기판(1)의 일정상부에 LOCOS공정방법으로 소자분리산화막(도시안됨)을 형성하고, 노출된 실리콘기판(1)에 게이트산화막(2)을 형성하고, 그 상부에 도프된 폴리실리콘막(3)을 증착한 단면도이다.
제2도는 상기 폴리실리콘막(3) 상부에 WF6, SiH4의 개스, 440-480℃의 온도의 조건에서 LPCVD(Low Prssure Chemical Vapor Deposition) 방법으로 텅스텐 실리사이드막을 증착하여 1300-1500Å 두께로 증착하면 700-800Å두께의 비정질 구조의 하부 텅스텐 실리사이드막(4)으로 형성되고, 그 상부에 500-800Å 두께는 작은 조각을 갖는 비정질구조의 상부 텅스텐 실리사이드막(5)으로 형성된 것을 도시한 단면도이다.
참고로, 종래에는 텅스텐 실리사이드막을 400℃정도의 온도에서 1200Å두께로 증착하여도 균일한 비정질구조를 갖는 텅스텐 실리사이드막이 형성된다.
제3도는 700-900℃의 산소 분위기에서 결정화시켜서 상기의 상부 텅스텐 실리사이드막(5)을 작은 조각의 비정질실리콘층의 틈 사이로 산소를 침투시켜서 작은 조각의 비정질실리콘층의 표면에 얇은 산화막(6)을 형성하는 동시에 상부 텅스텐 실리사이드막에 포함된 플로린이 산화막(6)으로 포함되도록 한 단면도로서, 후속의 공정에서 상부 텅스텐 실리사이드막으로부터 플로린이 게이트 산화막으로 확산되는 것이 억제된다.
참고로, 폴리실리콘막의 두께가 700Å이고, 텅스텐 실리사이드막의 두께가 1300Å인 경우에 저항(Rs)은 19Ω/□이며, 폴리실리콘막의 두께가 1000Å이고, 텅스텐 실리사이드막의 두께가 1000Å인 경우에 저항(Rs)은 13Ω/□이며, 폴리실리콘막의 두께가 700Å이고, 본 발명에 의해 증착한 텅스텐 실리사이드막의 두께가 1300Å인 경우에 저항(Rs)은 11Ω/□으로 측정되며, 상기와 같은 폴리사이드 구조를 갖는 게이트 산화막의 시간에 따른 절연 파괴를 측정 하였을 때 거의 유사하게 나타났다. 즉, 본 발명을 적용하는 경우에 게이트 산화막 절연파괴특성의 열화 없이 게이트의 저항이 현격하게 감소되는 것을 알 수 있다.
상기한 바와 같이 본 발명에 의하면, 텅스텐 실리사이드막을 2중층으로 형성하고, 산소 분위기에서 상부의 텅스텐 실리사이드막의 작은 입자 표면에 산화막을 형성할 때 주위에 있는 플로린이 산화막 속으로 포함되도록 함으로 인하여 후속의 고온 공정에서 상부의 텅스텐 실리사이드막에 포함된 플로린이 하부의 게이트 산화막으로 확산되는 것을 억제할 수가 있다.
또한, 고집적화 및 고속화된 모스 트랜지스터에서 게이트 저항의 감소 및 토폴로지의 완화 측면에서 텅스텐 실리사이드막의 두께를 증착시킬 때 텅스텐 실리사이드막에 의해 게이트 산화막의 열화가 가속화되는 것을 억제할 수가 있다.

Claims (2)

  1. 반도체소자의 제조방법에 있어서, 실리콘기판에 게이트 산화막을 형성하고, 그 상부에 도포된 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막 상부에 WF6, SiH4의 개스와 440-480℃의 온도에서 LPCVD 방법으로 텅스텐 실리사이드막을 증착하여 700-800Å 두께의 비정질구조의 하부 텅스텐 실리사이드막과 600-800Å두께의 작은 조각을 갖는 비정질구조의 상부 텅스텐 실리사이드막을 형성하는 단계와, 고온의 산소 분위기에서 결정화시켜서 상기의 상부 텅스텐 실리사이드막에 있는 작은 조각의 비정질실리콘층이 표면에 플로린이 포함된 얇은 산화막을 형성하는 단계를 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 산소분위기에 산화막을 형성하는 공정은 700-900℃의온도에서 실시하는 것을 특징으로 하는 반도체소자 제조방법.
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