KR100258493B1 - 저항소자를 갖는 반도체장치 및 그의 제조방법 - Google Patents

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다쓰야 우사미
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가네꼬 히사시
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Abstract

산화실리콘막 등으로 이루어진 베이스 절연막이 실리콘기판의 표면상에 형성되며 비도핑 폴리실리콘막(저항층)이 열적 CVD 에 의해 베이스 절연막상에 선택적으로 형성된다. 제 1 산화실리콘막과 BPSG 막이 베이스 절연막과 폴리실리콘막의 전표면에 연속적으로 형성된다. 다음에, 폴리실리콘막에 도달하는 두 개의 구멍이 BPSG 막과 제 1 산화실리콘막에 형성되며, 불순물이 이들 구멍을 통해 폴리실리콘막의 표면으로 선택적으로 도핑된다. 결국, 고저항부가 두 구멍 사이의 폴리실리콘막에서 형성된다. 다음에, 구멍이 금속층으로 채워지며 금속층에 접속될 금속배선이 BPSG 막의 표면상에 형성된다. 다음에, 제 2 산화실리콘막이 바이어스 ECR(전자 사이클로트론 공명)CVD 에 의해 BPSG 막과 금속배선의 전표면 상에 형성되어 금속배선 등을 코팅한다.

Description

저항소자를 갖는 반도체장치 및 그의 제조방법 {SEMICONDUCTOR DEVICE HAVING PESISTOR ELEMENT AND METHOD OF FABRICATING SAME}
본 발명은 폴리실리콘으로 만들어진 저항소자를 갖는 반도체장치에 관한 것이며, 더 상세하게는 저항소자가 안정된 저항을 갖는 반도체장치에 관한 것이다.
최근에, 반도체장치의 집적화 및 패킹밀도가 점점 더 높아지고 있다. 그러한 요구에 부응하기 위해, 반도체 집적회로장치의 구성요소인 폴리실리콘 저항소자를 형성하는 것이 제안되었으며, 예를 들면, 부하저항소자가 폴리실리콘으로 형성된 정적 RAM(SRAM)이 제안되어 왔다. 우선, 폴리실리콘막이 폴리실리콘 기판상에 형성된 절연막상에 소정의 형태로 형성된다. 다음에, 불순물이 소망하는 저항을 설정하기에 요구되는 만큼 이 폴리실리콘막으로 도핑되며, 층간절연막 또는 패시베이션막이 이 폴리실리콘막 상에 형성된다. 다음에, 관통홀이 이 층간절연막에 형성되어 폴리실리콘막에 전기적으로 접속되도록 접촉한다. 결과적으로, 저항소자가 형성된다.
폴리실리콘이 저항소자용으로 사용될 경우, 층간절연막 또는 패시베이션막에 함유된 수소원자 또는 불순물 등이 폴리실리콘막으로 확산되어 저항을 가변시킨다. 그러한 불순물 확산에 의해 생기는 저항의 변화를 억제할 수 있는 저항소자가 일본국 특허공개평 제 5-16186 호 공보에 개시된다. 이 구조물은 이후에 "제 1 종래기술" 이라 칭한다.
도 1A 내지 도 1C 는 제 1 종래기술에 따른 SRAM 의 제조단계를 도시하는 단면도이다. 도 1A 에 도시된 바와 같이, 필드 이산화실리콘막(22)과 게이트 이산화실리콘막(23)이 p 형 실리콘 단결정 기판(21)상에 선택적으로 형성되며, 다결정 실리콘층(24)이 필드 이산화실리콘막(22)과 게이트 이산화실리콘막(23)상에 각각 형성된다. 다음에 열산화 이산화실리콘막(25)과 질화실리콘층(26)이 저항구조물의 전표면상에 연속적으로 형성된다. 다음에, CVD 이산화실리콘막(27)이 패터닝에 의해 필드 이산화실리콘막(22)상의 질화실리콘층(26)상에 형성되며, 다음에 인이온이 주입되어 필드 이산화실리콘막(22)과 게이트 이산화실리콘막(23)사이의 기판(21)표면상에서 N+확산층(28)을 형성한다. 동시에, 인이온이 다결정 실리콘층(24)으로 주입되어 CVD 이산화실리콘막(27)아래에 직접적으로 인이온으로 도핑되지 않은 고저항부(29)를 형성한다.
다음에, 열산화 이산화실리콘막(25) 및 질화실리콘층(26)이 고저항부(29)상에서 열산화 이산화실리콘막(25a)과 질화실리콘층(26a)을 차단하여 에칭되며, 새로운 열산화 이산화실리콘막(30)이 도 1B 에 도시된 바와 같이 저항구조물 상에 형성된다.
다음에, PSG 막(31)이 저항구조물의 전표면상에 형성되며, 접촉홀이 이 PSG 막(31)에 선택적으로 형성되어 N+확산층(28)과 다결정 실리콘층(24)의 표면을 노출시키며, 이들 층(28, 24)에 전기적으로 접속될 알루미늄 배선(32)이 도 1C 에 도시된 바와 같이 형성된다.
이런식으로 이루어진 SRAM 에서, 열산화 이산화실리콘막(25a), 질화실리콘층(26a), CVD 이산화실리콘층(27)이 다결정 실리콘층(24)에서 고저항부(29)상에 형성된다. 그러므로, 이들 층에 형성된 PSG 막(31)에 함유된 불순물이 다결정 실리콘층(24)에 있는 고저항부(29)로 확산되는 것을 방지할 수 있으며 저항이 불순물 확산에 의해 가변하는 것을 방지할 수 있다.
제 1 종래기술에 의하면, 수소원자가 고저항부(29)로 확산되는 것을 방지하는 것이 곤란하다.
수소원자가 저항소자로 확산하는 것을 방지가능하도록 고안된 반도체장치가 일본국 특허공개평 제 5-56661 호 공보 및 제 6-91189 호 공보에 개시된다. 이들 반도체장치는 이후에 "제 2 종래기술" 및 "제 3 종래기술" 이라 칭한다. 이들 종래기술들 외에, 수소원자의 확산방지안이 보고되었다(시바타 등, 일본, J. AppI. Phys. Vol. 33 Part 1, No. 3A, pp. 1298-1304, 1994 년 3 월).
도 2 는 제 2 종래기술에 따른 반도체장치의 구조를 도시하는 단면도이다. 제 1 산화실리콘막(42)이 실리콘기판(41)상에 형성되며, 다결정 실리콘막(43)이 이 제 1 산화실리콘막(42)상에 선택적으로 형성된다. 제 2 산화실리콘막(44)이 다결정 실리콘막(43)의 표면상에 형성되며, 질화실리콘막(45)이 제 1 및 제 2 산화실리콘막(42, 44)의 전표면상에 형성된다.
제 2 산화실리콘막(44) 및 질화실리콘막(45)이 제 2 종래기술에 따라 이런식으로 이루어진 반도체장치에서 다결정실리콘막(43)의 표면상에 형성됨으로써, 이들 막(44, 45)의 표면상에 형성된 막(도시하지 않음)으로부터의 수소원자가 다결정 실리콘층(43)으로 확산되는 것을 방지할 수 있다.
도 3 은 제 3 종래기술에 따른 반도체장치의 구조를 도시하는 단면도이다. 장치고립산화막(52) 및 게이트 산화막(53)이 p 형 실리콘기판(51)상에 형성되며, 폴리실리콘의 게이트전극(54)이 게이트 산화막(53)상에 선택적으로 형성된다. n 형 소오스-드레인 영역(55)이 게이트전극(54)과 장치고립산화막(52)을 고립시키는 p 형 실리콘기판(51)의 표면상에 형성된다. 다음에, 산화실리콘막(56), BPSG 막(57) 및 제 1 질화실리콘막(58)이 저항구조물의 전체표면상에 연속적으로 형성되며, 폴리실리콘의 고저항층(59)이 제 1 질화실리콘막(58)상에 선택적으로 형성된다.
제 2 실리콘질화막(60)과 층간절연막(61)이 저항구조물의 전표면상에 형성된다. 다음에, 층간절연막으로부터 p 형 실리콘기판(51)에 도달하는 접촉홀이 형성되며, 알루미늄 배선(62)이 이들 접촉홀 내부에 형성된다. 패시베이션막(63)이 저항구조물의 전표면상에 형성된다.
제 1 및 제 2 질화실리콘막(58, 60)이 제 3 종래기술에 따라 이런식으로 이루어진 반도체장치에서 폴리실리콘의 고저항층(59)의 저면 및 윗면을 피복하기 때문에, 수소원자가 고저항층(59)으로 확산되는 것을 방지할 수 있다.
상기된 바와 같이, 종래기술에 따라, 다결정 실리콘막(43)또는 고저항층(59)의 윗면 및 저면이 수소원자를 차폐시키는 특성을 갖는 질화실리콘막으로 피복된다. 그러므로, 다결정 실리콘막(43)또는 고저항층(59)으로 수소원자를 확산시키는 것이 방지되어 저항을 안정화시킨다.
하지만, 질화실리콘막의 형성은 일반적으로 제조된 반도체장치에서 결함을 일으킬수도 있는 비교적 장시간동안 700 ℃ 이상의 온도에서 처리될 것을 필요로한다. 일반적으로 불순물이 저항층에 국부적으로 도핑되어 다결정 실리콘층 등에 전기적으로 접속하기 위해 접촉을 저항적으로 접촉한다. 하지만, 이 불순물은 질화실리콘막을 형성하기 위한 고온처리시 다결정 실리콘층의 저항영역으로 확산되어 저항이 가변한다.
700 ℃ 이상에서의 긴 처리가 선행단계에서 제조된 트랜지스터에 소오스-드레인 확산영역으로 불순물이 확산되게 하여, 트랜지스터 특성을 저하시킨다.
따라서, 본 발명의 목적은 저항소자의 저항이 저항층에서의 불순물과 수소원자의 확산에 의해 가변하는 것을 방지하여, 저항을 안정화시킬수 있는 폴리실리콘 저항소자를 갖는 반도체장치와 그를 제조하는 방법을 제공하는 것이다.
도 1A 내지 도 1C 는 제 1 종래기술에 따른 SRAM 의 제조단계를 도시하는 단면도.
도 2 는 제 2 종래기술에 따른 반도체장치의 구조를 도시하는 단면도.
도 3 은 제 3 종래기술에 따른 반도체장치의 구조를 도시하는 단면도.
도 4A 및 도 4B 는 본 발명의 실시예 1 에 따른 저항소자를 갖는 반도체장치의 제조단계를 도시하는 단면도.
도 5 는 바이어스 ECR-CVD 장치를 나타내는 견본도.
도 6 은 종래 반도체장치에 비교하여 본 실시예의 반도체장치에 있는 폴리실리콘막의 수소원자 농도를 도시하는 그래프.
도 7 은 수직축은 저항을 수평축은 폴리실리콘막의 불순물 농도를 나타내는 수소원자의 확산 전 및 후의 저항의 변화를 도시하는 그래프.
도 8 은 본 실시예가 적용되는 SRAM 의 구조를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 베이스 절연막
3 : 폴리실리콘막 4 : 제 1 산화실리콘막
5 : BPSG 막 5 : 금속층
7 : 금속배선 8 : 제 2 실리콘산화막
9 : 구멍
본 발명에 따른 저항소자를 갖는 반도체장치는 기판, 기판상에 형성된 저항층 및 저항층상에 형성된 제 1 층간절연막을 갖는다. 이 저항층은 폴리실리콘으로 형성되며, 제 1 층간절연막은 고주파 전계를 인가시키는 CVD 에 의해 형성된 산화실리콘막으로 이루어진다.
저항층에서의 수소원자 농도는 6×1018/㎝3이상인 것이 바람직하다. 고주파전계를 인가시키는 CVD 는 바이어스 ECR(전자 사이클로트론 공명)-CVD 일 수 있다.
제 2 층간절연막이 저항층과 제 1 층간절연막 사이에서 형성될 수 있으며, 제 2 층간절연막이 대기압 CVD 에 의해 형성된 산화실리콘막과 BPSG 막 중 하나 또는 양자로 이루어질 수 있다. 저항층은 불순물로 도핑되지 않은 비도핑 폴리실리콘막으로 형성되는 것이 또한 바람직하다.
본 발명에 따른 저항소자를 갖는 반도체장치 제조방법은 기판상에 폴리실리콘막을 형성하는 제 1 단계, 저항층에 소정의 형태로 폴리실리콘막을 패터닝하는 제 2 단계, 및 고주파 전계를 인가시키는 CVD 에 의해 저항층상에 산화실리콘층으로 이루어진 제 1 층간절연막을 형성하는 제 3 단계를 갖는다.
제 1 층간절연막은 바이어스 ECR-CVD 에 의해 형성될 수 있다. 제 2 층간절연막을 형성하는 제 4 단계가 제 2 단계와 제 3 단계 사이에서 또한 제공될 수 있다. 제 2 단계는 저항층이 소정의 수소원자 농도를 갖는 동안, 소정의 저항을 갖도록 소정의 두께와 형태로 폴리실리콘막을 패터닝하여야 한다. 또한, 소정의 수소원자 농도는 제 1 층간절연막의 형성 후의 저항층에서의 수소원자 농도일 수 있다.
본 발명의 바람직한 실시예가 첨부도면을 참조하여 기재된다. 도 4A 내지 도 4B 는 본 발명의 일실시예에 따른 저항소자를 갖는 반도체장치의 제조단계를 도시하는 단면도이다.
우선, 도 4A 에 도시된 바와 같이, 산화실리콘막 등으로 이루어지는 베이스 절연막(2)이 실리콘기판(1)의 표면상에 형성되며, 도핑된 불순물을 갖지 않는 비도핑 폴리실리콘막(저항층 : 3)이 열적 CVD 에 의해 베이스 절연막 상에 형성된다. 다음에, 소망하는 저항패턴이 국부적인 에칭에 의해 폴리실리콘막(3)상에 형성된다. 다음에, 제 1 산화실리콘막(4)과 BPSG 막(제 2 층간절연막 :5)이 대기압 CVD 에 의해 베이스 절연막(2)과 폴리실리콘막(3)의 전표면에 계속적으로 형성된다.
도 4B 에 도시된 바와 같이, 폴리실리콘막(3)에 도달하는 두 개의 구멍(9)이 BPSG 막(5)과 폴리실리콘막(3)위의 제 1 산화실리콘막(4)에 형성되며, 인과 같은 불순물이 이들 구멍(9)을 통해 폴리실리콘막(3)의 표면으로 선택적으로 도핑된다. 결과적으로, 두 구멍사이에서 폴리실리콘막(3)내에 고저항부(3a)가 형성된다. 다음에, 텅스텐 등과 같은 금속층(6)이 구멍(9)에서 형성되어 폴리실리콘막(3)과 저항접촉을 형성한다. 금속층(6)은 충분한 두께의 BPSG 막(5)상에서 금속막을 코팅하여 구멍(9)에서만 형성되어 구멍(9)을 텅스텐 등으로 채운 후 이방성 에칭을 실행할 수 있다.
그 후, 배선금속막이 BPSG 막(5)의 전표면에 형성되어 소정의 배선패턴으로 패터닝되어 금속배선(7)이 금속층(6)에 접속되도록 형성된다. 다음에, 제 2 산화실리콘막(제 1 층간절연막 : 8)이 고주파 전계를 인가시키는 플라즈마 CVD 법 중 한 개인 바이어스 ECR-CVD 에 의해 BPSG 막(5)과 금속배선(7)의 전표면에 형성되어, 금속배선(7)등을 코팅한다. 상기 공정을 통해, 본 발명의 실시예 1 에 따른 반도체장치가 제조된다.
바이어스 ECR-CVD 가 이하에 서술된다. 도 5 는 바이어스 ECR-CVD 장치를 나타내는 견본의 다이어그램이다. 서셉터(11)가 실(10)에 설치되며, 기판(1)이 서셉터(11)상에 놓인다. 이 서셉터(11)는 실(10)외부의 고주파 전원(14)에 접속된다. 실(10)은 마이크로파가 기판(1)의 위치로부터 실(10)내부에 공급되는 마이크로파 인렛포트(15), 산소가스를 주입하는 산소 인렛포트(16), 실(10)로 실란가스 및 아르곤가스를 공급하는 가스 인렛포트, 및 실(10)로부터 외부로 가스 등을 배출하는 배기포트(18)를 갖는다. 실(10)내부의 온도를 조절하는 주코일(12)이 실(10)외부에 배치되며, 온도조절용 보조코일(13)이 실(10)내에 놓인다.
이렇게 이루어진 바이어스 ECR-CVD 장치를 사용하여 제 2 산화실리콘막(8)을 형성하기 위해, 우선, 금속배선(7)등으로 형성된 기판이 서셉터(11)에 놓이며, 산소가스가 산소 인렛포트(16)를 통해 실(10)로 공급되며, 마이크로파가 마이크로파 인렛포트(15)를 통해 인가된다. 결과적으로, 플라즈마가 실(10)에서 생성된다. 실란가스가 가스 인렛포트(18)를 통해 실(10)로 공급될 경우, 실란가스와 플라즈마가 제 2 산화실리콘막(8)을 BPSG 막(5)과 금속배선(7)등이 형성되는 기판(1)상에서 형성한다.
동시에, 아르곤가스가 가스 인렛포트(18)로부터 실(10)로 공급되어 고주파 바이어스가 고주파 전원(14)에 의해 서셉터(11)에 인가되어 기판(1)상에 성장된 제 2 산화실리콘막(8)의 구석부 등을 에칭한다. 바이어스 ECR-CVD 의 사용은 상대적으로 평평한 표면을 갖는 제 2 산화실리콘막(8)을 형성할 수 있다.
본 실시예에서 예를 들면, 실란가스 유속이 30 sccm, 산소가스 유속이 45 sccm, 아르곤가스 유속이 70 sccm, 마이크로파 전력이 2000 W, 고주파 바이어스 전력이 1400 W, 성장온도가 350 ℃ 인 것이 제 2 산화실리콘막(8)을 형성하는 조건이다.
본 실시예에 따라 이런식으로 이루어지는 반도체장치에 있어서, 불순물이 폴리실리콘막(3)에 도달하는 구멍(9)을 통해 폴리실리콘막(3)으로 도핑되기 때문에, 이들 구멍(9)사이의 영역이 비도핑되며 고저항부(3a)를 형성할 수 있다. 제 2 산화실리콘막(8)이 바이어스 ECR-CVD 에 의해 폴리실리콘막(3)상에 형성됨에 따라, 폴리실리콘막(3)에서의 수소원자 농도는 정상의 것 보다 더 높아진다.
도 6 은 종래 반도체장치와 비교하여 본 실시예의 반도체장치에서의 폴리실리콘막의 수소원자 농도를 도시하는 그래프이다. 종래기술에서 폴리실리콘막에서의 수소원자 농도는 통상적인 CVD 기구에 의해 폴리실리콘막의 위에 형성된 산화실리콘막을 갖는 반도체장치에 대해 측정되는 반면에 본 실시예의 폴리실리콘막에서의 수소원자 농도는 바이어스 ECR-CVD 에 의해 폴리실리콘막 위에서 형성된 산화실리콘막을 갖는 반도체장치에 대해 측정된다.
도 6 에 도시된 바와 같이, 본 실시예의 폴리실리콘막에서의 수소원자 농도는 종래기술의 폴리실리콘막에서의 수소원자 농도 보다 현저하게 큰 6×1018/㎝3이다. 이것은 제 2 산화실리콘막(8)이 형성되기 때문에, 실란가스가 ECR 플라즈마에 의해 분해되어 활성 수소이온이 발생한다. 수소이온은 실리콘기판(1)에 인가된 고주파 바이어스에 의해 생성된 고전계에 의해 가속되며, BPSG 막(5)과 제 1 산화실리콘막(4)을 통과하여 폴리실리콘막(3)에 도달하여, 본 실리콘막(3)에서의 수소원자농도를 증가시킨다.
폴리실리콘막(3)이 제 2 산화실리콘막(8)이 형성되는 때에, 아주 고농도의 수소원자를 함유함에 따라 폴리실리콘막(3)의 저항은 고농도 수소원자에 의해 영향을 받게 된다. 폴리실리콘막(3)전 또는 후에 형성되는 층간절연막 또는 패시베이션막에 함유된 수소원자가 폴리실리콘막(3)으로 확산되는 경우에도, 폴리실리콘막(3)은 확산된 수소원자에 의해 거의 영향을 받지 않는다. 그러므로, 폴리실리콘막(3)의 저항 변화를 통제할 수 있다. 제 1 산화실리콘막(4)이 대기압 CVD 에 의해 폴리실리콘막(3)의 표면상에 형성되기 때문에, BPSG 막(5)으로부터 폴리실리콘막(3)으로 인 또는 붕소가 확산하는 것을 방지할 수 있다.
그러므로, 도 1 에 도시된 반도체장치 제조에 있어서, 폴리실리콘막(3)의 두께 및 패턴 크기는 미리 설정되어 수소원자 함량의 농도를 고려하여 고저항을 설정한다. 이러식으로 폴리실리콘막(3)이 형성된 후에, 수소원자 등의 확산에 의한 폴리실리콘막(3)의 저항 변화를 효과적으로 억제하여 폴리실리콘막(3)이 안정적인 고저항을 가질 수 있다.
폴리실리콘막(3)이 도 4 에 도시된 바와 같이 본 실시예에서 비도핑 폴리실리콘막을 형성하지만, 본 발명은 또한 폴리실리콘막(3)이 불순물 도핑된 폴리실리콘막으로 형성되며 고저항부(3a)가 본 폴리실리콘막(3)에서 형성되는 경우에도 또한 적용될 수 있다. 수소원자의 확산에 의한 폴리실리콘막의 저항 변화량은 폴리실리콘막(3)에서의 불순물 농도와 함께 가변한다는것에 주의해야 한다. 도 7 은 수소원자의 확산 전 후의 저항 변화를 도시하며, 수직축은 저항을 수평축은 폴리실리콘막에서의 불순물 농도를 나타낸다. 도 7 에 도시된 바와 같이, 폴리실리콘막이 비도핑될 경우 수소원자 확산 전후의 저항의 변화는 거의 0 에 근접하며, 폴리실리콘막에서의 불순물 농도가 증가할 경우에는 수소확산 후의 저항이 감소하여 수소확산 전의 저항과 수소확산 후의 저항 사이의 저항 변화량이 증가한다. 그러므로, 본 발명에 따라, 폴리실리콘막(3)이 비도핑 실리콘막 상에 형성되어 폴리실리콘막(3)의 고저항부(3a)의 저항을 안정화시키는 것이 바람직하다.
본 실시예에서, 제 1 산화실리콘막(4)과 BPSG 막(5)이 대기압 CVD 에 의해 폴리실리콘막(3)상에 연속적으로 형성된 후에 제 2 산화실리콘막(8)이 형성되며 폴리실리콘막에서의 수소원자 농도는 상기한 바와 같이 6×1018/㎝3이다. 제 2 산화실리콘막(8)이 BPSG 막(5)을 형성하지 않고 제 1 산화실리콘막(4)상에 형성될 경우, 폴리실리콘막(3)에서의 수소원자 농도는 BPSG 막(5)이 형성된 경우보다 더 큰 8×1018/㎝3가 된다. 제 2 산화실리콘막(8)이 제 1 산화실리콘막(4)과 BPSG 막(5)을 형성하지 않고 폴리실리콘막(3)상에 형성될 경우, 폴리실리콘막(3)에서의 수소원자 농도는 1.0×1019/㎝3가 된다. 이것은 BPSG 막(5) 및/또는 제 1 산화실리콘막(4)이 폴리실리콘막(3)과 제 2 산화실리콘막(8)사이에서 형성되지 않기 때문에, 폴리실리콘막으로 주입된 수소원자의 양은 제 2 산화실리콘막(8)이 바이어스 ECR-CVD 에 의해 형성될 경우 증가한다.
상기한 것으로부터 명백해진 바와 같이, BPSG 막(5)이 형성되지 않은 반도체장치에서의 폴리실리콘막(3)의 수소원자 농도가 또한 증가할 수 있으며, 폴리실리콘막(3)에서의 수소원자 농도를 BPSG 막(5)과 제 1 산화실리콘막(4)이 형성된 반도체장치에서 보다 더 크게 할 수 있다. 이 특징은 폴리실리콘막(3)의 저항에서 패시베이션막 등으로부터 폴리실리콘막(3)으로의 수소원자의 확산영향을 또한 감소시킬수 있다. 폴리실리콘막(3)의 저항 변화가 억제되어 저항을 안정화시킬수 있다. 그러므로, 층간절연막으로서 BPSG 막을 필요로하지 않는 반도체장치에서 BPSG 막을 형성하는 것은 바람직하지 않으며, 아무 막도 필요로하지 않는 반도체장치에서 BPSG 막과 제 1 산화실리콘막을 형성하는 것은 바람직하지 않다.
도 8 은 본 실시예가 적용되는 SRAM 의 구조를 도시하는 단면도이다. 도 8 에 도시된 바와 같이, 전계 산화막(71)과 산화막(71)에 의해 들러싸이는 게이트산화막(72)이 p 형 실리콘기판(70)상의 소정의 위치에서 형성된다. 다음에, 폴리실리콘막이 저항구조물의 표면에 형성되며 소정의 패턴으로 패터닝되어 게이트 산화막(72)상에서 게이트 전극(74)을 형성하며, 전계 산화막(71)상에 저항층(73)을 형성한다. 다음에, 불순물이 폴리실리콘막으로 이루어지는 게이트 전극(74)에서만 도핑되며 또한 폴리실리콘막으로 이루어지는 저항층(73)에서는 도핑되지 않아 게이트 전극(74)의 저항을 감소시킨다. 다음에, n 형 불순물이 게이트 전극(74)과 전계 산화막(71)이 형성되지 않은 실리콘기판(1)영역의 표면으로 게이트 전극(74)을 사용하는 자기정합에 의해 도핑되어 소오스-드레인 영역(75)을 형성한다. 다음에, 제 2 층간절연막으로서의 제 1 산화실리콘막과 BPSG 막(77)이 대기압 CVD 에 의해 저항구조물의 전표면상에 연속적으로 형성된다.
다음에, 저항층(73)에 도달하는 두 개의 제 1 접촉홀(78)이 저항층(73)상의 제 1 산화실리콘막과 BPSG 막(77)에서 형성되며, 제 2 접촉홀(79)이 소오스-드레인 영역(75)상의 게이트 산화막(72), 제 1 산화실리콘막(76) 및 BPSG 막(77)을 통해 형성된다. 불순물이 제 1 접촉홀(78)을 통해 저항층(73)으로 주입된 후, 접촉홀(78, 79)이 텅스텐과 같은 금속으로 채워져서 각각 제 1 금속층(80)과 제 2 금속층(81)을 형성한다. 결국, 제 1 금속층(80)은 저항층(73)과 저항접촉을 한다.
그 후, 알루미늄 배선(82)이 BPSG 막(77)상에 선택적으로 형성되어 제 1 금속층(80)을 제 2 금속층(81)에 접속시켜 트랜지스터를 저항층(73)에 전기적으로 접속한다. 다음에, 제 2 산화실리콘막(제 1 층간절연막 :83)이 바이어스 ECR-CVD 에 의해 저항구조물 전표면에 형성되어 BPSG 막(77)과 알루미늄 배선을 피복한다.
수소원자는 제 2 산화실리콘막(83)이 도 4 에 도시된 반도체장치에서와 같이 구성된 SRAM 에서 바이어스 ECR-CVD 에 의해 형성되는 때에 저항층(73)으로 주입됨으로써, 저항층(73)에서의 수소원자 농도가 증가한다. 즉, 수소원자가 제 2 산화실리콘막(83)의 형성 후에 층간절연막 등으로부터 저항층으로 확산되는 경우에도, 확산된 수소원자의 양은 저항층(73)에서의 수소원자 농도보다 현저하게 작게되어, 저항층(73)에서의 수소원자 농도의 변화가 현저하게 작아진다. 따라서, 저항층(73)의 저항변화가 작게되어 저항층(73)은 안정적인 저항을 가질수 있다. 결국, 저장된 데이터를 보유할 수 있으며 높은 정확도로 데이터 판독을 행할 수 있는 SRAM 을 얻을 수 있다.
본 발명이 본 실시예의 SRAM 에 적용되지만, 본 발명은 본 장치에 한정되지 않고, 폴리실리콘으로 이루어진 저항층을 갖는 반도체장치를 사용하는 한 다양한 형태의 반도체 집적회로에 적용할 수 있다.
본 발명에 의해, 제 1 층간절연막이 고주파 전계를 인가시키는 CVD 의해 형성되는 경우, 수소원자가 저항층으로 주입되어 저항층에서의 수소원자 농도가 증가할 수 있다. 수소원자가 제 1 층간절연막의 형성 후에 제 2 층간절연막 등으로 부터 저항층으로 확산되는 경우에도, 확산된 수소원자의 양은 저항층에서의 수소원자 농도보다 현저하게 작다. 그러므로 저항층에서의 수소원자 농도의 변화량은 현저하게 작게된다. 따라서, 저항층의 저항에서의 변화량이 더 작게되어 형성된 저항층이 안정적인 저항을 보여줄수 있다. 수소원자의 확산을 방지하기 위한 질화막 등이 형성될 필요가 없기 때문에, 질화막을 형성하는데 요구되는 열처리에 의해 트랜지스터 특성이 저하되는 것을 방지할 수 있다.
저항층이 비도핑 폴리실리콘으로 이루어질 경우, 저항의 가변은 한층더 억제될 수 있다.

Claims (5)

  1. 기판,
    상기 기판상에 폴리실리콘으로 형성된 저항층, 및
    상기 저항층상에 형성되며, 상기 저항층의 수소원자 농도가 6×1018/㎝3이상으로 증가되고 상기 저항층의 저항이 부수적인 수소원자의 저농도 확산에 대하여 안정화되도록 고주파 전계를 인가시키는 CVD 에 의해 형성된 산화실리콘막으로 이루어진 제 1 층간절연막을 구비하는 것을 특징으로 하는 저항소자를 갖는 반도체장치.
  2. 제 1 항에 있어서, 상기 고주파 전계를 인가시키는 상기 CVD 는 바이어스 ECR(전자 사이클로트론 공명)-CVD 인 것을 특징으로 하는 저항소자를 갖는 반도체장치.
  3. 제 1 항에 있어서, 상기 저항층과 상기 제 1 층간절연막 사이에 형성된 제 2 층간절연막을 더 포함하는 것을 특징으로 하는 저항소자를 갖는 반도체장치.
  4. 제 3 항에 있어서, 상기 제 2 층간절연막은 대기압 CVD 에 의해 형성된 산화실리콘막 및 BPSG 막 중 하나 또는 양자로 이루어지는 것을 특징으로 하는 저항소자를 갖는 반도체장치.
  5. 제 1 항에 있어서, 상기 저항층은 불순물로 도핑되지 않은 비도핑 폴리실리콘으로 형성되는 것을 특징으로 하는 저항소자를 갖는 반도체장치.
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