JPH0555470A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0555470A JPH0555470A JP23876091A JP23876091A JPH0555470A JP H0555470 A JPH0555470 A JP H0555470A JP 23876091 A JP23876091 A JP 23876091A JP 23876091 A JP23876091 A JP 23876091A JP H0555470 A JPH0555470 A JP H0555470A
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- Japan
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- polycrystalline silicon
- load resistance
- resistance element
- integrated circuit
- hydrogen
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Abstract
(57)【要約】
【目的】 多結晶シリコンの負荷抵抗素子を形成後、メ
タルアロイ工程時に多結晶シリコンの負荷抵抗素子の抵
抗値の低下を抑え、また、負荷抵抗素子内における抵抗
値差の発生を抑え、設計値通りの集積回路を製造可能で
ある。 【構成】 多結晶シリコンの負荷抵抗素子を使用する集
積回路の製造工程において、多結晶シリコン２２，２
２’に水素もしくはフッ素を予め導入して負荷抵抗素子
２２Ａ，２２Ａ’を形成する。その後の工程で負荷抵抗
素子２２Ａ，２２Ａ’の上層配線となるメタルパターン
２５，２６を形成し、このメタルパターン２５，２６に
対し、水素を含むガス雰囲気中でのメタルアロイ工程を
施す。
タルアロイ工程時に多結晶シリコンの負荷抵抗素子の抵
抗値の低下を抑え、また、負荷抵抗素子内における抵抗
値差の発生を抑え、設計値通りの集積回路を製造可能で
ある。 【構成】 多結晶シリコンの負荷抵抗素子を使用する集
積回路の製造工程において、多結晶シリコン２２，２
２’に水素もしくはフッ素を予め導入して負荷抵抗素子
２２Ａ，２２Ａ’を形成する。その後の工程で負荷抵抗
素子２２Ａ，２２Ａ’の上層配線となるメタルパターン
２５，２６を形成し、このメタルパターン２５，２６に
対し、水素を含むガス雰囲気中でのメタルアロイ工程を
施す。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコンを負荷
抵抗素子として使用する集積回路の製造方法に関する。
抵抗素子として使用する集積回路の製造方法に関する。
【０００２】
【従来の技術】一般に、多結晶シリコンは、ＬＳＩ等の
集積回路において、電圧分配回路やＳＲＡＭ等の負荷抵
抗素子として使用されており、この場合、多結晶シリコ
ン自身の抵抗値や温度係数等が集積回路設計の重要なフ
ァクターとなる。
集積回路において、電圧分配回路やＳＲＡＭ等の負荷抵
抗素子として使用されており、この場合、多結晶シリコ
ン自身の抵抗値や温度係数等が集積回路設計の重要なフ
ァクターとなる。
【０００３】このような多結晶シリコンを負荷抵抗素子
として用いる集積回路を製造する場合には、例えば図４
に示すように、先づ、シリコン基板１０上に絶縁膜１１
を形成し、この絶縁膜１１上に多結晶シリコンの負荷抵
抗素子１２を形成する。次いで、負荷抵抗素子１２上に
絶縁膜１３を形成後、負荷抵抗素子１２の上層配線とな
るメタルパターン１４を形成し、しかる後、このメタル
パターン１４に対し、水素を含むフォーミングガス雰囲
気中でのメタルアロイ（４００℃〜４５０℃）工程を施
していた。
として用いる集積回路を製造する場合には、例えば図４
に示すように、先づ、シリコン基板１０上に絶縁膜１１
を形成し、この絶縁膜１１上に多結晶シリコンの負荷抵
抗素子１２を形成する。次いで、負荷抵抗素子１２上に
絶縁膜１３を形成後、負荷抵抗素子１２の上層配線とな
るメタルパターン１４を形成し、しかる後、このメタル
パターン１４に対し、水素を含むフォーミングガス雰囲
気中でのメタルアロイ（４００℃〜４５０℃）工程を施
していた。
【０００４】
【発明が解決しようとする課題】ところで、水素を含む
フォーミングガス雰囲気中でメタルアロイ工程を施す
と、多結晶シリコンの負荷抵抗素子の抵抗値が設計値に
比べて低下してしまうという問題があった。このような
問題に対処するため、従来では、メタルアロイ工程によ
る抵抗値の低下量を予め予測して集積回路の設計を行な
っていた。
フォーミングガス雰囲気中でメタルアロイ工程を施す
と、多結晶シリコンの負荷抵抗素子の抵抗値が設計値に
比べて低下してしまうという問題があった。このような
問題に対処するため、従来では、メタルアロイ工程によ
る抵抗値の低下量を予め予測して集積回路の設計を行な
っていた。
【０００５】しかしながら、メタルアロイ工程によって
生ずる多結晶シリコンの負荷抵抗素子の抵抗値の変動幅
には、実際にはばらつきがあり、これを精度良く予め予
測するのは難かしく、従って、従来では、設計値通りの
集積回路を製造することは困難であった。
生ずる多結晶シリコンの負荷抵抗素子の抵抗値の変動幅
には、実際にはばらつきがあり、これを精度良く予め予
測するのは難かしく、従って、従来では、設計値通りの
集積回路を製造することは困難であった。
【０００６】また、図４の例のように、多結晶シリコン
の負荷抵抗素子１２上の一部にメタルパターン１４が存
在する場合には、メタルアロイ工程時に負荷抵抗素子１
２の符号１２Ａで示す部分は、メタルアロイ工程の影響
を受けて抵抗値が低下する一方で、負荷抵抗素子１２の
符号１２Ｂで示す部分は、メタルアロイ工程の影響を受
けにくく、抵抗値は差程低下しない。この結果、負荷抵
抗素子１２の部分１２Ａと１２Ｂとの間には抵抗値差が
発生し、負荷抵抗素子１２内部には抵抗値のばらつきが
生じるが、このような問題に対しても従来の方法では解
決することができなかった。
の負荷抵抗素子１２上の一部にメタルパターン１４が存
在する場合には、メタルアロイ工程時に負荷抵抗素子１
２の符号１２Ａで示す部分は、メタルアロイ工程の影響
を受けて抵抗値が低下する一方で、負荷抵抗素子１２の
符号１２Ｂで示す部分は、メタルアロイ工程の影響を受
けにくく、抵抗値は差程低下しない。この結果、負荷抵
抗素子１２の部分１２Ａと１２Ｂとの間には抵抗値差が
発生し、負荷抵抗素子１２内部には抵抗値のばらつきが
生じるが、このような問題に対しても従来の方法では解
決することができなかった。
【０００７】本発明は、多結晶シリコンの負荷抵抗素子
を形成後、メタルアロイ工程時に多結晶シリコンの負荷
抵抗素子の抵抗値が低下するのを抑え、また、負荷抵抗
素子内において抵抗値差が発生するのを抑えることがで
きて、設計値通りの集積回路を製造することが可能な集
積回路の製造方法を提供することを目的としている。
を形成後、メタルアロイ工程時に多結晶シリコンの負荷
抵抗素子の抵抗値が低下するのを抑え、また、負荷抵抗
素子内において抵抗値差が発生するのを抑えることがで
きて、設計値通りの集積回路を製造することが可能な集
積回路の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本願の発明者は、著者
「John.Y.W.Seto」による１９７５年１２月発行の文献
「日本応用物理学会誌（ＪＡＰ）vol 46,No.12」、ある
いは著者「C.H.Seager」による１９７９年３月発行の文
献「Appl.Phys.Lett.34(5)」 の報告に基づき、従来のよ
うな集積回路の製造工程では、水素を含むフォーミング
ガス雰囲気中でのメタルアロイ工程時に、水素の影響に
よって多結晶シリコンの負荷抵抗素子の抵抗値が低下す
ると判断した。すなわち、多結晶シリコンは、多量のシ
リコンダングリングボンドによってキャリアを捕獲し、
キャリア移動度に対するポテンシャル障壁を形成してこ
れが抵抗値となるが、多結晶シリコン中のシリコンダン
グリングボンドがメタルアロイ工程中に水素原子と結合
すると上記ポテンシャル障壁が低下し、多結晶シリコン
の抵抗値が低下してしまうと判断した。
「John.Y.W.Seto」による１９７５年１２月発行の文献
「日本応用物理学会誌（ＪＡＰ）vol 46,No.12」、ある
いは著者「C.H.Seager」による１９７９年３月発行の文
献「Appl.Phys.Lett.34(5)」 の報告に基づき、従来のよ
うな集積回路の製造工程では、水素を含むフォーミング
ガス雰囲気中でのメタルアロイ工程時に、水素の影響に
よって多結晶シリコンの負荷抵抗素子の抵抗値が低下す
ると判断した。すなわち、多結晶シリコンは、多量のシ
リコンダングリングボンドによってキャリアを捕獲し、
キャリア移動度に対するポテンシャル障壁を形成してこ
れが抵抗値となるが、多結晶シリコン中のシリコンダン
グリングボンドがメタルアロイ工程中に水素原子と結合
すると上記ポテンシャル障壁が低下し、多結晶シリコン
の抵抗値が低下してしまうと判断した。
【０００９】このような判断の下で、本願の発明者は、
水素を含むガス雰囲気中でのメタルアロイ工程によって
多結晶シリコン中に導入される水素の量と比抵抗との関
係、およびメタルアロイ以外の他の方法によって多結晶
シリコン中に導入された水素の量と比抵抗との関係を鋭
意研究し、これにより本発明を完成させた。
水素を含むガス雰囲気中でのメタルアロイ工程によって
多結晶シリコン中に導入される水素の量と比抵抗との関
係、およびメタルアロイ以外の他の方法によって多結晶
シリコン中に導入された水素の量と比抵抗との関係を鋭
意研究し、これにより本発明を完成させた。
【００１０】本発明は、多結晶シリコンの負荷抵抗素子
を使用する集積回路の製造工程において、多結晶シリコ
ンに水素もしくはフッ素を予め導入して負荷抵抗素子を
形成し、その後の工程で負荷抵抗素子の上層配線となる
メタルパターンを形成し、このメタルパターンに対し、
水素を含むガス雰囲気中でのメタルアロイ工程を施すよ
うになっていることを特徴としている。
を使用する集積回路の製造工程において、多結晶シリコ
ンに水素もしくはフッ素を予め導入して負荷抵抗素子を
形成し、その後の工程で負荷抵抗素子の上層配線となる
メタルパターンを形成し、このメタルパターンに対し、
水素を含むガス雰囲気中でのメタルアロイ工程を施すよ
うになっていることを特徴としている。
【００１１】負荷抵抗素子形成時に、多結晶シリコン中
に導入される水素あるいはフッ素の量，すなわち濃度は
その後のメタルアロイ工程で導入される水素の量よりも
多いことが必要であり、この時の濃度は少なくとも１×
１０19（１／cm3)以上でなければならない。
に導入される水素あるいはフッ素の量，すなわち濃度は
その後のメタルアロイ工程で導入される水素の量よりも
多いことが必要であり、この時の濃度は少なくとも１×
１０19（１／cm3)以上でなければならない。
【００１２】また、多結晶シリコンに水素を導入する方
法としては、イオン注入法，水素プラズマによる導入
法，あるいは、水素を含む窒化膜からの熱拡散等の手法
が有効である。イオン注入による場合には、多結晶シリ
コン中に導入した水素を活性化させるため３００〜４５
０℃の温度でのアニールが必要になる。イオン注入以外
の方法では３００℃以上の温度が必要になるので、活性
化の必要は特にない。
法としては、イオン注入法，水素プラズマによる導入
法，あるいは、水素を含む窒化膜からの熱拡散等の手法
が有効である。イオン注入による場合には、多結晶シリ
コン中に導入した水素を活性化させるため３００〜４５
０℃の温度でのアニールが必要になる。イオン注入以外
の方法では３００℃以上の温度が必要になるので、活性
化の必要は特にない。
【００１３】また、多結晶シリコン中の水素は４００〜
４５０℃以上の温度で拡散脱離するため、その後のメタ
ルアロイ工程では温度を４５０℃以下に設定すべきであ
る。
４５０℃以上の温度で拡散脱離するため、その後のメタ
ルアロイ工程では温度を４５０℃以下に設定すべきであ
る。
【００１４】また、多結晶シリコンにフッ素を導入する
方法としては、イオン注入が有効であり、この場合にも
水素の場合と同様に活性化が必要である。なお、多結晶
シリコン中でシリコンダングリングボンドと結合したフ
ッ素は６００℃以下では脱離しないため、フッ素を導入
する場合には、メタルアロイ工程を含めた後工程のプロ
セス温度の自由度が拡がるという利点をもっている。
方法としては、イオン注入が有効であり、この場合にも
水素の場合と同様に活性化が必要である。なお、多結晶
シリコン中でシリコンダングリングボンドと結合したフ
ッ素は６００℃以下では脱離しないため、フッ素を導入
する場合には、メタルアロイ工程を含めた後工程のプロ
セス温度の自由度が拡がるという利点をもっている。
【００１５】
【実施例】以下、本発明を実施例を用いてより詳細に説
明する。実施例１ 実施例１は、集積回路の電圧分配回路に使用される比抵
抗が0.1〜１０Ωcm程度の多結晶シリコンの負荷抵抗素
子について、メタルアロイ工程に先立って負荷抵抗素子
中に予め水素を導入する場合の効果を調べたものであ
る。図１（ａ）乃至（ｄ）は実施例１における製造工程
を説明するための図である。
明する。実施例１ 実施例１は、集積回路の電圧分配回路に使用される比抵
抗が0.1〜１０Ωcm程度の多結晶シリコンの負荷抵抗素
子について、メタルアロイ工程に先立って負荷抵抗素子
中に予め水素を導入する場合の効果を調べたものであ
る。図１（ａ）乃至（ｄ）は実施例１における製造工程
を説明するための図である。
【００１６】先づ、図１（ａ）に示すように、基板とし
てのシリコンウェハー２０の表面にフィールド絶縁膜２
１（フィールド酸化膜）を形成した後、多結晶シリコン
層２２，２２´をパターン形成した。多結晶シリコン層
２２，２２´は減圧ＣＶＤ法（６３０℃，ＳｉＨ4ガ
ス）で作製したものであり、Ａｓデポ状態での膜厚は３
０００Åであった。さらに、多結晶シリコン層２２，２
２´の負荷抵抗素子部となる領域２２Ａ，２２Ａ´と電
極コンタクト部となるｎ（＋）ドープの低抵抗領域２２
Ｂ，２２Ｂ´とに、イオン注入によりＰ（＋）イオンを
注入した。Ｐ（＋）の注入ドーズ量は領域２２Ａ，２２
Ａ´で２×１０14（１／cm2)、領域２２Ｂ，２２Ｂ´で
５×１０15（１／cm2)であり、注入エネルギーは共に１
００ｋｅＶであった。そして、酸素を含むＮ2中で温度
９５０℃のアニールによって活性化した。この活性化に
よって多結晶シリコン層２２，２２´の表面にはＳｉＯ
2が成長するため、多結晶シリコン層２２，２２´の領
域２２Ａ，２２Ａ´の膜厚は２５００Åとなった。以上
のプロセスの後、層間絶縁膜２３を形成した。次いで、
図１（ｂ）に示すように、図１（ａ）の工程によって作
成された試料に対して水素Ｈまたはフッ素Ｆを導入す
る。この導入方法として実施例１では、水素プラズマ処
理（３００℃，１．０torr，Ｈ2１００sccm，Ｒｆパワ
ー密度１．０ｗ／cm2）を用い、これを２０分行なった
ものを試料Ａとして作成し、また、これとは別に１００
分の水素プラズマ処理を行なったものを試料Ｂとして作
成した。また、比較のための試料として、水素プラズマ
処理を行なわない試料Ｃを用意した。
てのシリコンウェハー２０の表面にフィールド絶縁膜２
１（フィールド酸化膜）を形成した後、多結晶シリコン
層２２，２２´をパターン形成した。多結晶シリコン層
２２，２２´は減圧ＣＶＤ法（６３０℃，ＳｉＨ4ガ
ス）で作製したものであり、Ａｓデポ状態での膜厚は３
０００Åであった。さらに、多結晶シリコン層２２，２
２´の負荷抵抗素子部となる領域２２Ａ，２２Ａ´と電
極コンタクト部となるｎ（＋）ドープの低抵抗領域２２
Ｂ，２２Ｂ´とに、イオン注入によりＰ（＋）イオンを
注入した。Ｐ（＋）の注入ドーズ量は領域２２Ａ，２２
Ａ´で２×１０14（１／cm2)、領域２２Ｂ，２２Ｂ´で
５×１０15（１／cm2)であり、注入エネルギーは共に１
００ｋｅＶであった。そして、酸素を含むＮ2中で温度
９５０℃のアニールによって活性化した。この活性化に
よって多結晶シリコン層２２，２２´の表面にはＳｉＯ
2が成長するため、多結晶シリコン層２２，２２´の領
域２２Ａ，２２Ａ´の膜厚は２５００Åとなった。以上
のプロセスの後、層間絶縁膜２３を形成した。次いで、
図１（ｂ）に示すように、図１（ａ）の工程によって作
成された試料に対して水素Ｈまたはフッ素Ｆを導入す
る。この導入方法として実施例１では、水素プラズマ処
理（３００℃，１．０torr，Ｈ2１００sccm，Ｒｆパワ
ー密度１．０ｗ／cm2）を用い、これを２０分行なった
ものを試料Ａとして作成し、また、これとは別に１００
分の水素プラズマ処理を行なったものを試料Ｂとして作
成した。また、比較のための試料として、水素プラズマ
処理を行なわない試料Ｃを用意した。
【００１７】このようにして作成された３つの試料Ａ，
Ｂ，Ｃのそれぞれに対して、図１（ｃ）に示すような配
線用のメタルパターン形成工程およびメタルアロイ工程
を施した。すなわち、各試料Ａ，Ｂ，Ｃに対し、層間絶
縁膜２３にコンタクトホール２４を開孔し、メタルパタ
ーンすなわち電極２５，２６を形成する。なお、この段
階では、メタルパターン２６は多結晶シリコン層２２´
全体を覆うような形に形成されている。この状態で水素
を含む雰囲気（Ｈ2：Ｎ2＝１：１）中において４３０℃
の温度で３０分のアニールによるメタルアロイ工程を行
なった。しかる後、図１（ｄ）に示すように、多結晶シ
リコン層２２´上のメタルパターン２６の一部をエッチ
ングし、これをメタルパターン２５と同様にパターン化
して全てのプロセスを終了した。
Ｂ，Ｃのそれぞれに対して、図１（ｃ）に示すような配
線用のメタルパターン形成工程およびメタルアロイ工程
を施した。すなわち、各試料Ａ，Ｂ，Ｃに対し、層間絶
縁膜２３にコンタクトホール２４を開孔し、メタルパタ
ーンすなわち電極２５，２６を形成する。なお、この段
階では、メタルパターン２６は多結晶シリコン層２２´
全体を覆うような形に形成されている。この状態で水素
を含む雰囲気（Ｈ2：Ｎ2＝１：１）中において４３０℃
の温度で３０分のアニールによるメタルアロイ工程を行
なった。しかる後、図１（ｄ）に示すように、多結晶シ
リコン層２２´上のメタルパターン２６の一部をエッチ
ングし、これをメタルパターン２５と同様にパターン化
して全てのプロセスを終了した。
【００１８】以上の試料Ａ，Ｂ，Ｃについて電極２５に
電圧を印加し多結晶シリコン層２２，２２´の負荷抵抗
素子部となる領域２２Ａ，２２Ａ´の比抵抗を測定し
た。図２はその結果を示す図であり、図２からわかるよ
うにアロイ前に予め水素を導入しておいた試料Ａ及びＢ
は比較試料Ｃよりも抵抗が下がっている。
電圧を印加し多結晶シリコン層２２，２２´の負荷抵抗
素子部となる領域２２Ａ，２２Ａ´の比抵抗を測定し
た。図２はその結果を示す図であり、図２からわかるよ
うにアロイ前に予め水素を導入しておいた試料Ａ及びＢ
は比較試料Ｃよりも抵抗が下がっている。
【００１９】また、アロイ工程時にメタルに覆われてい
た領域２２Ａ´と覆われていない領域２２Ａの抵抗値の
違い，すなわち抵抗値差も試料ＡやＢでは比較試料Ｃよ
りも小さい。
た領域２２Ａ´と覆われていない領域２２Ａの抵抗値の
違い，すなわち抵抗値差も試料ＡやＢでは比較試料Ｃよ
りも小さい。
【００２０】表１はこれらの試料Ａ，Ｂ，Ｃについて、
多結晶シリコン中の水素濃度をＳＩＭＳ分析によって求
めた結果であり、比抵抗値の低い試料ほど水素濃度が高
くなっていることが明らかにわかる。
多結晶シリコン中の水素濃度をＳＩＭＳ分析によって求
めた結果であり、比抵抗値の低い試料ほど水素濃度が高
くなっていることが明らかにわかる。
【００２１】
【表１】
【００２２】また、試料Ａの領域２２Ａの水素濃度の値
から、メタルアロイ工程を経た多結晶シリコンの水素濃
度は１×１０19（１／cm3)に満たないこともわかる。
から、メタルアロイ工程を経た多結晶シリコンの水素濃
度は１×１０19（１／cm3)に満たないこともわかる。
【００２３】以上のことから、メタルアロイ工程の前に
予め水素を１×１０19（１／cm3)以上の濃度で多結晶シ
リコン中に導入することによって、アロイ工程における
多結晶シリコンの負荷抵抗素子の抵抗値の変動や、素子
内の所定部分間での抵抗値差の発生を有効に抑えること
ができる。
予め水素を１×１０19（１／cm3)以上の濃度で多結晶シ
リコン中に導入することによって、アロイ工程における
多結晶シリコンの負荷抵抗素子の抵抗値の変動や、素子
内の所定部分間での抵抗値差の発生を有効に抑えること
ができる。
【００２４】実施例２ 実施例２は主にＳＲＡＭで使用される比抵抗が１０4Ωc
m以上の高抵抗の多結晶シリコンの負荷抵抗素子につい
て、メタルアロイ工程に先立って負荷抵抗素子中に予め
水素を導入する場合の効果を調べたものである。実施例
２においても、実施例１と同様のプロセスによって図３
に示す構造の試料を作製した。
m以上の高抵抗の多結晶シリコンの負荷抵抗素子につい
て、メタルアロイ工程に先立って負荷抵抗素子中に予め
水素を導入する場合の効果を調べたものである。実施例
２においても、実施例１と同様のプロセスによって図３
に示す構造の試料を作製した。
【００２５】図中、４０はシリコンウェハー，４１はフ
ィールド酸化膜，４２は多結晶シリコン層，４２Ａは多
結晶シリコン層４２の負荷抵抗素子部となる高抵抗領
域，４２Ｂは多結晶シリコン層４２の電極コンタクト部
となるｎ（＋）ドープの低抵抗領域，４３は層間絶縁
膜，４４はメタル電極である。
ィールド酸化膜，４２は多結晶シリコン層，４２Ａは多
結晶シリコン層４２の負荷抵抗素子部となる高抵抗領
域，４２Ｂは多結晶シリコン層４２の電極コンタクト部
となるｎ（＋）ドープの低抵抗領域，４３は層間絶縁
膜，４４はメタル電極である。
【００２６】実施例１と大きく異なるのは、実施例１で
は、多結晶シリコンの負荷抵抗素子部となる領域２２Ａ
には不純物がドープされ比抵抗が0.1〜１０Ωcm程度に
なっており、またこの領域の厚さは約２５００Å以上の
ものとなっていたが、実施例２では、多結晶シリコンの
負荷抵抗素子部となる領域４２Ａに不純物がドープされ
ておらず、なおかつこの領域４２Ａの膜厚が１０００Å
（Ａｓ デポ）と薄いことである。
は、多結晶シリコンの負荷抵抗素子部となる領域２２Ａ
には不純物がドープされ比抵抗が0.1〜１０Ωcm程度に
なっており、またこの領域の厚さは約２５００Å以上の
ものとなっていたが、実施例２では、多結晶シリコンの
負荷抵抗素子部となる領域４２Ａに不純物がドープされ
ておらず、なおかつこの領域４２Ａの膜厚が１０００Å
（Ａｓ デポ）と薄いことである。
【００２７】以上の構成の試料を４つ用意して表２に示
す４種の試料Ｄ〜Ｇをそれぞれ作製した。
す４種の試料Ｄ〜Ｇをそれぞれ作製した。
【００２８】
【表２】
【００２９】すなわち、試料Ｄ，Ｅには実施例１と同じ
水素プラズマ処理を２０分行ない、試料Ｅ，Ｇには実施
例１と同じアロイ工程を行なった。
水素プラズマ処理を２０分行ない、試料Ｅ，Ｇには実施
例１と同じアロイ工程を行なった。
【００３０】表２において、水素プラズマ処理がなされ
ていない試料Ｆ，Ｇの多結晶シリコン４２の領域４２Ａ
の比抵抗値は、メタルアロイ工程がなされない時となさ
れた時とで大きく相違している。これに対し、水素プラ
ズマ処理がなされた試料Ｄ，Ｅの領域４２Ａの比抵抗値
は、メタルアロイ工程の有無によらずにほぼ同じものと
なる。この結果からもわかるように、メタルアロイ工程
に先立って多結晶シリコン中に予め水素を導入すること
により、メタルアロイ工程による抵抗値の変動を抑える
ことができる。
ていない試料Ｆ，Ｇの多結晶シリコン４２の領域４２Ａ
の比抵抗値は、メタルアロイ工程がなされない時となさ
れた時とで大きく相違している。これに対し、水素プラ
ズマ処理がなされた試料Ｄ，Ｅの領域４２Ａの比抵抗値
は、メタルアロイ工程の有無によらずにほぼ同じものと
なる。この結果からもわかるように、メタルアロイ工程
に先立って多結晶シリコン中に予め水素を導入すること
により、メタルアロイ工程による抵抗値の変動を抑える
ことができる。
【００３１】
【発明の効果】以上に説明したように本発明によれば、
多結晶シリコンの負荷抵抗素子を使用する集積回路の製
造工程において、多結晶シリコンに水素もしくはフッ素
を予め導入して負荷抵抗素子を形成し、その後、水素を
含むガス雰囲気中でのメタルアロイ工程を施すようにな
っているので、水素を含むガス雰囲気中でメタルアロイ
工程を施す場合にも多結晶シリコンの負荷抵抗素子の抵
抗値が低下したり、負荷抵抗素子内で各部分間に抵抗値
差が発生したりするのを有効に防止することができ、集
積回路を設計値通りに信頼性良く作製することができ
る。
多結晶シリコンの負荷抵抗素子を使用する集積回路の製
造工程において、多結晶シリコンに水素もしくはフッ素
を予め導入して負荷抵抗素子を形成し、その後、水素を
含むガス雰囲気中でのメタルアロイ工程を施すようにな
っているので、水素を含むガス雰囲気中でメタルアロイ
工程を施す場合にも多結晶シリコンの負荷抵抗素子の抵
抗値が低下したり、負荷抵抗素子内で各部分間に抵抗値
差が発生したりするのを有効に防止することができ、集
積回路を設計値通りに信頼性良く作製することができ
る。
【００３２】この際、水素もしくはフッ素が多結晶シリ
コン中に少なくとも１×１０19（１／cm3)以上の濃度で
予め導入される場合には、多結晶シリコンの負荷抵抗素
子の抵抗値の低下や各部分間での抵抗値差の発生を確実
に抑えることができる。
コン中に少なくとも１×１０19（１／cm3)以上の濃度で
予め導入される場合には、多結晶シリコンの負荷抵抗素
子の抵抗値の低下や各部分間での抵抗値差の発生を確実
に抑えることができる。
【００３３】また、多結晶シリコンの負荷抵抗素子を集
積回路の電圧分配回路に用いるよう比抵抗が0.1〜１０
Ωcmのものとして上記方法により作製する場合には、集
積回路の電圧分配回路を設計値通りに信頼性良く作製す
ることができる。
積回路の電圧分配回路に用いるよう比抵抗が0.1〜１０
Ωcmのものとして上記方法により作製する場合には、集
積回路の電圧分配回路を設計値通りに信頼性良く作製す
ることができる。
【００３４】また、多結晶シリコンの負荷抵抗素子をＳ
ＲＡＭに用いるよう比抵抗が１０4Ωcm以上のものとし
て作製する場合には、ＳＲＡＭを設計通りに信頼性良く
作製することができる。
ＲＡＭに用いるよう比抵抗が１０4Ωcm以上のものとし
て作製する場合には、ＳＲＡＭを設計通りに信頼性良く
作製することができる。
【図１】（ａ）乃至（ｄ）は実施例１における集積回路
の製造工程を説明するための図である。
の製造工程を説明するための図である。
【図２】試料Ａ，Ｂ，Ｃにおける負荷抵抗素子部の比抵
抗の測定結果を示す図である。
抗の測定結果を示す図である。
【図３】実施例２における集積回路の製造工程を説明す
るための図である。
るための図である。
【図４】従来の集積回路の製造工程を説明するための図
である。
である。
２０，４０ シリコンウェハー ２１，４１ フィールド絶縁膜 ２２，２２´，４２ 多結晶シリコン層 ２２Ａ，２２Ａ´，４２Ａ 負荷抵抗素子部となる領
域 ２２Ｂ，２２Ｂ´，４２Ｂ 低抵抗領域 ２３，４３ 層間絶縁膜 ２４ コンタクトホール ２５，２６，４４ メタルパターン
域 ２２Ｂ，２２Ｂ´，４２Ｂ 低抵抗領域 ２３，４３ 層間絶縁膜 ２４ コンタクトホール ２５，２６，４４ メタルパターン
Claims (4)
- 【請求項１】 多結晶シリコンの負荷抵抗素子を使用す
る集積回路の製造方法において、多結晶シリコンに水素
もしくはフッ素を予め導入して負荷抵抗素子を形成し、
その後の工程で負荷抵抗素子の上層配線となるメタルパ
ターンを形成し、該メタルパターンに対し、水素を含む
ガス雰囲気中でのメタルアロイ工程を施すようになって
いることを特徴とする集積回路の製造方法。 - 【請求項２】 請求項１記載の集積回路の製造方法にお
いて、水素もしくはフッ素は多結晶シリコン中に少なく
とも１×１０19（１／cm3)以上の濃度で予め導入される
ことを特徴とする集積回路の製造方法。 - 【請求項３】 請求項１記載の集積回路の製造方法にお
いて、前記多結晶シリコンの負荷抵抗素子は、ＬＳＩの
電圧分配回路に用いられるように比抵抗が0.1〜１０Ωc
mのものとして作製されることを特徴とする集積回路の
製造方法。 - 【請求項４】 請求項１記載の集積回路の製造方法にお
いて、前記多結晶シリコンの負荷抵抗素子は、ＳＲＡＭ
に用いられるよう比抵抗が１０4Ωcm以上のものとして
作製されることを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23876091A JPH0555470A (ja) | 1991-08-26 | 1991-08-26 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23876091A JPH0555470A (ja) | 1991-08-26 | 1991-08-26 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555470A true JPH0555470A (ja) | 1993-03-05 |
Family
ID=17034861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23876091A Pending JPH0555470A (ja) | 1991-08-26 | 1991-08-26 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555470A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121024A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置とその製造方法 |
| US5863823A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Semiconductor Corporation | Self-aligned edge control in silicon on insulator |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| US5973363A (en) * | 1993-07-12 | 1999-10-26 | Peregrine Semiconductor Corp. | CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator |
| KR100363667B1 (ko) * | 1996-06-17 | 2003-05-12 | 텔레폰악티에볼라겟엘엠에릭슨(펍) | 안정화된폴리실리콘저항기및그제조방법 |
| JP2014197701A (ja) * | 2008-09-25 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1991
- 1991-08-26 JP JP23876091A patent/JPH0555470A/ja active Pending
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| US9960116B2 (en) | 2008-09-25 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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