JPH09121024A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH09121024A JPH09121024A JP7302125A JP30212595A JPH09121024A JP H09121024 A JPH09121024 A JP H09121024A JP 7302125 A JP7302125 A JP 7302125A JP 30212595 A JP30212595 A JP 30212595A JP H09121024 A JPH09121024 A JP H09121024A
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Abstract
(57)【要約】
【課題】 ポリシリコンで構成される抵抗の抵抗値が、
ポリシリコンへの水素原子や不純物の拡散により変動さ
れることを防止するために窒化膜を形成すると、窒化膜
の形成時の熱処理によりトランジスタの特性劣化が生じ
る。 【解決手段】 ポリシリコンで構成される抵抗３の上層
に、高周波電界を印加するバイアスＣＶＤ法により形成
するシリコン酸化膜８を形成する。このシリコン酸化膜
８の形成により、ポリシリコン抵抗３における水素原子
の濃度が高められる。その後にポリシリコン抵抗３に水
素原子が拡散された場合でも、水素原子の濃度の変動を
小さくでき、ポリシリコン抵抗３の抵抗値の変動を抑制
する。窒化膜を形成する必要がなく、トランジスタの特
性劣化が防止される。
ポリシリコンへの水素原子や不純物の拡散により変動さ
れることを防止するために窒化膜を形成すると、窒化膜
の形成時の熱処理によりトランジスタの特性劣化が生じ
る。 【解決手段】 ポリシリコンで構成される抵抗３の上層
に、高周波電界を印加するバイアスＣＶＤ法により形成
するシリコン酸化膜８を形成する。このシリコン酸化膜
８の形成により、ポリシリコン抵抗３における水素原子
の濃度が高められる。その後にポリシリコン抵抗３に水
素原子が拡散された場合でも、水素原子の濃度の変動を
小さくでき、ポリシリコン抵抗３の抵抗値の変動を抑制
する。窒化膜を形成する必要がなく、トランジスタの特
性劣化が防止される。
Description
【０００１】
【発明の属する技術分野】本発明はポリシリコンで抵抗
素子を形成した半導体装置に関し、特に抵抗値の安定化
を図った半導体装置とその製造方法に関する。
素子を形成した半導体装置に関し、特に抵抗値の安定化
を図った半導体装置とその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高密度化に伴
い、半導体集積回路を構成する抵抗素子をポリシリコン
で構成する装置が提案されている。例えば、負荷抵抗素
子をポリシリコンで構成したスタティックＲＡＭ（ＳＲ
ＡＭ）が提案されている。例えば、シリコン基板上に形
成された絶縁膜上に、不純物を適宜に導入して所望の抵
抗率に設定されたポリシリコンを所要のパターンに形成
し、その上に層間絶縁膜やパッシベーション膜を形成
し、かつこの層間絶縁膜にスルーホールを開設してポリ
シリコンに電気接続されるコンタクトを形成することで
抵抗素子を構成している。
い、半導体集積回路を構成する抵抗素子をポリシリコン
で構成する装置が提案されている。例えば、負荷抵抗素
子をポリシリコンで構成したスタティックＲＡＭ（ＳＲ
ＡＭ）が提案されている。例えば、シリコン基板上に形
成された絶縁膜上に、不純物を適宜に導入して所望の抵
抗率に設定されたポリシリコンを所要のパターンに形成
し、その上に層間絶縁膜やパッシベーション膜を形成
し、かつこの層間絶縁膜にスルーホールを開設してポリ
シリコンに電気接続されるコンタクトを形成することで
抵抗素子を構成している。
【０００３】ところで、このようなポリシリコンを抵抗
素子として構成した場合、層間絶縁膜やパッシベーショ
ン膜に含まれる水素原子や不純物がポリシリコンに拡散
されることによる抵抗値の変動が問題となる。このた
め、特公平５−１６１８６号公報では、ポリシリコン上
に熱酸化膜とＣＶＤ絶縁膜を形成し、上層の絶縁膜に含
まれる不純物がポリシリコンに拡散することを防止する
ことで、不純物の拡散による抵抗値の変動を防止してい
る。しかしながら、この技術ではポリシリコンに水素が
拡散されることによる抵抗値の変動を防止することは困
難である。
素子として構成した場合、層間絶縁膜やパッシベーショ
ン膜に含まれる水素原子や不純物がポリシリコンに拡散
されることによる抵抗値の変動が問題となる。このた
め、特公平５−１６１８６号公報では、ポリシリコン上
に熱酸化膜とＣＶＤ絶縁膜を形成し、上層の絶縁膜に含
まれる不純物がポリシリコンに拡散することを防止する
ことで、不純物の拡散による抵抗値の変動を防止してい
る。しかしながら、この技術ではポリシリコンに水素が
拡散されることによる抵抗値の変動を防止することは困
難である。
【０００４】これに対し、特公平５−５６６６１号公報
では、ポリシリコンの表面に酸化シリコンを主成分とす
る薄膜と、ＣＶＤ法による窒化シリコン膜を形成するこ
とで、上層の膜からの水素原子がポリシリコンに拡散す
ることを防止した技術が提案されている。同様に、特公
平６−９１１８９号公報では、ポリシリコンの上下を窒
化シリコン膜で被覆して水素原子がポリシリコンに拡散
することを防止した技術が提案されている。
では、ポリシリコンの表面に酸化シリコンを主成分とす
る薄膜と、ＣＶＤ法による窒化シリコン膜を形成するこ
とで、上層の膜からの水素原子がポリシリコンに拡散す
ることを防止した技術が提案されている。同様に、特公
平６−９１１８９号公報では、ポリシリコンの上下を窒
化シリコン膜で被覆して水素原子がポリシリコンに拡散
することを防止した技術が提案されている。
【０００５】
【発明が解決しようとする課題】このように、従来のポ
リシリコンを抵抗素子とする半導体装置では、ポリシリ
コンへの水素原子の拡散を防止して抵抗の安定化を図る
ために、水素原子を遮蔽する性質を有する窒化シリコン
膜でポリシリコンを被覆する構成がとられている。しか
しながら、窒化シリコン膜を形成するためには通常７０
０℃以上の高温と比較的に長い処理時間が必要とされる
ため、この処理によって半導体装置に種々の不具合を生
じさせてしまう。例えば、ポリシリコンに対して電気接
続用コンタクトをオーミック接合するために通常ではポ
リシリコンに部分的に不純物を導入しているが、この不
純物がその高温処理時にポリシリコンの抵抗領域にまで
拡散され、結果として抵抗値を変動させてしまうことに
なる。また、前記した７００℃の長時間処理によって、
前工程で形成されたトランジスタに対してそのソース・
ドレイン拡散領域の不純物が再度拡散される等の影響を
与え、トランジスタ特性が劣化されてしまう。
リシリコンを抵抗素子とする半導体装置では、ポリシリ
コンへの水素原子の拡散を防止して抵抗の安定化を図る
ために、水素原子を遮蔽する性質を有する窒化シリコン
膜でポリシリコンを被覆する構成がとられている。しか
しながら、窒化シリコン膜を形成するためには通常７０
０℃以上の高温と比較的に長い処理時間が必要とされる
ため、この処理によって半導体装置に種々の不具合を生
じさせてしまう。例えば、ポリシリコンに対して電気接
続用コンタクトをオーミック接合するために通常ではポ
リシリコンに部分的に不純物を導入しているが、この不
純物がその高温処理時にポリシリコンの抵抗領域にまで
拡散され、結果として抵抗値を変動させてしまうことに
なる。また、前記した７００℃の長時間処理によって、
前工程で形成されたトランジスタに対してそのソース・
ドレイン拡散領域の不純物が再度拡散される等の影響を
与え、トランジスタ特性が劣化されてしまう。
【０００６】本発明の目的は、窒化シリコン膜を設ける
ことなくポリシリコンへの不純物及び水素の拡散による
抵抗値の変動を防止して、抵抗値の安定化を図った半導
体装置とその製造方法を提供することにある。
ことなくポリシリコンへの不純物及び水素の拡散による
抵抗値の変動を防止して、抵抗値の安定化を図った半導
体装置とその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
基板上に形成されたポリシリコンで構成される抵抗を備
える半導体装置において、前記ポリシリコンの抵抗の上
層の層間絶縁膜として高周波電界を印加する化学気相成
長法（バイアスＥＣＲ−ＣＶＤ法）により形成されたシ
リコン酸化膜を有することを特徴とする。また、この場
合、ポリシリコンは抵抗として機能される領域に不純物
が導入されていないノンドープポリシリコンであること
が好ましい。
基板上に形成されたポリシリコンで構成される抵抗を備
える半導体装置において、前記ポリシリコンの抵抗の上
層の層間絶縁膜として高周波電界を印加する化学気相成
長法（バイアスＥＣＲ−ＣＶＤ法）により形成されたシ
リコン酸化膜を有することを特徴とする。また、この場
合、ポリシリコンは抵抗として機能される領域に不純物
が導入されていないノンドープポリシリコンであること
が好ましい。
【０００８】また、本発明の半導体装置の製造方法は、
基板上にポリシリコンを所要のパターンに形成する工程
と、このポリシリコンの上層に層間絶縁膜を形成する工
程とを含み、この層間絶縁膜を形成する工程には、シラ
ン系のガスを用いてバイアスＥＣＲ−ＣＶＤ法によりシ
リコン酸化膜を形成する工程を含むことを特徴とする。
基板上にポリシリコンを所要のパターンに形成する工程
と、このポリシリコンの上層に層間絶縁膜を形成する工
程とを含み、この層間絶縁膜を形成する工程には、シラ
ン系のガスを用いてバイアスＥＣＲ−ＣＶＤ法によりシ
リコン酸化膜を形成する工程を含むことを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の基本構造を示す断面
図であり、その製造工程に従って説明する。まず、図１
（ａ）のように、シリコン基板１の表面にシリコン酸化
膜等の下地絶縁膜２を形成し、その上に熱ＣＶＤ法によ
り不純物を導入していないノンドープのポリシリコン膜
３を形成する。そして、このポリシリコン膜３を半導体
製造技術で一般に用いられる選択エッチング法によりパ
ターン形成し、所要の抵抗パターンを形成する。そし
て、その上に常圧ＣＶＤ法によりシリコン酸化膜４を形
成し、さらにその上に常圧ＣＶＤ法によりＢＰＳＧ膜５
を形成する。
参照して説明する。図１は本発明の基本構造を示す断面
図であり、その製造工程に従って説明する。まず、図１
（ａ）のように、シリコン基板１の表面にシリコン酸化
膜等の下地絶縁膜２を形成し、その上に熱ＣＶＤ法によ
り不純物を導入していないノンドープのポリシリコン膜
３を形成する。そして、このポリシリコン膜３を半導体
製造技術で一般に用いられる選択エッチング法によりパ
ターン形成し、所要の抵抗パターンを形成する。そし
て、その上に常圧ＣＶＤ法によりシリコン酸化膜４を形
成し、さらにその上に常圧ＣＶＤ法によりＢＰＳＧ膜５
を形成する。
【００１０】ついで、図１（ｂ）のように、前記ＢＰＳ
Ｇ膜５とシリコン酸化膜４にわたってポリシリコン膜に
達する開口９を設け、この開口９を通してポリシリコン
膜３の表面部にリン等の不純物を選択的に導入する。そ
して、前記開口９内にタングステン等の金属６を充填
し、前記ポリシリコン膜３に対してオーミック接続を行
う。この金属６の充填は、例えば、開口９内に金属が充
填されるのに十分な厚さに金属膜を被着した後、異方性
エッチングを行うことで、開口９内にのみ金属６を残す
方法が採用できる。そして、全面に配線用の金属膜を形
成し、かつこれを所要の配線パターンにパターン形成す
ることで、前記開口９に充填された金属６に接続される
金属配線７が形成される。しかる上で、全面に高周波電
界を印加するプラズマＣＶＤ法の一方法としての、バイ
アスＥＣＲ−ＣＶＤ法によりシリコン酸化膜８を形成
し、前記配線を被覆する。
Ｇ膜５とシリコン酸化膜４にわたってポリシリコン膜に
達する開口９を設け、この開口９を通してポリシリコン
膜３の表面部にリン等の不純物を選択的に導入する。そ
して、前記開口９内にタングステン等の金属６を充填
し、前記ポリシリコン膜３に対してオーミック接続を行
う。この金属６の充填は、例えば、開口９内に金属が充
填されるのに十分な厚さに金属膜を被着した後、異方性
エッチングを行うことで、開口９内にのみ金属６を残す
方法が採用できる。そして、全面に配線用の金属膜を形
成し、かつこれを所要の配線パターンにパターン形成す
ることで、前記開口９に充填された金属６に接続される
金属配線７が形成される。しかる上で、全面に高周波電
界を印加するプラズマＣＶＤ法の一方法としての、バイ
アスＥＣＲ−ＣＶＤ法によりシリコン酸化膜８を形成
し、前記配線を被覆する。
【００１１】ここで、前記バイアスＥＣＲ−ＣＶＤ法に
よるシリコン酸化膜（以下、バイアス酸化膜と略称す
る）８の製造では、図２に示すＣＶＤ装置が用いられ
る。このＣＶＤ装置においては、メインコイル１２及び
補助コイル１３が周囲に配置されたチャンバ１０内にサ
セプタ１１が配置され、このサセプタ１１上にシリコン
基板１が載置される。そして、チャンバ１０内には酸素
ガスを供給しながらマイクロ波を印加することにより、
チャンバ１０内にプラズマを発生させ、かつこのプラズ
マとチャンバ１０内に供給されるシランガスとによりバ
イアス酸化膜８の成膜を行なう。また、これと同時に、
チャンバ１０内に供給されるアルゴンガスとサセプタ１
１に印加される高周波源１４からの高周波バイアスとに
より、シリコン基板１上に成長されるバイアス酸化膜８
の角部等のエッチングが行なわれる。例えば、シラン流
量３０ｓｃｃｍ，酸素流量４５ｓｃｃｍ，アルゴン流量
７０ｓｃｃｍ、マイクロ波出力２０００Ｗ、高周波バイ
アス出力１４００Ｗ，成長温度３５０℃の成膜条件で行
う。したがって、このバイアスＥＣＲ−ＣＶＤ法では、
表面が比較的に平坦化された膜の形成が可能となる。
よるシリコン酸化膜（以下、バイアス酸化膜と略称す
る）８の製造では、図２に示すＣＶＤ装置が用いられ
る。このＣＶＤ装置においては、メインコイル１２及び
補助コイル１３が周囲に配置されたチャンバ１０内にサ
セプタ１１が配置され、このサセプタ１１上にシリコン
基板１が載置される。そして、チャンバ１０内には酸素
ガスを供給しながらマイクロ波を印加することにより、
チャンバ１０内にプラズマを発生させ、かつこのプラズ
マとチャンバ１０内に供給されるシランガスとによりバ
イアス酸化膜８の成膜を行なう。また、これと同時に、
チャンバ１０内に供給されるアルゴンガスとサセプタ１
１に印加される高周波源１４からの高周波バイアスとに
より、シリコン基板１上に成長されるバイアス酸化膜８
の角部等のエッチングが行なわれる。例えば、シラン流
量３０ｓｃｃｍ，酸素流量４５ｓｃｃｍ，アルゴン流量
７０ｓｃｃｍ、マイクロ波出力２０００Ｗ、高周波バイ
アス出力１４００Ｗ，成長温度３５０℃の成膜条件で行
う。したがって、このバイアスＥＣＲ−ＣＶＤ法では、
表面が比較的に平坦化された膜の形成が可能となる。
【００１２】このような図１に示した構成では、ポリシ
リコン抵抗３は一対の開口９のそれぞれにおいて不純物
が導入されて金属９とオーミック接続されるが、開口間
の領域はノンドープ状態であるために高抵抗であり、高
抵抗を得ることができる。しかしながら、ポリシリコン
抵抗３の上層には前記したバイアス酸化膜８が形成され
ているために、ポリシリコン抵抗３中の水素原子の濃度
は通常よりも高いものとなる。すなわち、図３に前記バ
イアス酸化膜を上層層間絶縁膜として有するポリシリコ
ンと、通常のシリコン酸化膜を上層層間絶縁膜として有
するポリシリコンとの水素原子濃度を比較すると、バイ
アス酸化膜を有するポリシリコンでは、その水素原子濃
度は６×１０18個／ｃｍ3 であり、通常のシリコン酸化
膜に比較して極めて高いものとなる。これは、ＥＣＲプ
ラズマによりシランガスが分解されて発生した活性な水
素イオンが、シリコン基板１に印加されている高周波バ
イアスによる高電界によって加速され、ＢＰＳＧ膜５及
びシリコン酸化膜４を通ってポリシリコン抵抗３に達す
るためである。
リコン抵抗３は一対の開口９のそれぞれにおいて不純物
が導入されて金属９とオーミック接続されるが、開口間
の領域はノンドープ状態であるために高抵抗であり、高
抵抗を得ることができる。しかしながら、ポリシリコン
抵抗３の上層には前記したバイアス酸化膜８が形成され
ているために、ポリシリコン抵抗３中の水素原子の濃度
は通常よりも高いものとなる。すなわち、図３に前記バ
イアス酸化膜を上層層間絶縁膜として有するポリシリコ
ンと、通常のシリコン酸化膜を上層層間絶縁膜として有
するポリシリコンとの水素原子濃度を比較すると、バイ
アス酸化膜を有するポリシリコンでは、その水素原子濃
度は６×１０18個／ｃｍ3 であり、通常のシリコン酸化
膜に比較して極めて高いものとなる。これは、ＥＣＲプ
ラズマによりシランガスが分解されて発生した活性な水
素イオンが、シリコン基板１に印加されている高周波バ
イアスによる高電界によって加速され、ＢＰＳＧ膜５及
びシリコン酸化膜４を通ってポリシリコン抵抗３に達す
るためである。
【００１３】したがって、このポリシリコン抵抗３で
は、バイアス酸化膜８の形成が完了された時点において
含有される水素原子濃度が極めて高いものとなり、この
高濃度の水素原子の影響を受けた抵抗値の抵抗として形
成される。このため、その後において、既に形成され、
或いは後に形成される層間絶縁膜やパッシベーション膜
に含まれる水素原子がポリシリコン抵抗８に拡散された
場合でも、この拡散された水素原子がポリシリコン抵抗
８の抵抗値に与える影響は小さなものとなり、抵抗値の
変動を小さなものとすることができる。また、ＢＰＳＧ
膜５からのリンやボロンの拡散はポリシリコンの直上の
常圧ＣＶＤ法によるシリコン酸化膜４により防止され
る。
は、バイアス酸化膜８の形成が完了された時点において
含有される水素原子濃度が極めて高いものとなり、この
高濃度の水素原子の影響を受けた抵抗値の抵抗として形
成される。このため、その後において、既に形成され、
或いは後に形成される層間絶縁膜やパッシベーション膜
に含まれる水素原子がポリシリコン抵抗８に拡散された
場合でも、この拡散された水素原子がポリシリコン抵抗
８の抵抗値に与える影響は小さなものとなり、抵抗値の
変動を小さなものとすることができる。また、ＢＰＳＧ
膜５からのリンやボロンの拡散はポリシリコンの直上の
常圧ＣＶＤ法によるシリコン酸化膜４により防止され
る。
【００１４】これにより、図１の構成を製造する際に、
予め前記した水素原子の含有濃度を考慮して所定の高抵
抗値が得られるようにポリシリコン抵抗３の膜厚やパタ
ーン寸法を設定してその形成を行っておくことにより、
後工程におけるポリシリコン抵抗３の抵抗値の変動を有
効に防止でき、安定した高抵抗値を得ることが可能とな
る。
予め前記した水素原子の含有濃度を考慮して所定の高抵
抗値が得られるようにポリシリコン抵抗３の膜厚やパタ
ーン寸法を設定してその形成を行っておくことにより、
後工程におけるポリシリコン抵抗３の抵抗値の変動を有
効に防止でき、安定した高抵抗値を得ることが可能とな
る。
【００１５】ここで、前記実施形態では、ポリシリコン
としてノンドープのポリシリコンを用いているが、前記
したようにポリシリコンで抵抗を形成し、そのバイアス
酸化膜を形成した時点で水素原子が比較的高濃度に含ま
れた状態にあるため、その後に拡散される水素原子の影
響が少ないことを鑑みれば、本発明は不純物が導入され
たポリシリコンを用いて抵抗を構成する場合でも同様に
適用することが可能である。ただし、図４に示すよう
に、ポリシリコン中の不純物濃度が低いほど、水素原子
が拡散される前と後では抵抗値の変動が大きく、ノンド
ープのポリシリコンではその抵抗値の変動が極めて零に
近いことをみれば、本発明におけるポリシリコンの抵抗
の抵抗値を安定化する上ではノンドープのポリシリコン
で形成することが好ましい。
としてノンドープのポリシリコンを用いているが、前記
したようにポリシリコンで抵抗を形成し、そのバイアス
酸化膜を形成した時点で水素原子が比較的高濃度に含ま
れた状態にあるため、その後に拡散される水素原子の影
響が少ないことを鑑みれば、本発明は不純物が導入され
たポリシリコンを用いて抵抗を構成する場合でも同様に
適用することが可能である。ただし、図４に示すよう
に、ポリシリコン中の不純物濃度が低いほど、水素原子
が拡散される前と後では抵抗値の変動が大きく、ノンド
ープのポリシリコンではその抵抗値の変動が極めて零に
近いことをみれば、本発明におけるポリシリコンの抵抗
の抵抗値を安定化する上ではノンドープのポリシリコン
で形成することが好ましい。
【００１６】また、本発明の実験によれば、ポリシリコ
ンの上層に常圧ＣＶＤ法によりシリコン酸化膜を形成し
た後、この直上にバイアス酸化膜を形成した場合には、
ポリシリコン中の水素原子の濃度は８×１０18個／ｃｍ
3 であった。これは、ポリシリコンとバイアス酸化膜と
の間にＢＰＳＧ膜が存在していないため、ポリシリコン
中への水素原子の拡散が多くされたことによるものと思
われる。したがって、層間絶縁膜としてＢＰＳＧ膜を用
いる必要がない半導体装置においては、このように構成
すれば、後工程における水素原子の拡散による抵抗値の
変動を更に抑制し、安定化する上で有利となる。
ンの上層に常圧ＣＶＤ法によりシリコン酸化膜を形成し
た後、この直上にバイアス酸化膜を形成した場合には、
ポリシリコン中の水素原子の濃度は８×１０18個／ｃｍ
3 であった。これは、ポリシリコンとバイアス酸化膜と
の間にＢＰＳＧ膜が存在していないため、ポリシリコン
中への水素原子の拡散が多くされたことによるものと思
われる。したがって、層間絶縁膜としてＢＰＳＧ膜を用
いる必要がない半導体装置においては、このように構成
すれば、後工程における水素原子の拡散による抵抗値の
変動を更に抑制し、安定化する上で有利となる。
【００１７】さらに、ポリシリコンの上層に直接バイア
ス酸化膜を形成した場合には、ポリシリコン中の水素原
子の濃度は１．０×１０19個／ｃｍ3 に増加された。こ
れは、ポリシリコンとバイアス酸化膜との間に常圧ＣＶ
Ｄ法のシリコン酸化膜が存在していないため、ポリシリ
コン中への水素原子の拡散が更に多くされたことによる
ものと思われる。したがって、層間絶縁膜としてＢＰＳ
Ｇ膜やシリコン酸化膜を用いる必要がない半導体装置に
おいては、このように構成すれば、後工程における水素
原子の拡散による抵抗値の変動を更に抑制し、安定化す
る上で有利となる。
ス酸化膜を形成した場合には、ポリシリコン中の水素原
子の濃度は１．０×１０19個／ｃｍ3 に増加された。こ
れは、ポリシリコンとバイアス酸化膜との間に常圧ＣＶ
Ｄ法のシリコン酸化膜が存在していないため、ポリシリ
コン中への水素原子の拡散が更に多くされたことによる
ものと思われる。したがって、層間絶縁膜としてＢＰＳ
Ｇ膜やシリコン酸化膜を用いる必要がない半導体装置に
おいては、このように構成すれば、後工程における水素
原子の拡散による抵抗値の変動を更に抑制し、安定化す
る上で有利となる。
【００１８】図５は本発明をＳＲＡＭに適用した実施形
態の断面図である。この実施形態では、ｐ型シリコン基
板２１にフィールド酸化膜２２とゲート酸化膜２３をそ
れぞれ形成し、その上に所要のパターンにポリシリコン
を形成する。そして、ゲート電極２４としてのポリシリ
コンには不純物を導入して低抵抗化し、負荷抵抗２５と
してのポリシリコンには不純物を導入しない。そして、
ゲート電極２４を利用した自己整合法によりシリコン基
板２１にｎ型不純物を導入してソース・ドレイン領域２
６を形成し、その上で常圧ＣＶＤ法によるシリコン酸化
膜２７、ＢＰＳＧ膜２８を順次形成して層間絶縁膜を形
成する。
態の断面図である。この実施形態では、ｐ型シリコン基
板２１にフィールド酸化膜２２とゲート酸化膜２３をそ
れぞれ形成し、その上に所要のパターンにポリシリコン
を形成する。そして、ゲート電極２４としてのポリシリ
コンには不純物を導入して低抵抗化し、負荷抵抗２５と
してのポリシリコンには不純物を導入しない。そして、
ゲート電極２４を利用した自己整合法によりシリコン基
板２１にｎ型不純物を導入してソース・ドレイン領域２
６を形成し、その上で常圧ＣＶＤ法によるシリコン酸化
膜２７、ＢＰＳＧ膜２８を順次形成して層間絶縁膜を形
成する。
【００１９】そして、この層間絶縁膜には前記ソース・
ドレイン領域２６やポリシリコン抵抗２５に達する開口
を開設し、この開口内にタングステン等の金属を充填
し、コンタクトホール２９を構成する。この場合、ポリ
シリコン抵抗２５には開口を通して不純物を導入し、充
填金属とのオーミック接続を行う。また、層間絶縁膜上
には前記コンタクトホール２９を構成する充填金属を相
互に接続するためのアルミニウム配線３０を所要のパタ
ーンで形成してトランジスタとポリシリコン抵抗とを電
気接続し、さらにその上にバイアス酸化膜３１を形成
し、トランジスタやポリシリコン抵抗２５を被覆する。
ドレイン領域２６やポリシリコン抵抗２５に達する開口
を開設し、この開口内にタングステン等の金属を充填
し、コンタクトホール２９を構成する。この場合、ポリ
シリコン抵抗２５には開口を通して不純物を導入し、充
填金属とのオーミック接続を行う。また、層間絶縁膜上
には前記コンタクトホール２９を構成する充填金属を相
互に接続するためのアルミニウム配線３０を所要のパタ
ーンで形成してトランジスタとポリシリコン抵抗とを電
気接続し、さらにその上にバイアス酸化膜３１を形成
し、トランジスタやポリシリコン抵抗２５を被覆する。
【００２０】したがって、この構成のＳＲＡＭでは、ポ
リシリコン抵抗２５には、その上層にバイアス酸化膜３
１が形成されることで、ポリシリコン抵抗２５中の水素
原子の濃度が高められる。このため、その後において水
素原子がポリシリコン抵抗２５中に拡散されて、その抵
抗値が変動される場合でも、拡散された水素原子による
ポリシリコン抵抗２５の全体の水素原子の濃度の変動は
小さくなり、その結果としてポリシリコン抵抗２５にお
ける抵抗値の変動を抑制し、安定した抵抗値のポリシリ
コン負荷抵抗として構成されることになる。これによ
り、記憶したデータを保持し、かつ誤りなく読み出すこ
とが可能なＳＲＡＭが実現される。
リシリコン抵抗２５には、その上層にバイアス酸化膜３
１が形成されることで、ポリシリコン抵抗２５中の水素
原子の濃度が高められる。このため、その後において水
素原子がポリシリコン抵抗２５中に拡散されて、その抵
抗値が変動される場合でも、拡散された水素原子による
ポリシリコン抵抗２５の全体の水素原子の濃度の変動は
小さくなり、その結果としてポリシリコン抵抗２５にお
ける抵抗値の変動を抑制し、安定した抵抗値のポリシリ
コン負荷抵抗として構成されることになる。これによ
り、記憶したデータを保持し、かつ誤りなく読み出すこ
とが可能なＳＲＡＭが実現される。
【００２１】なお、この実施形態では、本発明をＳＲＡ
Ｍの負荷抵抗に用いた場合を示しているが、これに限ら
れるものではなく、ポリシリコンを抵抗として利用する
半導体集積回路の全てに適用することができる。
Ｍの負荷抵抗に用いた場合を示しているが、これに限ら
れるものではなく、ポリシリコンを抵抗として利用する
半導体集積回路の全てに適用することができる。
【００２２】
【発明の効果】以上説明したように本発明は、ポリシリ
コンの抵抗の上層にバイアス酸化膜を有しているので、
ポリシリコンにおける水素原子濃度が極めて高いものと
され、その後において水素原子がポリシリコンに拡散さ
れた場合でも、この拡散された水素原子がポリシリコン
の抵抗値に与える影響は小さなものとなり、抵抗値の変
動を小さなものとすることができ、安定した高抵抗値を
得ることが可能となる。したがって、窒化膜を形成する
必要がなく、窒化膜を形成する際の熱処理が原因とされ
るトランジスタの特性劣化や、ポリシリコンへの不純物
の拡散により抵抗値の変動をも防止することができる。
コンの抵抗の上層にバイアス酸化膜を有しているので、
ポリシリコンにおける水素原子濃度が極めて高いものと
され、その後において水素原子がポリシリコンに拡散さ
れた場合でも、この拡散された水素原子がポリシリコン
の抵抗値に与える影響は小さなものとなり、抵抗値の変
動を小さなものとすることができ、安定した高抵抗値を
得ることが可能となる。したがって、窒化膜を形成する
必要がなく、窒化膜を形成する際の熱処理が原因とされ
るトランジスタの特性劣化や、ポリシリコンへの不純物
の拡散により抵抗値の変動をも防止することができる。
【図１】本発明の基本構成とその製造工程を説明するた
めの断面図である。
めの断面図である。
【図２】バイアスＥＣＲ−ＣＶＤ装置の概略を示す模式
図である。
図である。
【図３】ポリシリコン中における水素原子の濃度を示す
図である。
図である。
【図４】ポリシリコンの不純物濃度の違いによる水素原
子の導入前後の抵抗値の変化を示す図である。
子の導入前後の抵抗値の変化を示す図である。
【図５】本発明をＳＲＡＭに適用した実施形態の断面図
である。
である。
１ シリコン基板 ２ シリコン絶縁膜 ３ ポリシリコン抵抗 ４ 常圧ＣＶＤシリコン酸化膜 ５ ＢＰＳＧ膜 ６ 充填金属 ７ 金属配線 ８ バイアス酸化膜（バイアスＥＣＲ−ＣＶＤシリコン
酸化膜）
酸化膜）
Claims (6)
- 【請求項１】 基板上に形成されたポリシリコンで構成
される抵抗を備える半導体装置において、前記ポリシリ
コンの抵抗の上層の層間絶縁膜として高周波電界を印加
する化学気相成長法（バイアスＥＣＲ−ＣＶＤ法）によ
り形成されたシリコン酸化膜を有することを特徴とする
半導体装置。 - 【請求項２】 ポリシリコンの抵抗と前記バイアスＥＣ
Ｒ−ＣＶＤ法により形成されたシリコン酸化膜との間
に、常圧化学気相成長法（ＣＶＤ法）により形成された
シリコン酸化膜、或いはこのシリコン酸化膜とＢＰＳＧ
膜とが積層された層間絶縁膜が介挿される請求項１の半
導体装置。 - 【請求項３】 ポリシリコンは抵抗として機能される領
域に不純物が導入されていないノンドープポリシリコン
である請求項１または２の半導体装置。 - 【請求項４】 基板上にポリシリコンを所要のパターン
に形成する工程と、このポリシリコンの上層に層間絶縁
膜を形成する工程とを含み、この層間絶縁膜を形成する
工程には、シラン系のガスを用いてバイアスＥＣＲ−Ｃ
ＶＤ法によりシリコン酸化膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 ポリシリコンは所定の水素原子濃度の状
態で所望の抵抗値となるようにパターン形成される請求
項４の半導体装置の製造方法。 - 【請求項６】 所定の水素原子濃度は、バイアスＥＣＲ
−ＣＶＤ法によりシリコン酸化膜を形成したときのポリ
シリコンの水素原子濃度である請求項５の半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302125A JP2825074B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
| KR1019960046065A KR100258493B1 (ko) | 1995-10-25 | 1996-10-15 | 저항소자를 갖는 반도체장치 및 그의 제조방법 |
| US08/736,506 US5751050A (en) | 1995-10-25 | 1996-10-24 | Semiconductor device having a polysilicon resistor element with increased stability and method of fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302125A JP2825074B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121024A true JPH09121024A (ja) | 1997-05-06 |
| JP2825074B2 JP2825074B2 (ja) | 1998-11-18 |
Family
ID=17905231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302125A Expired - Fee Related JP2825074B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751050A (ja) |
| JP (1) | JP2825074B2 (ja) |
| KR (1) | KR100258493B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
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1995
- 1995-10-25 JP JP7302125A patent/JP2825074B2/ja not_active Expired - Fee Related
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1996
- 1996-10-15 KR KR1019960046065A patent/KR100258493B1/ko not_active IP Right Cessation
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|---|---|
| KR100258493B1 (ko) | 2000-06-15 |
| JP2825074B2 (ja) | 1998-11-18 |
| US5751050A (en) | 1998-05-12 |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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