JPH0685175A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0685175A JPH0685175A JP4230776A JP23077692A JPH0685175A JP H0685175 A JPH0685175 A JP H0685175A JP 4230776 A JP4230776 A JP 4230776A JP 23077692 A JP23077692 A JP 23077692A JP H0685175 A JPH0685175 A JP H0685175A
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Abstract
(57)【要約】
【目的】 プラズマ窒化膜中の水素が、高抵抗素子中に
拡散する事を防止して、高抵抗素子の抵抗値の安定化を
図る。 【構成】 半導体基板上に多結晶シリコンからなる高抵
抗素子２を形成し、層間絶縁酸化膜３、第１の金属配線
層４およびプラズマ酸化膜５を形成する。さらに第２の
金属配線層７をプラズマ酸化膜５上の全面に形成して、
上層のプラズマ窒化膜６から下層の高抵抗素子２への水
素の拡散を防ぐ。
拡散する事を防止して、高抵抗素子の抵抗値の安定化を
図る。 【構成】 半導体基板上に多結晶シリコンからなる高抵
抗素子２を形成し、層間絶縁酸化膜３、第１の金属配線
層４およびプラズマ酸化膜５を形成する。さらに第２の
金属配線層７をプラズマ酸化膜５上の全面に形成して、
上層のプラズマ窒化膜６から下層の高抵抗素子２への水
素の拡散を防ぐ。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に高抵
抗素子に関するものである。
抗素子に関するものである。
【０００２】
【従来の技術】１９７０年代終わり頃より、ポリシリコ
ンを用いて高抵抗素子を形成する技術が進歩し、スタテ
ィックＲＡＭ（以下、ＳＲＡＭと称す）に高抵抗ポリシ
リコン負荷形セルが使われるようになった。その後高抵
抗ポリシリコン素子の制御技術が進歩し、現在ではＣＭ
ＯＳ−ＳＲＡＭの大半が高抵抗ポリシリコン負荷形セル
で構成されている。
ンを用いて高抵抗素子を形成する技術が進歩し、スタテ
ィックＲＡＭ（以下、ＳＲＡＭと称す）に高抵抗ポリシ
リコン負荷形セルが使われるようになった。その後高抵
抗ポリシリコン素子の制御技術が進歩し、現在ではＣＭ
ＯＳ−ＳＲＡＭの大半が高抵抗ポリシリコン負荷形セル
で構成されている。
【０００３】図５は従来のＳＲＡＭのメモリーセルの高
抵抗素子部の断面図である。図において１はシリコン基
板（図示せず）上に形成されたシリコン酸化膜、２はシ
リコン酸化膜１上に形成された高抵抗素子、３は高抵抗
素子２を覆ってシリコン酸化膜１上に形成された層間絶
縁酸化膜、４は層間絶縁酸化膜３上に形成された第１の
金属配線層、５は第１の金属配線層４を覆って層間絶縁
酸化膜３上に形成されたプラズマ酸化膜で、この上に形
成された第２の金属配線層（図示せず）と第１の金属配
線層４との層間絶縁膜となる。６はプラズマ酸化膜５上
に形成された保護膜としてのプラズマ窒化膜である。
抵抗素子部の断面図である。図において１はシリコン基
板（図示せず）上に形成されたシリコン酸化膜、２はシ
リコン酸化膜１上に形成された高抵抗素子、３は高抵抗
素子２を覆ってシリコン酸化膜１上に形成された層間絶
縁酸化膜、４は層間絶縁酸化膜３上に形成された第１の
金属配線層、５は第１の金属配線層４を覆って層間絶縁
酸化膜３上に形成されたプラズマ酸化膜で、この上に形
成された第２の金属配線層（図示せず）と第１の金属配
線層４との層間絶縁膜となる。６はプラズマ酸化膜５上
に形成された保護膜としてのプラズマ窒化膜である。
【０００４】次に製造方法を説明する。まずシリコン基
板上に形成されたシリコン酸化膜１上にポリシリコンを
約０．１μｍの膜厚に形成し、パターニングを行って高
抵抗素子２を形成する。次に、高抵抗素子２が形成され
たシリコン基板上の全面にＬＰＣＶＤ法によって層間絶
縁酸化膜３を約１μｍの膜厚に形成する。次に例えばア
ルミニウム等による第１の金属配線層４を形成し、その
上にプラズマＣＶＤ法によってプラズマ酸化膜５を約
０．８μｍの膜厚に形成し、さらに第２の金属配線層
（図示せず）を形成する。ここで、層間絶縁酸化膜３は
高抵抗素子２と第１の金属配線層４との絶縁膜であり、
プラズマ酸化膜５は第１の金属配線層４と第２の金属配
線層との絶縁膜である。このＳＲＡＭの２層配線を構成
する第１の金属配線層４および第２の金属配線層は高抵
抗素子２のパターンに依存せずに配設され、図５に示す
断面図の部位には、第２の金属配線層のパターンがない
ものである。最後に、素子の保護膜としてプラズマＣＶ
Ｄ法によりプラズマ窒化膜６を約１μｍの膜厚に形成す
る。
板上に形成されたシリコン酸化膜１上にポリシリコンを
約０．１μｍの膜厚に形成し、パターニングを行って高
抵抗素子２を形成する。次に、高抵抗素子２が形成され
たシリコン基板上の全面にＬＰＣＶＤ法によって層間絶
縁酸化膜３を約１μｍの膜厚に形成する。次に例えばア
ルミニウム等による第１の金属配線層４を形成し、その
上にプラズマＣＶＤ法によってプラズマ酸化膜５を約
０．８μｍの膜厚に形成し、さらに第２の金属配線層
（図示せず）を形成する。ここで、層間絶縁酸化膜３は
高抵抗素子２と第１の金属配線層４との絶縁膜であり、
プラズマ酸化膜５は第１の金属配線層４と第２の金属配
線層との絶縁膜である。このＳＲＡＭの２層配線を構成
する第１の金属配線層４および第２の金属配線層は高抵
抗素子２のパターンに依存せずに配設され、図５に示す
断面図の部位には、第２の金属配線層のパターンがない
ものである。最後に、素子の保護膜としてプラズマＣＶ
Ｄ法によりプラズマ窒化膜６を約１μｍの膜厚に形成す
る。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているが、通常プラズマＣＶＤ法で
形成されるシリコン窒化膜には、形成時に使用するシラ
ンガス（ＳiＨ4）から発生する水素を膜中および膜の界
面に大量に含んでいる。このためプラズマ窒化膜６に大
量に含まれる水素がプラズマ酸化膜５および層間絶縁酸
化膜３を通して、高抵抗素子２中に拡散し、抵抗値を変
動させるという問題点があった。
上のように構成されているが、通常プラズマＣＶＤ法で
形成されるシリコン窒化膜には、形成時に使用するシラ
ンガス（ＳiＨ4）から発生する水素を膜中および膜の界
面に大量に含んでいる。このためプラズマ窒化膜６に大
量に含まれる水素がプラズマ酸化膜５および層間絶縁酸
化膜３を通して、高抵抗素子２中に拡散し、抵抗値を変
動させるという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、プラズマ窒化膜中の水素が、高
抵抗素子中に拡散することを防止して、高抵抗素子の抵
抗値を安定して高く保つことができる半導体装置を得る
ことを目的とする。
ためになされたもので、プラズマ窒化膜中の水素が、高
抵抗素子中に拡散することを防止して、高抵抗素子の抵
抗値を安定して高く保つことができる半導体装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板上に、多結晶シリコンから
なる高抵抗素子と、この高抵抗素子の上層に絶縁膜を介
して形成された金属膜と、さらに上層にプラズマＣＶＤ
法によって形成された窒化膜とを有し、上記金属膜が上
記高抵抗素子の形成領域を覆って配設されたことを特徴
とするものである。
る半導体装置は、半導体基板上に、多結晶シリコンから
なる高抵抗素子と、この高抵抗素子の上層に絶縁膜を介
して形成された金属膜と、さらに上層にプラズマＣＶＤ
法によって形成された窒化膜とを有し、上記金属膜が上
記高抵抗素子の形成領域を覆って配設されたことを特徴
とするものである。
【０００８】この発明の請求項２に係る半導体装置は、
金属膜が、高抵抗素子の上層で絶縁膜上の全面に形成さ
れたものである。
金属膜が、高抵抗素子の上層で絶縁膜上の全面に形成さ
れたものである。
【０００９】この発明の請求項３に係る半導体装置は、
金属膜が高抵抗素子の上層で短冊状のパターンに形成さ
れたものである。
金属膜が高抵抗素子の上層で短冊状のパターンに形成さ
れたものである。
【００１０】この発明の請求項４に係る半導体装置は、
金属膜が高抵抗素子の上層で網目状のパターンに形成さ
れたものである。
金属膜が高抵抗素子の上層で網目状のパターンに形成さ
れたものである。
【００１１】
【作用】この発明の半導体装置は、金属膜が高抵抗素子
の形成領域を覆っている。このため、プラズマＣＶＤ法
によって形成された窒化膜の膜中および膜の界面に大量
に含まれる水素は、金属膜によって阻まれ、下層の高抵
抗素子に拡散しない。これにより高抵抗素子は水素の影
響による抵抗値の変動を防ぐことができ、安定して高い
抵抗値を得る。
の形成領域を覆っている。このため、プラズマＣＶＤ法
によって形成された窒化膜の膜中および膜の界面に大量
に含まれる水素は、金属膜によって阻まれ、下層の高抵
抗素子に拡散しない。これにより高抵抗素子は水素の影
響による抵抗値の変動を防ぐことができ、安定して高い
抵抗値を得る。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の実施例１による半導
体装置をＳＲＡＭのメモリーセルの高抵抗素子部に適用
したものの断面図である。図において１〜６は従来のも
のと同じもの、７は絶縁膜としてのプラズマ酸化膜５上
の全面に形成された金属膜としての第２の金属配線層で
ある。
ついて説明する。図１はこの発明の実施例１による半導
体装置をＳＲＡＭのメモリーセルの高抵抗素子部に適用
したものの断面図である。図において１〜６は従来のも
のと同じもの、７は絶縁膜としてのプラズマ酸化膜５上
の全面に形成された金属膜としての第２の金属配線層で
ある。
【００１３】次に製造方法について説明する。従来のも
のと同様に、シリコン酸化膜１上にポリシリコンからな
る高抵抗素子２を形成し、層間絶縁酸化膜３、第１の金
属配線層４、およびプラズマ酸化膜５を形成する。次に
例えばアルミニウムなどからなる第２の金属配線層７
を、高抵抗素子２領域全面を覆うように、プラズマ酸化
膜５上の全面に形成する。次に保護膜として第２の金属
配線層７上の全面にプラズマＣＶＤ法によりプラズマ窒
化膜６を約１μｍの膜厚に形成する。
のと同様に、シリコン酸化膜１上にポリシリコンからな
る高抵抗素子２を形成し、層間絶縁酸化膜３、第１の金
属配線層４、およびプラズマ酸化膜５を形成する。次に
例えばアルミニウムなどからなる第２の金属配線層７
を、高抵抗素子２領域全面を覆うように、プラズマ酸化
膜５上の全面に形成する。次に保護膜として第２の金属
配線層７上の全面にプラズマＣＶＤ法によりプラズマ窒
化膜６を約１μｍの膜厚に形成する。
【００１４】以上のように構成される半導体装置は、第
２の金属配線層７が高抵抗素子２領域全面を覆うように
高抵抗素子２の上層のプラズマ酸化膜５上の全面に形成
され、その上にプラズマ窒化膜６が形成されている。こ
のため、プラズマ窒化膜６の膜中および膜の界面に大量
に含まれる水素は、金属膜の性質により第２の金属配線
層７によって阻まれ、下層の高抵抗素子２に拡散しな
い。このため高抵抗素子２は水素の影響による抵抗値の
変動を防止することができ安定して高い抵抗値を得るこ
とができる。
２の金属配線層７が高抵抗素子２領域全面を覆うように
高抵抗素子２の上層のプラズマ酸化膜５上の全面に形成
され、その上にプラズマ窒化膜６が形成されている。こ
のため、プラズマ窒化膜６の膜中および膜の界面に大量
に含まれる水素は、金属膜の性質により第２の金属配線
層７によって阻まれ、下層の高抵抗素子２に拡散しな
い。このため高抵抗素子２は水素の影響による抵抗値の
変動を防止することができ安定して高い抵抗値を得るこ
とができる。
【００１５】なお、上記実施例では、多層配線構造の第
２層配線層７を金属膜として特定の構成としたが、高抵
抗素子２とプラズマ窒化膜６との間に形成される配線層
であれば、他の配線層を上記金属膜としてもよい。
２層配線層７を金属膜として特定の構成としたが、高抵
抗素子２とプラズマ窒化膜６との間に形成される配線層
であれば、他の配線層を上記金属膜としてもよい。
【００１６】実施例２．また、上記実施例１では、第２
の金属配線層７をプラズマ酸化膜５上の全面に形成した
が、高抵抗素子２のパターンのみを覆って、プラズマ酸
化膜５上に短冊状にパターニングしてもよい。この実施
例２による半導体装置の断面図を図２に、特に断面鳥瞰
図を図３に示す。このように第２の金属配線層７のパタ
ーンは高抵抗素子２のパターンを覆って上層に形成され
ているため、実施例１と同様にプラズマ窒化膜６からの
水素の拡散を防いで、同様の効果を奏する。また、第２
の金属配線層７のパターンの面積が小さくなるため、応
力を緩和し、ヒロックも防止しやすい。
の金属配線層７をプラズマ酸化膜５上の全面に形成した
が、高抵抗素子２のパターンのみを覆って、プラズマ酸
化膜５上に短冊状にパターニングしてもよい。この実施
例２による半導体装置の断面図を図２に、特に断面鳥瞰
図を図３に示す。このように第２の金属配線層７のパタ
ーンは高抵抗素子２のパターンを覆って上層に形成され
ているため、実施例１と同様にプラズマ窒化膜６からの
水素の拡散を防いで、同様の効果を奏する。また、第２
の金属配線層７のパターンの面積が小さくなるため、応
力を緩和し、ヒロックも防止しやすい。
【００１７】実施例３．また、図４に示す様に、第２の
金属配線層７のパターンを、高抵抗素子２のパターンを
覆ってプラズマ酸化膜５上に網目状に形成しても同様の
効果を奏する。また、この網目状のパターンでは、実施
例２の第２の金属配線層のパターニング時に発生しやす
い、レジスト膜のはがれや第２の金属配線層７のはがれ
が防止できる。
金属配線層７のパターンを、高抵抗素子２のパターンを
覆ってプラズマ酸化膜５上に網目状に形成しても同様の
効果を奏する。また、この網目状のパターンでは、実施
例２の第２の金属配線層のパターニング時に発生しやす
い、レジスト膜のはがれや第２の金属配線層７のはがれ
が防止できる。
【００１８】
【発明の効果】以上のようにこの発明によれば、高抵抗
素子の形成領域を覆って金属膜を形成したため、プラズ
マ窒化膜から高抵抗素子中へ水素が拡散するのを防ぐ。
このため高抵抗素子の抵抗値を安定して高く保つことが
できる。
素子の形成領域を覆って金属膜を形成したため、プラズ
マ窒化膜から高抵抗素子中へ水素が拡散するのを防ぐ。
このため高抵抗素子の抵抗値を安定して高く保つことが
できる。
【００１９】また、短冊状や網目状に金属膜をパターニ
ングすることにより面積を小さくして応力を緩和すると
ともにヒロックを防止する。特に網目状のパターンで
は、レジストや金属膜のはがれを防止できる。
ングすることにより面積を小さくして応力を緩和すると
ともにヒロックを防止する。特に網目状のパターンで
は、レジストや金属膜のはがれを防止できる。
【図１】この発明の実施例１による半導体装置を示す断
面図である。
面図である。
【図２】この発明の実施例２による半導体装置を示す断
面図である。
面図である。
【図３】この発明の実施例２による半導体装置を示す断
面鳥瞰図である。
面鳥瞰図である。
【図４】この発明の実施例３による半導体装置を示す断
面鳥瞰図である。
面鳥瞰図である。
【図５】従来の半導体装置を示す断面図である。
２ 高抵抗素子 ５ 絶縁膜としてのプラズマ酸化膜 ６ プラズマ窒化膜 ７ 金属膜としての第２の金属配線層
Claims (4)
- 【請求項１】 半導体基板上に、多結晶シリコンからな
る高抵抗素子と、この高抵抗素子の上層に絶縁膜を介し
て形成された金属膜と、さらに上層にプラズマＣＶＤ法
によって形成された窒化膜とを有し、上記金属膜が上記
高抵抗素子の形成領域を覆って配設されたことを特徴と
する半導体装置。 - 【請求項２】 金属膜が、高抵抗素子の上層で、絶縁膜
上の全面に形成されたことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 金属膜が、高抵抗素子の上層で、短冊状
のパターンに形成されたことを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 金属膜が、高抵抗素子の上層で、網目状
のパターンに形成されたことを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23077692A JP3195828B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23077692A JP3195828B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685175A true JPH0685175A (ja) | 1994-03-25 |
| JP3195828B2 JP3195828B2 (ja) | 2001-08-06 |
Family
ID=16913089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23077692A Expired - Lifetime JP3195828B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195828B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121024A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置とその製造方法 |
| US7795701B2 (en) | 2007-03-12 | 2010-09-14 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| CN108573958A (zh) * | 2017-03-14 | 2018-09-25 | 精工半导体有限公司 | 半导体装置 |
| JP2018152545A (ja) * | 2017-03-14 | 2018-09-27 | エイブリック株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006036000A1 (en) | 2004-09-30 | 2006-04-06 | Ricoh Company, Ltd. | Semiconductor device and fabrication process thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137942U (ja) * | 1987-03-02 | 1988-09-12 | ||
| JPH0247866A (ja) * | 1988-07-21 | 1990-02-16 | Samsung Electron Co Ltd | メモリチップにおける電位供給線と信号線の配置方法 |
| JPH02162755A (ja) * | 1988-12-15 | 1990-06-22 | Nec Corp | アナログ・ディジタル混在集積回路 |
| JPH0321053A (ja) * | 1989-06-19 | 1991-01-29 | Fujitsu Ltd | 半導体装置 |
| JPH04102367A (ja) * | 1990-08-21 | 1992-04-03 | Seiko Epson Corp | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| JPH04152562A (ja) * | 1990-10-16 | 1992-05-26 | Seiko Epson Corp | 半導体装置 |
-
1992
- 1992-08-31 JP JP23077692A patent/JP3195828B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137942U (ja) * | 1987-03-02 | 1988-09-12 | ||
| JPH0247866A (ja) * | 1988-07-21 | 1990-02-16 | Samsung Electron Co Ltd | メモリチップにおける電位供給線と信号線の配置方法 |
| JPH02162755A (ja) * | 1988-12-15 | 1990-06-22 | Nec Corp | アナログ・ディジタル混在集積回路 |
| JPH0321053A (ja) * | 1989-06-19 | 1991-01-29 | Fujitsu Ltd | 半導体装置 |
| JPH04102367A (ja) * | 1990-08-21 | 1992-04-03 | Seiko Epson Corp | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| JPH04152562A (ja) * | 1990-10-16 | 1992-05-26 | Seiko Epson Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121024A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置とその製造方法 |
| US7795701B2 (en) | 2007-03-12 | 2010-09-14 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| US8084314B2 (en) | 2007-03-12 | 2011-12-27 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| CN108573958A (zh) * | 2017-03-14 | 2018-09-25 | 精工半导体有限公司 | 半导体装置 |
| JP2018152545A (ja) * | 2017-03-14 | 2018-09-27 | エイブリック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3195828B2 (ja) | 2001-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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