JP2018152545A - 半導体装置 - Google Patents
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Abstract
【課題】ブリーダー抵抗回路全体への水素の浸入を防ぎ、ブリーダー抵抗回路を構成する抵抗体ユニットごとの抵抗値変調のばらつきを抑えることが可能な半導体装置を提供する。【解決手段】本発明の半導体装置１００は、複数の多結晶シリコン抵抗体ユニット１０からなるブリーダー抵抗回路素子１０２と、複数の多結晶シリコン抵抗体ユニット１０の各々を、個別に覆うように複数に分割された第一金属膜１０３と、ブリーダー抵抗回路素子１０２の全体を覆う一体の第二金属膜１０４と、第二金属膜１０４の上に形成されたシリコン窒化膜１０５と、を有し、複数の第一金属膜１０３の各々は、多結晶シリコン抵抗体ユニット１０のうち、電極部１０Ａを覆う部分と、電極部１０Ａ以外を覆う部分とで構成されており、電極部１０Ａ以外を覆う第一金属膜１０３は、各々覆っている多結晶シリコン抵抗体ユニット１０と、電気的に接続されている。【選択図】図２
Description
本発明は、半導体装置に関する。
検出電圧器等のアナログＩＣは、トランジスタと抵抗体を組み合わせて所望の特性を出力するように、例えば多結晶シリコンの薄膜抵抗体で構成されたブリーダー抵抗回路を備え、その抵抗分圧比が調整されている。この薄膜抵抗体上には、層間絶縁膜および最終保護膜が形成されるが、その形成過程において拡散する水素の浸入により、ブリーダー抵抗回路の抵抗分圧比がウェハ面内でバラつき、歩留りが低下してしまう問題が知られている。一般的な半導体装置は、薄膜抵抗体上に大面積の金属配線を切れ目なく配置し、この水素浸入の問題を回避している。
ただし、金属配線をこのように配置する場合であっても、配線上の都合から、各抵抗体の電極部同士を電気的に接続する金属配線、すなわち電極部を覆う金属配線は、電極部以外の高抵抗部を覆う大面積の金属配線から分離されている。そのため、分離されている金属配線間には隙間が存在しており、そこからの電極部周辺への水素の浸入まで回避することは難しい。電極部周辺への水素の浸入の影響は、複雑な回路を搭載する多層配線構造の半導体装置において顕著となる。
一方、上述したように大面積の金属配線を配置した場合には、ブリーダー回路を構成する抵抗体ユニットごとに、異なる割合で抵抗値が変調する問題も発生する。これは、電源電圧（Ｖdd、Ｖss）による各抵抗体ユニットの電位が、電源からの距離によって異なっており、接地されている金属配線との電位差が、抵抗体ユニットごとに異なることに起因している。例えば、低電位側（Ｖss）にある抵抗体ユニットは、金属配線との電位差が小さいため、抵抗値変調が小さいのに対し、高電位側（Ｖdd）にある抵抗体ユニットは、金属配線との電位差が大きいため、抵抗値変調が大きい。抵抗体ユニットごとの抵抗値変調のばらつきは、電源電圧を高くした場合に顕著となり、その対策が求められている。
抵抗値変調ばらつきの対策の一つとして、金属配線を各抵抗体ユニットに対応するように分割し、分割した金属配線の各々を、対応する抵抗体ユニットと電気的に接続した構成が、特許文献１に開示されている。この構成によれば、抵抗体ユニットと金属配線との間で電位差が生じないため、抵抗値変調の問題を回避することができる。
ただし、この構成では、分割された金属配線同士の間に空隙が生じることになるため、空隙を通過した水素がブリーダー抵抗回路の抵抗分圧比を乱す可能性があり、さらに改善する余地がある。
本発明は、かかる事情に鑑みてなされたものであり、電極部を含めたブリーダー抵抗回路全体への水素の浸入を防ぎ、かつブリーダー抵抗回路を構成する抵抗体ユニットごとの抵抗値変調のばらつきを抑えることが可能な半導体装置を提供することを目的としている。
上記課題を解決するため、本発明は以下の手段を採用している。
（１）本発明の一態様に係る半導体装置は、基板と、前記基板の一方の主面側に形成され、複数の多結晶シリコン抵抗体ユニットからなるブリーダー抵抗回路素子と、前記複数の多結晶シリコン抵抗体ユニットの各々を、個別に覆うように複数に分割された第一金属膜と、前記第一金属膜の上に、前記ブリーダー抵抗回路素子の全体を覆う一体の第二金属膜と、前記第二金属膜の上に形成されたシリコン窒化膜と、を有し、複数の前記第一金属膜の各々は、前記多結晶シリコン抵抗体ユニットのうち、電極部を覆う部分と、電極部以外を覆う部分とで構成されており、前記電極部以外を覆う前記第一金属膜は、各々覆っている前記多結晶シリコン抵抗体ユニットと、電気的に接続されている。
（２）前記（１）に記載の半導体装置において、前記シリコン窒化膜側からの平面視において、前記第２金属膜の最外周が、前記ブリーダー抵抗回路素子の最外周よりも外側にあることが好ましい。
（３）前記（１）または（２）に記載の半導体装置において、さらに、前記ブリーダー抵抗回路素子の周囲に立設され、前記第二金属膜に接続された側壁部を有することが好ましい。
（４）前記（１）乃至（３）のいずれか一つに記載の半導体装置において、前記基板と前記第一金属膜とを連結する第一接続孔、前記第一金属膜と前記第二金属膜とを連結する第二接続孔を有し、前記側壁部が、前記第一接続孔に埋め込まれた金属膜と、前記第二接続孔に埋め込まれた金属膜とで構成されていることが好ましい。
（５）前記（３）または（４）に記載の半導体装置において、平面視において、前記ブリーダー抵抗回路素子が形成されている領域と前記側壁部が形成されている領域との間の領域に多結晶シリコンカバーを有する構成であることが好ましい。
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本発明の半導体装置では、複数の多結晶シリコン抵抗体ユニットの各々に対し、個別に接続された複数の第一金属膜を有し、さらに第一金属膜を挟んで、ブリーダー抵抗回路素子の全体を覆う大面積の第二金属膜を有している。第一金属膜を有していることにより、多結晶シリコン抵抗体ユニットと第一金属膜との電位差が、レイアウトによらず一定となるため、多結晶シリコン抵抗体ユニットごとに抵抗値変調がばらつく問題を回避することができる。
また、第二金属膜を有していることにより、製造過程において、ブリーダー抵抗回路素子に水素が浸入する問題を回避することができる。したがって、本発明の半導体装置は、ブリーダー抵抗回路素子に含有される水素の量が、従来よりも著しく低減されたものとなる。
第二金属膜は、第一金属膜の上層側に設けられ、第一金属膜のように、対応する多結晶シリコン抵抗体ユニットの電極部、高抵抗部ごとに分割されている必要がなく、電極部周辺まで含めたブリーダー回路全体を、隙間なく覆う形状とすることができる。そのため、本発明の半導体装置では、多結晶シリコン抵抗体の中央部への水素浸入経路だけでなく、電極部が設けられる端部への水素浸入経路をも遮蔽することができ、ブリーダー抵抗回路素子の抵抗分圧比の乱れに伴なった歩留り低下を防ぐことができる。
以下、本発明について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等は実際とは異なっていることがある。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
＜第一実施形態＞
［半導体装置の構成］
図１は、本発明の第一実施形態に係る半導体装置１００の平面図である。図２（ａ）、（ｂ）は、それぞれ、図１において半導体装置１００をＡ−Ａ’線、Ｂ−Ｂ’線に沿って切断した場合の断面図である。
［半導体装置の構成］
図１は、本発明の第一実施形態に係る半導体装置１００の平面図である。図２（ａ）、（ｂ）は、それぞれ、図１において半導体装置１００をＡ−Ａ’線、Ｂ−Ｂ’線に沿って切断した場合の断面図である。
半導体装置１００は、主な構成要素として、基板（基材）１０１と、基板の一方の主面側に形成されたブリーダー抵抗回路素子１０２と、ブリーダー抵抗回路素子１０２上に形成された２つの金属膜（第一金属膜１０３、第二金属膜１０４）と、第二金属膜１０４の上に設けられたシリコン窒化膜１０５と、を有している。
基板１０１とブリーダー抵抗回路素子１０２の間、ブリーダー抵抗回路素子１０２と第一金属膜１０３の間、第一金属膜１０３と第二金属膜１０４の間には、それぞれ絶縁膜１０６、１０７、１０８が形成されている。第二金属膜１０４とシリコン窒化膜１０５の間に、絶縁膜１０９が形成されていてもよい。なお、図１では、主要部分となるブリーダー抵抗回路素子と、その周辺の構成を明瞭化するため、基板、絶縁膜、シリコン窒化膜等の図示を省略している。
図２に示す半導体装置１００では、一方の主面側にｐ型ウェル１０１Ａが設けられたｎ型基板１０１が用いられ、２層配線構造を有している。ブリーダー抵抗回路素子１０２は、ｐ型ウェル１０１Ａの表面に形成された絶縁膜（フィールド絶縁膜）１０６の上に設けられている。
なお、半導体装置１００の構成は、図２に示すものに限られることはなく、用途に応じて、ブリーダー抵抗回路素子１０２以外の素子が設けられていてもよく、２層以上の配線構造を有していてもよい。また、基板にドープする不純物の導電型についても、自由に設定することができる。
ブリーダー抵抗回路素子１０２は、複数の多結晶シリコン抵抗体ユニット１０からなる。多結晶シリコン抵抗体ユニット１０は、ｐ型またはｎ型の不純物がドープされ、所望の抵抗値を示す単体の多結晶シリコン抵抗体１１、所望の抵抗値を示すように接続した複数の多結晶シリコン抵抗体１１のうち、一方または両方からなる。
つまり、ブリーダー抵抗回路素子１０２は、単体の多結晶シリコン抵抗体１１からなるユニット１０Ａのみで構成されていてもよいし、複数の多結晶シリコン抵抗体１１からなるユニット１０Ｂのみで構成されていてもよいし、ユニット１０Ａ、１０Ｂの両方を組み合わせて構成されていてもよい。図１では、ユニット１０Ａ、１０Ｂの両方を組み合わせて構成される場合について、例示している。
第一金属膜１０３としては、例えば、Ａｌ−Ｓｉ−Ｃｕの積層膜、Ａｌ−Ｃｕの積層膜等が用いられ、その厚さは、概ね３０００Å以上５０００Å以下の範囲であることが好ましい。
第一金属膜１０３は、複数の多結晶シリコン抵抗体ユニット１０の各々を、個別に覆うように複数に分割されている。つまり、いずれの多結晶シリコン抵抗体ユニット１０の上にも、第一金属膜１０３が少なくとも一枚ずつ設けられている。隣接する抵抗体ユニット１０２上に設けられた第一金属膜１０３同士は、互いに離間している。
複数の第一金属膜１０３の各々は、多結晶シリコン抵抗体ユニット１０のうち、電極部１１Ａを覆う部分（電極引き出し層）１０３Ａと、電極部１１Ａ以外の高抵抗部１１Ｂを覆う部分（カバー層）１０３Ｂとで、さらに分割されている。電極部１１Ａは、各多結晶シリコン抵抗体１１の端部に位置し、不純物が、高抵抗部１１Ｂよりも高い濃度でドープされている。
図３は、半導体装置１００を動作させるブリーダー抵抗回路１０２Ａと、その周辺回路の図である。ブリーダー抵抗回路１０２Ａは、複数の多結晶シリコン抵抗体ユニット１０が、直列接続されており、特定のユニット１０に対し、ヒューズ回路素子１２が並列接続されている。
カバー層１０３Ｂは、その各々が覆っている多結晶シリコン抵抗体ユニット１０と、金属配線を介して接続されている。つまり、１つの多結晶シリコン抵抗体ユニット１０に対して、それを覆う一つのカバー層１０３Ｂが電気的に接続されている。そのため、直列接続されたブリーダー抵抗回路１０２Ａの一端側、他端側に、それぞれ異なる電源電圧Ｖdd、Ｖss（Ｖdd＞Ｖss）を印加し、両者に電位差を発生させた場合であっても、カバー層１０３Ｂとユニット１０２とは等電位となる。
多結晶シリコン抵抗体ユニット１０とカバー層１０３Ｂとを接続する、金属配線の材料としては、第一金属膜と同じものであってもよいし、高融点金属のタングステン等であってもよい。
第二金属膜１０４としては、例えば、Ａｌ−Ｓｉ−Ｃｕの積層膜、Ａｌ−Ｃｕの積層膜等が用いられ、その厚さは、概ね３０００Å以上１００００Å以下の範囲であることが好ましい。
第二金属膜１０４は、第一金属膜１０３を挟んで、電極部１１Ａを含む複数のブリーダー抵抗回路素子１０２の全体を切れ目なく覆う、一体の大面積膜である。第二金属膜１０４の電位は、Ｖssに接地されている。
本実施形態に係る半導体装置１００では、複数の多結晶シリコン抵抗体ユニット１０の各々に対し、個別に接続された複数の第一金属膜１０３を有し、さらに第一金属膜１０３を挟んで、ブリーダー抵抗回路素子１０２の全体を覆う大面積の第二金属膜１０４を有している。第一金属膜１０３を有していることにより、多結晶シリコン抵抗体ユニット１０と第一金属膜１０３との電位差が、レイアウトによらず一定となるため、多結晶シリコン抵抗体ユニット１０ごとに抵抗値変調がばらつく問題を回避することができる。
また、第二金属膜１０４を有していることにより、製造過程において、ブリーダー抵抗回路素子１０２に水素が浸入する問題を回避することができる。したがって、本実施形態に係る半導体装置１００は、ブリーダー抵抗回路素子に含有される水素の量が、従来よりも著しく低減されたものとなる。
第二金属膜１０４は、第一金属膜１０３の上層側に設けられ、第一金属膜１０３のように、対応する多結晶シリコン抵抗体ユニットの電極部１１Ａ、高抵抗部１１Ｂごとに分割されている必要がなく、電極部１１Ａ周辺まで含めたブリーダー回路１０２Ａ全体を、隙間なく覆う形状とすることができる。そのため、本実施形態に係る半導体装置１００では、多結晶シリコン抵抗体１１の高抵抗部１１Ｂへの水素浸入経路だけでなく、電極部１１Ａが設けられる端部への水素浸入経路をも遮蔽することができ、ブリーダー抵抗回路素子１０２の抵抗分圧比の乱れに伴なった歩留り低下を防ぐことができる。
シリコン窒化膜１０５側からの平面視において、第２金属膜１０４の最外周は、ブリーダー抵抗回路素子１０２の最外周よりも外側にあることが好ましい。この場合には、ブリーダー抵抗回路素子１０２に対して、上層側から垂直に浸入しようとする水素に加え、斜めに浸入しようとする水素の一部を、第２金属膜１０４において阻止することができ、その分、水素に対する保護機能を高めることができる。
従来の構造では、高抵抗部を第一金属膜で確実に覆う必要があったため、第一金属膜は、高抵抗部だけでなく、低抵抗部の一部まで覆うように、大き目に形成されていた。つまり、従来構造では、第一金属膜には、低抵抗部とのオーバーラップ領域が存在していた。
これに対し、本実施形態に係る半導体装置１００では、高抵抗部を覆う役割を第二金属膜が担うため、第一金属膜を大き目に形成する必要がなく、第一金属膜と低抵抗部とのオーバーラップ領域を削減できる分、装置全体のサイズを縮小することができる。
また、従来構造においては、分割した第一金属膜同士の隙間のところにダミーの抵抗体が配置されていたが、本実施形態ではその必要がない分、さらに、装置全体のサイズを縮小することができる。
［半導体装置の製造方法］
半導体製造装置１００の製造方法について、ブリーダー抵抗回路素子１０２とその周辺部分を形成する工程を中心として説明する。
半導体製造装置１００の製造方法について、ブリーダー抵抗回路素子１０２とその周辺部分を形成する工程を中心として説明する。
まず、ｎ型の基板の一方の主面側に、ｐ型不純物をドープしてｐ型ウェルを形成する。続いて、ＬＯＣＯＳ（Local Oxidation of Silicon）法またはＳＴＩ（Shallow Trench Isolation）法により、フィールド絶縁膜を形成する。続いて、ｐ型ウェル内の所定の位置に、相対的にｐ型不純物濃度が高い領域（ｐ+拡散層）を形成する。
次に、フィールド絶縁膜上に、ＣＶＤ法等の公知の方法により、ブリーダー抵抗回路を構成する多結晶シリコン（ポリシリコン）の膜形成を行い、さらに、所望の形状、配置となるようにパターニングを行って、複数の多結晶シリコン抵抗体を形成する。形成する抵抗体の厚さは、概ね５００Å以上５０００Å以下とするのが好ましい。
次に、多結晶シリコン抵抗体上に、ＣＶＤ法等の公知の方法により、層間絶縁膜を形成する。続いて、単数または複数の多結晶シリコン抵抗体で構成される、多結晶シリコン抵抗体ユニットの少なくとも一部と重なる位置において、層間絶縁膜内にコンタクトホールを形成する。続いて、コンタクトホール内に金属膜を埋め込む。埋め込む金属膜の材料としては、第一金属膜の材料と同じものであってもよいし、高融点金属のタングステンであってもよい。
次に、コンタクトホールが形成された層間絶縁膜上に、スパッタリング法等の公知の方法により第一金属膜を形成する。そして、形成した第一金属膜を、多結晶シリコン抵抗体ユニットごとに１対１で対応するように、パターニングを行って分割する。この分割により、多結晶シリコン抵抗体ユニットごとに、対応する第一金属膜のカバー層が形成される。つまり、一つの多結晶シリコン抵抗体ユニットを、一つの第一金属膜がカバーした状態となる。
第一金属膜としては、例えば、Ａｌ−Ｓｉ−Ｃｕの積層膜、Ａｌ−Ｃｕの積層膜を用いることができる。第一金属膜１０３の厚さは、概ね３０００Å以上５０００Å以下の範囲で設定することが好ましい。
次に、第一金属膜上に、ＣＶＤ法等の公知の方法により層間絶縁膜を形成し、この層間絶縁膜の上に、スパッタリング法等の公知の方法により第二金属膜を形成する。このとき、少なくともブリーダー抵抗回路素子の全体を覆う、一体の大面積を有する膜となるようにする。
第二金属膜としては、例えば、Ａｌ−Ｓｉ−Ｃｕの積層膜、Ａｌ−Ｃｕの積層膜を用いることができる。第二金属膜の厚さは、概ね３０００Å以上１００００Å以下の範囲で設定することが好ましい。
最後に、第二金属膜上に、プラズマＣＶＤ法により、直接または酸化膜を介して、シリコン窒化膜を形成することによって、本実施形態に係る半導体装置１００を得ることができる。
＜第二実施形態＞
［半導体装置の構成］
図４は、本発明の第二実施形態に係る半導体装置２００の平面図である。図５は、図４において半導体装置２００をＣ−Ｃ’線に沿って切断した場合の断面図である。なお、図４では、主要部分となるブリーダー抵抗回路素子と、その周辺の構成を明瞭化するため、基板、絶縁膜、シリコン窒化膜等の図示を省略している。
［半導体装置の構成］
図４は、本発明の第二実施形態に係る半導体装置２００の平面図である。図５は、図４において半導体装置２００をＣ−Ｃ’線に沿って切断した場合の断面図である。なお、図４では、主要部分となるブリーダー抵抗回路素子と、その周辺の構成を明瞭化するため、基板、絶縁膜、シリコン窒化膜等の図示を省略している。
半導体装置２００は、ブリーダー抵抗回路素子２０２の周囲（最外周）に立設され、頂部が第二金属膜２０４に接続され、底部が基板２０１に接続された側壁部２１１を有している。基板２０１の表面のうち側壁部２１１が接続される部分に、ｐ型高濃度拡散層（ｐ+拡散層）２１０が設けられている。半導体装置２００の側壁部２１１以外の構成については、第一実施形態に係る半導体装置１００の構成と同様であり、半導体装置１００と同等の効果を得ることができる。
側壁部２１１は、第一金属膜２０３Ｃと、その下層側および上層側の絶縁膜２０７、２０８に設けられたコンタクトホール（第一接続孔２０７Ａ、第二接続孔２０８Ａ）にそれぞれ埋め込まれた金属膜２０７Ｂ、２０８Ｂ、第一接続孔２０７Ａの下のｐ型ウェル２０１Ａ内に設けられたｐ型高濃度拡散層（ｐ+拡散層）２１０とで、スタック状に構成されている。第一接続孔２０７Ａは基板２０１と第一金属膜２０３Ｃとを連結し、第二接続孔２０８Ａは第一金属膜２０３Ｃと第二金属膜２０４とを連結している。ｐ型高濃度拡散層２１０は、半導体装置２００の最表面側からの平面視において、ブリーダー抵抗回路素子２０２の周囲を取り囲んでいる。
シリコン窒化膜２０５側からの平面視において、側壁部２１１は、短い間隔で並んでいることが好ましく、ブリーダー抵抗回路素子２０２を切れ目なく囲んでいれば、より好ましい。
半導体装置２００は、側壁部２１１があることにより、上方から直線的に浸入する水素だけでなく、側方から回り込んで浸入する水素をも阻止することができ、ブリーダー抵抗回路素子１０２をより強力に保護することができる。
また、側壁部２１１が側方からの水素浸入を遮蔽するため、第二金属膜は、上方から直線的に浸入する水素だけを遮蔽すればよい。したがって、第二金属膜の面積は、ブリーダ抵抗素子と同程度の面積とすることができ、側壁部２１１がない場合に比べて、装置全体のサイズを縮小することができる。
＜第三実施形態＞
［半導体装置の構成］
図６は、本発明の第三実施形態に係る半導体装置３００の平面図である。図７（ａ）、（ｂ）は、それぞれ、図６において半導体装置３００をＤ−Ｄ’線、Ｅ−Ｅ’線に沿って切断した場合の断面図である。なお、図６では、主要部分となるブリーダー抵抗回路素子と、その周辺の構成を明瞭化するため、基板、絶縁膜、シリコン窒化膜等の図示を省略している。
［半導体装置の構成］
図６は、本発明の第三実施形態に係る半導体装置３００の平面図である。図７（ａ）、（ｂ）は、それぞれ、図６において半導体装置３００をＤ−Ｄ’線、Ｅ−Ｅ’線に沿って切断した場合の断面図である。なお、図６では、主要部分となるブリーダー抵抗回路素子と、その周辺の構成を明瞭化するため、基板、絶縁膜、シリコン窒化膜等の図示を省略している。
半導体装置３００は、第二実施形態と同様に、ブリーダー抵抗回路素子３０２の周囲（最外周）に立設され、頂部が第二金属膜３０４に接続され、底部が基板３０１に接続された側壁部３１１を有している。また、半導体装置３００の側壁部３１１が形成されている領域の内側のブリーダー抵抗回路素子３０２の構成については、第一実施形態に係る半導体装置１００の構成と同様である。
図７（ａ）に示すように、側壁部３１１は、第一金属膜３０３Ｃと、その下層側および上層側の絶縁膜３０７、３０８に設けられたコンタクトホール（第一接続孔３０７Ａ、第二接続孔３０８Ａ）にそれぞれ埋め込まれた金属膜３０７Ｂ、３０８Ｂ、第一接続孔３０７Ａの下のｐ型ウェル３０１Ａ内に設けられたｐ型高濃度拡散層（ｐ+拡散層）３１０とで、スタック状に構成されていることも第二実施形態と同様である。そして、第一接続孔３０７Ａは、基板３０１と第一金属膜３０３Ｃとを連結し、第二接続孔３０８Ａは、第一金属膜３０３Ｃと第二金属膜３０４とを連結している。ｐ型高濃度拡散層３１０は、半導体装置３００の最表面側からの平面視において、ブリーダー抵抗回路素子３０２の周囲を取り囲んでいる。すなわち、これらの構成により第一実施形態と第二実施形態と同等の効果を得ることができる。
図６のＥ−Ｅ’線の近傍においては、電極部３１Ａに接続される電極引き出し層３０３Ａを図示しない他の回路素子部分と接続させるために、電極引き出し層３０３Aがブリーダー抵抗回路素子３０２の外側に向かって延設される部分において、側壁部３１１は、切れ目を有している。
そこで、第三実施形態においてはさらに、半導体装置３００は、ブリーダー抵抗回路素子３０２が形成されている領域と、側壁部３１１が形成されている領域との間の領域に、多結晶シリコンカバー３２を有している。多結晶シリコンカバー３２は、側壁部３１１に切れ目が存在する部分に、平面視においてその側壁部３１１の切れ目を補うようにブリーダー抵抗回路素子３０２の外側の領域に配置される。図６においては、多結晶シリコンカバー３２がブリーダー抵抗回路素子３０２の外側の領域において電極部３１Ａが配置されている右側と左側の側面に対し平行に、且つ直線的に設けられている。
図７（ｂ）の断面図に示すように、多結晶シリコンカバー３２は、多結晶シリコン抵抗体３１の両側のフィールド絶縁膜３０６上に、多結晶シリコン抵抗体３１と同一の多結晶シリコン層で形成されている。多結晶シリコンカバー３２の上には、電極引き出し層３０３が、第二金属膜３０４が形成されている領域よりもさらに外側に延設されており、ここに側壁部３１１を形成することはできない。そのため、この側壁部３１１の切れ目を通って、多結晶シリコン抵抗体３１へ水素が侵入する可能性がある。多結晶シリコンカバー３２は、側壁部３１１の切れ目を通って浸入してくる水素を吸収し、多結晶シリコン抵抗体３１に到達する水素を低減させることができる。
一般に多結晶シリコンは、単結晶シリコンと異なり、シリコン原子が規則正しく結合した結晶性の高いグレイン部分と、その境界部分でありシリコン原子の並びが不規則で結晶性が低いグレイン境界部分とから構成される。グレイン境界部分には多数の未結合手をもつ原子が存在する。原子の未結合手には水素が結合しやすいので、その結合バラつきによって多結晶シリコン抵抗体の抵抗値がバラつく。図６における多結晶シリコンカバー３２は、この性質を利用し、ブリーダー抵抗回路素子３０２の外側の領域に配置することで、多結晶シリコンカバー３２の外側から浸入する水素を吸収し、多結晶シリコンカバー３２が形成される領域よりも内側の領域への水素の侵入を抑制する。
半導体装置３００は、第２金属膜３０４と側壁部３１１に加え、側壁部３１１の切れ目に多結晶シリコンカバー３２を備えることによって、外部からの水素の浸入を抑制し、ブリーダー抵抗回路素子３０２を第二実施形態よりも強力に保護することができる。
図６において、多結晶シリコンカバー３２は、ブリーダー抵抗回路素子３０２の外側の領域において、電極部３１Ａが配置されている右側と左側の側面の前面に対し平行に、且つ直線的に設けられているが、この構成に限られるものではない。すなわち、側壁部３１１の切れ目に部分的に配置されていても構わない。また、平面視において、ブリーダー抵抗回路素子３０２の外側の領域の電極部３１Ａが配置されていない上側と下側の側面に沿った部分に側壁部３１１の切れ目があればその部分に多結晶シリコンカバー３２を配置する。一方、多結晶シリコンカバー３２を、ブリーダー抵抗回路素子３０２の周囲全てを囲うように切れ目無く配置しても構わない。そうすることであらゆる方向からの意図しない水素の浸入を抑制し、多結晶シリコン抵抗体３１の抵抗値バラつきを抑制することができる。
また、多結晶シリコンカバー３２は、多結晶シリコン抵抗体３１よりも厚さが厚い方が、水素浸入方向を減らすことができるので水素の遮蔽効果が高い。図７（ａ）、（ｂ）においては、多結晶シリコン抵抗体３１と多結晶シリコンカバー３２を同一の多結晶シリコン層で形成している。そのため、両者の厚さを異ならせることができないが、多結晶シリコンカバー３２を多結晶シリコン抵抗体３１とは別の多結晶シリコン層で形成することで厚さの違いを実現できる。多結晶シリコン抵抗体３１と別の多結晶シリコン層であり、厚さが多結晶シリコン抵抗体よりも厚いのであれば、例えば、電界効果型トランジスタのゲート電極に使われる多結晶シリコン層や、抵抗値を調整するヒューズに使われる多結晶シリコン層を利用してもよい（不図示）。
１００、２００、３００・・・半導体装置
１０１、２０１、３０１・・・基板（ｎ型基板）
１０１Ａ、２０１Ａ、３０１Ａ・・・ｐ型ウェル
１０２、２０２、３０２・・・ブリーダー抵抗回路素子
１０３、２０３、２０３Ｃ、３０３、３０３Ｃ・・・第一金属膜
１０３Ａ、２０３Ａ、３０３Ａ・・・電極引き出し層
１０３Ｂ、２０３Ｂ、３０３Ｂ・・・カバー層
１０４、２０４、３０４・・・第二金属膜
１０５、２０５、３０５・・・シリコン窒化膜
１０６、２０６、３０６・・・絶縁膜（フィールド絶縁膜）
１０７、２０７、３０７・・・絶縁膜
１０８、２０８、３０８・・・絶縁膜
１０９、２０９、３０９・・・絶縁膜
２１０、３１０・・・ｐ型高濃度拡散層
２１１、３１１・・・側壁部
１０、１０Ａ、１０Ｂ・・・多結晶シリコン抵抗体ユニット
１１、２１、３１・・・多結晶シリコン抵抗体
１１Ａ、２１Ａ、３１Ａ・・・電極部
１１Ｂ、２１Ｂ、３１Ｂ・・・高抵抗部
３２・・・多結晶シリコンカバー
２０７Ａ、３０７Ａ・・・第一接続孔
２０７Ｂ、３０７Ｂ・・・金属膜
２０８Ａ、３０８Ａ・・・第二接続孔
２０８Ｂ、３０８Ｂ・・・金属膜
１０１、２０１、３０１・・・基板（ｎ型基板）
１０１Ａ、２０１Ａ、３０１Ａ・・・ｐ型ウェル
１０２、２０２、３０２・・・ブリーダー抵抗回路素子
１０３、２０３、２０３Ｃ、３０３、３０３Ｃ・・・第一金属膜
１０３Ａ、２０３Ａ、３０３Ａ・・・電極引き出し層
１０３Ｂ、２０３Ｂ、３０３Ｂ・・・カバー層
１０４、２０４、３０４・・・第二金属膜
１０５、２０５、３０５・・・シリコン窒化膜
１０６、２０６、３０６・・・絶縁膜（フィールド絶縁膜）
１０７、２０７、３０７・・・絶縁膜
１０８、２０８、３０８・・・絶縁膜
１０９、２０９、３０９・・・絶縁膜
２１０、３１０・・・ｐ型高濃度拡散層
２１１、３１１・・・側壁部
１０、１０Ａ、１０Ｂ・・・多結晶シリコン抵抗体ユニット
１１、２１、３１・・・多結晶シリコン抵抗体
１１Ａ、２１Ａ、３１Ａ・・・電極部
１１Ｂ、２１Ｂ、３１Ｂ・・・高抵抗部
３２・・・多結晶シリコンカバー
２０７Ａ、３０７Ａ・・・第一接続孔
２０７Ｂ、３０７Ｂ・・・金属膜
２０８Ａ、３０８Ａ・・・第二接続孔
２０８Ｂ、３０８Ｂ・・・金属膜
Claims (5)
- 基板と、
前記基板の一方の主面側に形成され、複数の多結晶シリコン抵抗体ユニットからなるブリーダー抵抗回路素子と、
前記複数の多結晶シリコン抵抗体ユニットの各々を、個別に覆うように複数に分割された第一金属膜と、
前記第一金属膜の上に、前記ブリーダー抵抗回路素子の全体を覆う一体の第二金属膜と、
前記第二金属膜の上に形成されたシリコン窒化膜と、を有し、
複数の前記第一金属膜の各々は、前記多結晶シリコン抵抗体ユニットのうち、電極部を覆う部分と、電極部以外を覆う部分とで構成されており、
前記電極部以外を覆う前記第一金属膜は、各々覆っている前記多結晶シリコン抵抗体ユニットと、電気的に接続されていることを特徴とする半導体装置。 - 前記シリコン窒化膜側からの平面視において、前記第二金属膜の最外周が、前記ブリーダー抵抗回路素子の最外周よりも外側にあることを特徴とする請求項１に記載の半導体装置。
- さらに、前記ブリーダー抵抗回路素子の周囲に立設され、前記第二金属膜に接続された側壁部を有することを特徴とする請求項１または２に記載の半導体装置。
- 前記基板と前記第一金属膜とを連結する第一接続孔、前記第一金属膜と前記第二金属膜とを連結する第二接続孔を有し、
前記側壁部が、前記第一接続孔に埋め込まれた金属膜と、前記第二接続孔に埋め込まれた金属膜とで構成されていることを特徴とする請求項３に記載の半導体装置。 - 平面視において、前記ブリーダー抵抗回路素子が形成されている領域と前記側壁部が形成されている領域との間の領域に多結晶シリコンカバーを有することを特徴とする請求項３または４に記載の半導体装置。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053653A (ja) * | 2018-09-28 | 2020-04-02 | エイブリック株式会社 | 半導体装置及びその製造方法 |
| WO2023112551A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 半導体装置およびその製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685175A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| US5530418A (en) * | 1995-07-26 | 1996-06-25 | Taiwan Semiconductor Manufacturing Company | Method for shielding polysilicon resistors from hydrogen intrusion |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| JP2004281966A (ja) * | 2003-03-19 | 2004-10-07 | Ricoh Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2006032585A (ja) * | 2004-07-15 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2010016059A (ja) * | 2008-07-01 | 2010-01-21 | Seiko Instruments Inc | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232194B1 (en) * | 1999-11-05 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Silicon nitride capped poly resistor with SAC process |
| JP4162515B2 (ja) * | 2002-03-25 | 2008-10-08 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| JP4141407B2 (ja) * | 2003-06-11 | 2008-08-27 | 株式会社リコー | 半導体装置の製造方法 |
| KR100817958B1 (ko) * | 2004-09-30 | 2008-03-31 | 가부시키가이샤 리코 | 반도체장치 및 그 제조방법 |
| JP2006332428A (ja) * | 2005-05-27 | 2006-12-07 | Seiko Instruments Inc | 半導体集積回路装置 |
| KR101591613B1 (ko) * | 2009-10-21 | 2016-02-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
2017
- 2017-11-08 JP JP2017215445A patent/JP7010668B2/ja active Active
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2018
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685175A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| US5530418A (en) * | 1995-07-26 | 1996-06-25 | Taiwan Semiconductor Manufacturing Company | Method for shielding polysilicon resistors from hydrogen intrusion |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| JP2004281966A (ja) * | 2003-03-19 | 2004-10-07 | Ricoh Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2006032585A (ja) * | 2004-07-15 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2010016059A (ja) * | 2008-07-01 | 2010-01-21 | Seiko Instruments Inc | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053653A (ja) * | 2018-09-28 | 2020-04-02 | エイブリック株式会社 | 半導体装置及びその製造方法 |
| JP7115951B2 (ja) | 2018-09-28 | 2022-08-09 | エイブリック株式会社 | 半導体装置及びその製造方法 |
| WO2023112551A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 半導体装置およびその製造方法 |
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