CN108573958A - 半导体装置 - Google Patents
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Abstract
半导体装置(100)具有：泄漏电阻电路元件(102)，其由多个多晶硅电阻体单元(10)构成；第一金属膜(103)，其以分别单独覆盖多个多晶硅电阻体单元(10)的方式被分割成多个；一体的第二金属膜(104)，其覆盖泄漏电阻电路元件(102)整体；以及氮化硅膜(105)，其形成于第二金属膜(104)上，多个第一金属膜(103)分别由覆盖多晶硅电阻体单元(10)中的电极部(10A)的部分和覆盖电极部(10A)以外的部分构成，覆盖电极部(10A)以外的第一金属膜(103)与各自覆盖的多晶硅电阻体单元(10)电连接。能够防止氢进入到泄漏电阻电路整体，抑制构成泄漏电阻电路的每个电阻体单元的电阻值调制偏差。
Description
技术领域
本发明涉及半导体装置。
背景技术
检测电压器等模拟IC具有例如由多晶硅的薄膜电阻体构成的泄漏电阻电路并调整其电阻分压比，以便组合晶体管和电阻体来输出期望的特性。在该薄膜电阻体上形成有层间绝缘膜和最终保护膜，但由于在其形成过程中扩散的氢的进入，泄漏电阻电路的电阻分压比在晶片面内出现偏差而导致成品率下降的问题已经众所周知。通常的半导体装置在薄膜电阻体上无缝地配置大面积的金属布线，避免了该氢进入的问题。
另外，即使在这样地配置金属布线的情况下，根据布线上的状况，将各电阻体的电极部彼此电连接的金属布线即覆盖电极部的金属布线，从覆盖电极部以外的高电阻部的大面积的金属布线分离。因此，在分离的金属布线之间存在间隙，很难避免氢从此间隙处进入到电极部周边。氢进入到电极部周边的影响在搭载复杂电路的多层布线构造的半导体装置中更加明显。
另一方面，在如上所述配置了大面积的金属布线的情况下，还产生在构成泄漏电阻电路的每个电阻体单元中以不同的比率调制电阻值的问题。这起因于基于电源电压(Vdd、Vss)的各电阻体单元的电位根据与电源之间的距离而不同，与接地的金属布线之间的电位差按照每个电阻体单元而不同。例如，位于低电位侧(Vss)的电阻体单元与金属布线之间的电位差较小，因而电阻值调制较小；位于高电位侧(Vdd)的电阻体单元与金属布线之间的电位差较大，因而电阻值调制较大。每个电阻体单元的电阻值调制偏差在提高电源电压时更加明显，因而要求有其对策。
作为电阻值调制偏差的对策之一，专利文献1公开有如下的结构：与各电阻体单元对应地分割金属布线，将分割后的各个金属布线与对应的电阻体单元电连接。根据该结构，在电阻体单元与金属布线之间不产生电位差，因而能够避免电阻值调制偏差的问题。
但是，在该结构中，由于在分割后的金属布线彼此之间产生间隙，因而通过间隙的氢有可能扰乱泄漏电阻电路的电阻分压比，具有进一步改善的余地。
【专利文献1】日本专利第3526701号
发明内容
本发明正是鉴于这种情况而完成的，其目的在于提供一种半导体装置，能够防止氢进入到包含电极部的泄漏电阻电路整体中，并且抑制构成泄漏电阻电路的每个电阻体单元的电阻值调制偏差。
为了解决上述问题，本发明采用以下手段。
(1)本发明的一个方式的半导体装置具有：衬底；泄漏电阻电路元件，其形成于所述衬底的一个主面侧，由多个多晶硅电阻体单元构成；第一金属膜，其以分别单独覆盖所述多个多晶硅电阻体单元的方式被分割成多个；一体的第二金属膜，其在所述第一金属膜上覆盖所述泄漏电阻电路元件整体；以及氮化硅膜，其形成于所述第二金属膜上，多个所述第一金属膜分别由覆盖所述多晶硅电阻体单元中的电极部的部分和覆盖电极部以外的部分构成，覆盖所述电极部以外的所述部分与各自覆盖的所述多晶硅电阻体单元电连接。
(2)在所述(1)所述的半导体装置中，优选的是，在从所述氮化硅膜侧俯视时，所述第二金属膜的最外周比所述泄漏电阻电路元件的最外周靠外侧。
(3)在所述(1)或(2)所述的半导体装置中，优选的是，所述半导体装置还具有侧壁部，该侧壁部竖立设置于所述泄漏电阻电路元件的周围，并与所述第二金属膜连接。
(4)在所述(1)～(3)中的任意一项所述的半导体装置中，优选的是，所述半导体装置具有连接所述衬底和所述第一金属膜的第一连接孔、以及连接所述第一金属膜和所述第二金属膜的第二连接孔，所述侧壁部由埋设于所述第一连接孔中的金属膜和埋设于所述第二连接孔中的金属膜构成。
(5)在所述(3)或(4)所述的半导体装置中，优选的是，在俯视时，在形成有所述泄漏电阻电路元件的区域与形成有所述侧壁部的区域之间的区域具有多晶硅盖。
在上述的半导体装置中，具有与多个多晶硅电阻体单元分别单独连接的多个第一金属膜，还具有隔着第一金属膜覆盖泄漏电阻电路元件整体的大面积的第二金属膜。通过具有第一金属膜，多晶硅电阻体单元与第一金属膜的电位差是固定的而与布局无关，因而能够避免电阻值调制按照每个多晶硅电阻体单元出现偏差的问题。
并且，通过具有第二金属膜，能够避免在制造过程中氢进入到泄漏电阻电路元件的问题。因此，上述的半导体装置使泄漏电阻电路元件中含有的氢的量相比以往明显降低。
第二金属膜设于第一金属膜的上层侧，不需要如第一金属膜那样按照对应的多晶硅电阻体单元的电极部、高电阻部进行分割，能够成为没有间隙地覆盖一直包含到电极部周边的泄漏电阻电路元件整体。因此，在上述的半导体装置中，不仅能够屏蔽向多晶硅电阻体的中央部的氢进入路径，而且能够屏蔽向设置电极部的多晶硅电阻体的端部的氢进入路径，能够防止伴随泄漏电阻电路元件的电阻分压比的紊乱而形成的成品率降低。
附图说明
图1是本发明的第一实施方式的半导体装置的俯视图。
图2的(a)、(b)是图1的半导体装置的剖视图。
图3是构成图1、图2的半导体装置的泄漏电阻电路的图。
图4是本发明的第二实施方式的半导体装置的俯视图。
图5是图4的半导体装置的剖视图。
图6是本发明的第三实施方式的半导体装置的俯视图。
图7的(a)、(b)是图6的半导体装置的剖视图。
标号说明
100、200、300：半导体装置；101、201、301：衬底(n型衬底)；101A、201A、301A：p型阱；102、202、302：泄漏电阻电路元件；103、203、203C、303、303C：第一金属膜；103A、203A、303A：电极引出层；103B、203B、303B：盖层；104、204、304：第二金属膜；105、205、305：氮化硅膜；106、206、306：绝缘膜(场绝缘膜)；107、207、307：绝缘膜；108、208、308：绝缘膜；109、209、309：绝缘膜；210、310：p型高浓度扩散层；211、311：侧壁部；10、10A、10B：多晶硅电阻体单元；11、21、31：多晶硅电阻体；11A、21A、31A：电极部；11B、21B、31B：高电阻部；32：多晶硅盖；207A、307A：第一连接孔；207B、307B：金属膜；208A、308A：第二连接孔；208B、308B：金属膜。
具体实施方式
下面，适当参照附图详细说明本发明。为了容易理解本发明的特征，在下面的说明中使用的附图有时为了方便而放大示出作为特征的部分，各构成要素的尺寸比率等有时与实际不同。并且，在下面的说明中例示的材料、尺寸等只是一个例子，本发明不限于这些例子，能够在发挥本发明效果的范围内适当进行变更来实施。
<第一实施方式>
[半导体装置的结构]
图1是本发明的第一实施方式的半导体装置100的俯视图。图2的(a)、(b)分别是在图1中沿着A-A’线、B-B’线将半导体装置100切断时的剖视图。
半导体装置100作为主要构成要素具有衬底(基材)101、形成于衬底的一个主面侧的泄漏电阻电路元件102、形成于泄漏电阻电路元件102上的2个金属膜(第一金属膜103、第二金属膜104)、设于第二金属膜104上的氮化硅膜105。
在衬底101与泄漏电阻电路元件102之间、泄漏电阻电路元件102与第一金属膜103之间、第一金属膜103与第二金属膜104之间分别形成有绝缘膜106、107、108。也可以在第二金属膜104与氮化硅膜105之间形成绝缘膜109。另外，在图1中，为了使作为主要部分的泄漏电阻电路元件102及其周边的结构更加清晰，省略了衬底、绝缘膜、氮化硅膜等的图示。
在图2所示的半导体装置100中，采用在一个主面侧设有p型阱101A的n型衬底101，并具有双层布线构造。泄漏电阻电路元件102设于形成在p型阱101A表面的绝缘膜(场绝缘膜)106上。
另外，半导体装置100的结构不限于图2所示的结构，也可以根据用途设置泄漏电阻电路元件102以外的元件，还可以具有双层以上的布线构造。并且，能够自由地设定对衬底掺杂的杂质的导电型。
泄漏电阻电路元件102由多个多晶硅电阻体单元10构成。多晶硅电阻体单元10由被掺杂p型或n型杂质而表现出期望电阻值的单体的多晶硅电阻体11、以表现出期望电阻值的方式连接的多个多晶硅电阻体11中的一方或者双方构成。
即，泄漏电阻电路元件102可以仅由多晶硅电阻体单元10A构成，该多晶硅电阻体单元10A由单体的多晶硅电阻体11构成，也可以仅由多晶硅电阻体单元10B构成，该多晶硅电阻体单元10B由多个多晶硅电阻体11构成，还可以组合多晶硅电阻体单元10A、10B双方而构成。在图1中，例示出组合多晶硅电阻体单元10A、10B双方而构成的情况。
作为第一金属膜103，例如可使用Al-Si-Cu膜、Al-Cu膜等，其厚度优选大致在以上以下的范围。
第一金属膜103以分别单独覆盖多个多晶硅电阻体单元10的方式被分割成多个。即，在任何多晶硅电阻体单元10上都各设有至少一片第一金属膜103。设置在相邻的多晶硅电阻体单元10上的第一金属膜103彼此相互分离。
多个第一金属膜103分别进一步被分割成覆盖多晶硅电阻体单元10中的电极部11A的部分(电极引出层)103A和覆盖电极部11A以外的高电阻部11B的部分(盖层)103B。电极部11A位于各多晶硅电阻体11的端部，以比高电阻部11B高的浓度掺杂有杂质。
图3是使半导体装置100进行动作的泄漏电阻电路102A及其周边电路的图。在泄漏电阻电路102A中，将多个多晶硅电阻体单元10串联连接，并对特定的多晶硅电阻体单元10并联连接熔断器电路元件12。
盖层103B经由金属布线而与其分别覆盖的多晶硅电阻体单元10连接。即，一个多晶硅电阻体单元10与覆盖该多晶硅电阻体单元10的一个盖层103B电连接。因此，在向将多个多晶硅电阻体单元10串联连接而成的泄漏电阻电路102A的一端侧、另一端侧分别施加不同的电源电压Vdd、Vss(Vdd>Vss)而使两者产生电位差的情况下，盖层103B和多晶硅电阻体单元10也是相等电位。
作为连接多晶硅电阻体单元10和盖层103B的金属布线的材料，可以是与第一金属膜103相同的材料，也可以是作为高熔点金属的钨等。
作为第二金属膜104，例如可使用Al-Si-Cu膜、Al-Cu膜等，其厚度优选大致在以上以下的范围。
第二金属膜104是隔着第一金属膜103无缝地覆盖包含电极部11A的泄漏电阻电路元件102整体的一体的大面积膜。第二金属膜104的电位被接地成Vss。
在本实施方式的半导体装置100中，具有与多个多晶硅电阻体单元10分别单独连接的多个第一金属膜103，还具有隔着第一金属膜103覆盖泄漏电阻电路元件102整体的大面积的第二金属膜104。通过具有第一金属膜103，多晶硅电阻体单元10与第一金属膜103的电位差是固定的而与布局无关，因而能够避免电阻值调制按照每个多晶硅电阻体单元10出现偏差的问题。
并且，通过具有第二金属膜104，能够避免在制造过程中氢进入到泄漏电阻电路元件102的问题。因此，本实施方式的半导体装置100使泄漏电阻电路元件102中含有的氢的量相比以往明显降低。
第二金属膜104设于第一金属膜103的上层侧，不需要如第一金属膜103那样按照对应的多晶硅电阻体单元10的电极部11A、高电阻部11B进行分割，能够成为没有间隙地覆盖一直包含到电极部11A周边的泄漏电阻电路元件102A整体。因此，在本实施方式的半导体装置100中，不仅能够屏蔽向多晶硅电阻体11的高电阻部11B的氢进入路径，而且能够屏蔽向多晶硅电阻体11的设有电极部11A的端部的氢进入路径，能够防止伴随泄漏电阻电路元件102的电阻分压比的紊乱而形成的成品率降低。
优选的是，在从氮化硅膜105侧俯视时，第二金属膜104的最外周比泄漏电阻电路元件102的最外周靠外侧。在这种情况下，能够在第二金属膜104阻止将要从上层侧垂直进入到泄漏电阻电路元件102的氢、以及将要倾斜进入到泄漏电阻电路元件102的氢的一部分，相应地能够提高泄漏电阻电路元件102对氢的保护功能。
在以往的构造中，需要用第一金属膜可靠地覆盖高电阻部，因而要形成偏大的第一金属膜，以便不仅覆盖高电阻部，而且一直覆盖到低电阻部的一部分。即，在以往的构造中，第一金属膜存在与低电阻部的重叠区域。
与此相对，在本实施方式的半导体装置100中，第二金属膜104承担覆盖高电阻部的作用，因而不需要形成偏大的第一金属膜103，能够削减第一金属膜103与低电阻部的重叠区域，相应地能够缩小半导体装置整体的尺寸。
另外，在以往的构造中，在分割后的第一金属膜彼此的间隙处配置有虚设的电阻体，以便用第一金属膜可靠地覆盖高电阻部，但是，在本实施方式中无此必要，相应地能够进一步缩小半导体装置整体的尺寸。
[半导体装置的制造方法]
以形成泄漏电阻电路元件102及其周边部分的工序为中心，说明半导体装置100的制造方法。
首先，在n型衬底的一个主面侧掺杂p型杂质而形成p型阱。然后，利用LOCOS(LocalOxidation of Silicon)法或者STI(Shallow Trench Isolation)法形成场绝缘膜。然后，在p型阱内的规定位置形成p型杂质浓度相对较高的区域(p+扩散层)。
然后，利用CVD(Chemical Vapor Deposition)法等公知的方法，在场绝缘膜上进行构成泄漏电阻电路的多晶硅(poly silicon)的膜形成，再进行图案加工以成为期望的形状、配置，形成多个多晶硅电阻体。形成的电阻体的厚度优选为大致以上以下。
然后，利用CVD法等公知的方法在多晶硅电阻体上形成层间绝缘膜。然后，在由单个或多个多晶硅电阻体构成的与多晶硅电阻体单元的至少一部分重叠的位置，在层间绝缘膜内形成接触孔。然后，在接触孔内埋设金属膜。作为埋设的金属膜的材料，可以是与第一金属膜相同的材料，也可以是作为高熔点金属的钨。
然后，在形成有接触孔的层间绝缘膜上，利用溅射法等公知的方法形成第一金属膜。并且，对形成的第一金属膜进行图案加工并分割，以便与每个多晶硅电阻体单元一一对应。通过该分割，按照每个多晶硅电阻体单元形成对应的第一金属膜的盖层。即，成为一个第一金属膜覆盖一个多晶硅电阻体单元的状态。
作为第一金属膜，例如可使用Al-Si-Cu膜、Al-Cu膜。优选将第一金属膜的厚度设定在大致以上以下的范围内。
然后，在第一金属膜上，利用CVD法等公知的方法形成层间绝缘膜。在该层间绝缘膜上利用溅射法等公知的方法形成第二金属膜。此时，使得成为至少覆盖泄漏电阻电路元件整体的具有一体的大面积的膜。
作为第二金属膜，例如可使用Al-Si-Cu膜、Al-Cu膜。优选将第二金属膜的厚度设定在大致以上以下的范围内。
最后，在第二金属膜上，利用等离子CVD法直接或者隔着氧化膜形成氮化硅膜，由此，能够得到本实施方式的半导体装置100。
<第二实施方式>
[半导体装置的结构]
图4是本发明的第二实施方式的半导体装置200的俯视图。图5是在图4中沿着C-C’线将半导体装置200切断时的剖视图。另外，在图4中，为了使作为主要部分的泄漏电阻电路元件及其周边的结构更加清晰，省略了衬底、绝缘膜、氮化硅膜等的图示。
半导体装置200具有侧壁部211，侧壁部211竖立设置于泄漏电阻电路元件202的周围(最外周)，顶部与第二金属膜204连接，底部与衬底201连接。在衬底201的表面中的与侧壁部211连接的部分设有p型高浓度扩散层(p+扩散层)210。半导体装置200的侧壁部211以外的结构与第一实施方式的半导体装置100的结构相同，能够得到与半导体装置100相同的效果。
侧壁部211由第一金属膜203C、金属膜207B、208B和设置在第一连接孔207A下面的p型阱201A内的p型高浓度扩散层(p+扩散层)210构成为堆垛状，金属膜207B、208B分别埋设于设置在第一金属膜203C的下层侧和上层侧的绝缘膜207、208的接触孔(第一连接孔207A、第二连接孔208A)中。第一连接孔207A连接衬底201和第一金属膜203C，第二连接孔208A连接第一金属膜203C和第二金属膜204。p型高浓度扩散层210在从半导体装置200的最表面侧俯视时包围泄漏电阻电路元件202的周围。
优选在从氮化硅膜205侧俯视时，侧壁部211以较短的间隔排列，如果无缝地包围泄漏电阻电路元件202，则更加优选。
半导体装置200通过具有侧壁部211，不仅能够阻止从上方直线地进入到泄漏电阻电路元件202的氢，而且能够阻止从侧方迂回进入的氢，能够更强有力地保护泄漏电阻电路元件202。
并且，侧壁部211将从侧方的氢进入屏蔽，因而第二金属膜204只要仅屏蔽从上方直线地进入到泄漏电阻电路元件202的氢即可。因此，能够将第二金属膜204的面积设为与泄漏电阻电路元件202相同程度的面积，与没有侧壁部211的情况相比，能够缩小半导体装置整体的尺寸。
<第三实施方式>
[半导体装置的结构]
图6是本发明的第三实施方式的半导体装置300的俯视图。图7的(a)、(b)分别是在图6中沿着D-D’线、E-E’线将半导体装置300切断时的剖视图。另外，在图6中，为了使作为主要部分的泄漏电阻电路元件及其周边的结构更加清晰，省略了衬底、绝缘膜、氮化硅膜等的图示。
半导体装置300与第二实施方式同样地具有侧壁部311，侧壁部311竖立设置于泄漏电阻电路元件302的周围(最外周)，顶部与第二金属膜304连接，底部与衬底301连接。另外，半导体装置300的形成有侧壁部311的区域的内侧的泄漏电阻电路元件302的结构与第一实施方式的半导体装置100的结构相同。
如图7的(a)所示，侧壁部311由第一金属膜303C、金属膜307B、308B和设置在第一连接孔307A下面的p型阱301A内的p型高浓度扩散层(p+扩散层)310构成为堆垛状，金属膜307B、308B分别埋设于设置在第一金属膜303C的下层侧和上层侧的绝缘膜307、308的接触孔(第一连接孔307A、第二连接孔308A)中，这也与第二实施方式相同。并且，第一连接孔307A连接衬底301和第一金属膜303C，第二连接孔308A连接第一金属膜303C和第二金属膜304。p型高浓度扩散层310在从半导体装置300的最表面侧俯视时包围泄漏电阻电路元件302的周围。即，根据这些结构能够得到与第一实施方式和第二实施方式相同的效果。
在图6的E-E’线附近，在电极引出层303A朝向泄漏电阻电路元件302的外侧延伸设置的部分，侧壁部311具有切缝，以便使与电极部31A连接的电极引出层303A和未图示的其它的电路元件部分连接。
因此，在第三实施方式中，半导体装置300在形成有泄漏电阻电路元件302的区域与形成有侧壁部311的区域之间的区域具有多晶硅盖32。多晶硅盖32在侧壁部311存在切缝的部分，在俯视时被配置在泄漏电阻电路元件302外侧的区域以便弥补该侧壁部311的切缝。在图6中，多晶硅盖32在泄漏电阻电路元件302外侧的区域中，与配置有电极部31A的右侧和左侧的边平行地且呈直线状设置。
如图7的(b)的剖视图所示，多晶硅盖32在多晶硅电阻体31两侧的场绝缘膜306上由与多晶硅电阻体31相同的多晶硅层形成。在多晶硅盖32上，电极引出层303比形成有第二金属膜304的区域更靠外侧延伸设置，在此不能形成侧壁部311。因此，氢有可能通过该侧壁部311的切缝而进入到多晶硅电阻体31。多晶硅盖32能够吸收通过侧壁部311的切缝而进入到多晶硅电阻体31的氢，减少到达多晶硅电阻体31的氢。
通常，多晶硅与单晶硅不同，由将硅原子有规律地接合而成的结晶性较高的晶粒部分和其边界部分即硅原子的排列不规律且结晶性较低的晶粒边界部分构成。在晶粒边界部分存在大量具有不饱和键的原子。氢容易与原子的不饱和键接合，因而多晶硅电阻体的电阻值由于该接合偏差而出现偏差。图6中的多晶硅盖32利用该性质配置在泄漏电阻电路元件302外侧的区域，由此吸收从多晶硅盖32外侧进入的氢，抑制氢进入到比形成多晶硅盖32的区域靠内侧的区域。
半导体装置300除了第二金属膜304和侧壁部311以外，在侧壁部311的切缝附近具有多晶硅盖32，由此能够抑制氢从外部进入，能够比第二实施方式更强有力地保护泄漏电阻电路元件302。
在图6中，多晶硅盖32在泄漏电阻电路元件302外侧的区域中，与配置有电极部31A的右侧和左侧的全部边平行地且呈直线状设置，但不限于该结构。即，多晶硅盖32也可以部分地配置在侧壁部311的切缝附近。并且，在俯视时，如果在泄漏电阻电路元件302外侧的区域中沿着未配置电极部31A的上侧和下侧的边的部分具有侧壁部311的切缝，则在该部分配置多晶硅盖32。另一方面，也可以无缝地配置多晶硅盖32以包围泄漏电阻电路元件302的周围整体。这样，能够抑制氢从全部方向的意外进入，抑制多晶硅电阻体31的电阻值偏差。
另外，多晶硅盖32的厚度比多晶硅电阻体31厚，更能够减少氢进入方向，因而氢的屏蔽效果更高。在图7的(a)、(b)中，多晶硅电阻体31和多晶硅盖32形成在同一多晶硅层。因此，不能使两者的厚度不同，但是，通过使多晶硅盖32形成在与多晶硅电阻体31不同的多晶硅层，能够实现厚度的差异。如果多晶硅盖32是与多晶硅电阻体31不同的多晶硅层，并且厚度比多晶硅电阻体31厚，则也可以利用例如场效应晶体管的栅电极中使用的多晶硅层、调整电阻值的熔断器中使用的多晶硅层(未图示)。
Claims (5)
1.一种半导体装置，其特征在于，所述半导体装置具有：
衬底；
泄漏电阻电路元件，其形成于所述衬底的一个主面侧，由多个多晶硅电阻体单元构成；
第一金属膜，其以分别单独覆盖所述多个多晶硅电阻体单元的方式被分割成多个；
一体的第二金属膜，其在所述第一金属膜上覆盖所述泄漏电阻电路元件整体；以及
氮化硅膜，其形成于所述第二金属膜上，
多个所述第一金属膜分别由覆盖所述多晶硅电阻体单元中的电极部的部分和覆盖电极部以外的部分构成，
覆盖所述电极部以外的所述部分与各自覆盖的所述多晶硅电阻体单元电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
在从所述氮化硅膜侧俯视时，所述第二金属膜的最外周比所述泄漏电阻电路元件的最外周靠外侧。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述半导体装置还具有侧壁部，该侧壁部竖立设置于所述泄漏电阻电路元件的周围，并与所述第二金属膜连接。
4.根据权利要求3所述的半导体装置，其特征在于，
所述半导体装置具有连接所述衬底和所述第一金属膜的第一连接孔、以及连接所述第一金属膜和所述第二金属膜的第二连接孔，
所述侧壁部由埋设于所述第一连接孔中的金属膜和埋设于所述第二连接孔中的金属膜构成。
5.根据权利要求3或4所述的半导体装置，其特征在于，
在俯视时，在形成有所述泄漏电阻电路元件的区域与形成有所述侧壁部的区域之间的区域具有多晶硅盖。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530936A (zh) * | 2020-11-25 | 2021-03-19 | 清华大学 | 集成电路细致修调电阻阵列版图结构 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7045271B2 (ja) * | 2018-06-28 | 2022-03-31 | エイブリック株式会社 | 半導体装置及び半導体チップ |
| US20230038119A1 (en) * | 2021-08-03 | 2023-02-09 | Mediatek Inc. | Semiconductor device with improved matching characteristics of polysilicon resistive structures |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685175A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| US5319319A (en) * | 1991-09-23 | 1994-06-07 | Crystal Semiconductor Corporation | Low drift resistor structure for amplifiers |
| US5530418A (en) * | 1995-07-26 | 1996-06-25 | Taiwan Semiconductor Manufacturing Company | Method for shielding polysilicon resistors from hydrogen intrusion |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5733797A (en) * | 1992-12-16 | 1998-03-31 | Yamaha Corporation | Method of making a semiconductor device with moisture impervious film |
| US6232194B1 (en) * | 1999-11-05 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Silicon nitride capped poly resistor with SAC process |
| US20030160285A1 (en) * | 2002-01-10 | 2003-08-28 | Mika Shiiki | Semiconductor device and method of manufacturing the same |
| US20050212085A1 (en) * | 2004-02-18 | 2005-09-29 | Yasunori Hashimoto | Semiconductor device and method for manufacturing it |
| JP2005317948A (ja) * | 2004-03-30 | 2005-11-10 | Ricoh Co Ltd | 基準電圧発生回路 |
| US20060035421A1 (en) * | 2002-03-25 | 2006-02-16 | Hisashi Hasegawa | Semiconductor device and method therefore |
| US20070128790A1 (en) * | 2004-09-30 | 2007-06-07 | Masanori Dainin | Semiconductor device and fabrication process thereof |
| KR20080079224A (ko) * | 2007-02-26 | 2008-08-29 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| CN104641554A (zh) * | 2012-09-14 | 2015-05-20 | 精工电子有限公司 | 分压电路 |
| US20160225843A1 (en) * | 2015-01-30 | 2016-08-04 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
-
2018
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- 2018-03-12 CN CN201810201159.8A patent/CN108573958A/zh not_active Withdrawn
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319319A (en) * | 1991-09-23 | 1994-06-07 | Crystal Semiconductor Corporation | Low drift resistor structure for amplifiers |
| JPH0685175A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| US5733797A (en) * | 1992-12-16 | 1998-03-31 | Yamaha Corporation | Method of making a semiconductor device with moisture impervious film |
| US5530418A (en) * | 1995-07-26 | 1996-06-25 | Taiwan Semiconductor Manufacturing Company | Method for shielding polysilicon resistors from hydrogen intrusion |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US6232194B1 (en) * | 1999-11-05 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Silicon nitride capped poly resistor with SAC process |
| US20030160285A1 (en) * | 2002-01-10 | 2003-08-28 | Mika Shiiki | Semiconductor device and method of manufacturing the same |
| US20060035421A1 (en) * | 2002-03-25 | 2006-02-16 | Hisashi Hasegawa | Semiconductor device and method therefore |
| US20050212085A1 (en) * | 2004-02-18 | 2005-09-29 | Yasunori Hashimoto | Semiconductor device and method for manufacturing it |
| JP2005317948A (ja) * | 2004-03-30 | 2005-11-10 | Ricoh Co Ltd | 基準電圧発生回路 |
| US20070128790A1 (en) * | 2004-09-30 | 2007-06-07 | Masanori Dainin | Semiconductor device and fabrication process thereof |
| KR20080079224A (ko) * | 2007-02-26 | 2008-08-29 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| CN104641554A (zh) * | 2012-09-14 | 2015-05-20 | 精工电子有限公司 | 分压电路 |
| US20160225843A1 (en) * | 2015-01-30 | 2016-08-04 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530936A (zh) * | 2020-11-25 | 2021-03-19 | 清华大学 | 集成电路细致修调电阻阵列版图结构 |
| CN112530936B (zh) * | 2020-11-25 | 2022-03-18 | 清华大学 | 集成电路细致修调电阻阵列版图结构 |
Also Published As
| Publication number | Publication date |
|---|---|
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