JPH09321229A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09321229A JPH09321229A JP8207302A JP20730296A JPH09321229A JP H09321229 A JPH09321229 A JP H09321229A JP 8207302 A JP8207302 A JP 8207302A JP 20730296 A JP20730296 A JP 20730296A JP H09321229 A JPH09321229 A JP H09321229A
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Abstract
(57)【要約】
【課題】 正確な分圧比を有し、抵抗値の温度係数の小
さい高精度のブリーダー抵抗回路、及び、このようなブ
リーダー抵抗回路を用いた高精度で温度係数の小さい半
導体装置例えばボルテージディテクタ、ボルテージレギ
ュレータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダー抵抗回
路の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電
体の電位を各薄膜抵抗体の電位と略等しくなるようにし
たこと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性を小
さくしたことを特徴とする。
さい高精度のブリーダー抵抗回路、及び、このようなブ
リーダー抵抗回路を用いた高精度で温度係数の小さい半
導体装置例えばボルテージディテクタ、ボルテージレギ
ュレータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダー抵抗回
路の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電
体の電位を各薄膜抵抗体の電位と略等しくなるようにし
たこと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性を小
さくしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に薄
膜抵抗体を使用したブリーダー抵抗回路及び該ブリーダ
ー抵抗回路を有する半導体装置及びその製造方法に関す
る。
膜抵抗体を使用したブリーダー抵抗回路及び該ブリーダ
ー抵抗回路を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、薄膜抵抗体を使用したブリーダー
抵抗回路は数多く使用されているが、薄膜抵抗体上の配
線や薄膜抵抗体下部の導電体の電位については注意され
ておらず、様々な配置がなされたものが知られていた。
また、薄膜抵抗体材料としてポリシリコンがよく用いら
れているが、その膜厚は同一チップ内にＭＯＳ型トラン
ジスタを混載する場合には、ＭＯＳ型トランジスタのゲ
ート電極と同一の膜厚とされたものが知られていた。
抵抗回路は数多く使用されているが、薄膜抵抗体上の配
線や薄膜抵抗体下部の導電体の電位については注意され
ておらず、様々な配置がなされたものが知られていた。
また、薄膜抵抗体材料としてポリシリコンがよく用いら
れているが、その膜厚は同一チップ内にＭＯＳ型トラン
ジスタを混載する場合には、ＭＯＳ型トランジスタのゲ
ート電極と同一の膜厚とされたものが知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
薄膜抵抗体を用いたブリーダー抵抗回路では、しばしば
分圧比が不正確になるという問題点があった。またＭＯ
Ｓ型トランジスタを同一チップ内に混載した従来のブリ
ーダー抵抗回路では、１キロオーム／□以上の高いシー
ト抵抗値の領域ではポリシリコン薄膜抵抗体の温度によ
る抵抗値変化（抵抗値の温度係数）が大きく、広い温度
範囲で高い分圧精度を得るためにはシート抵抗値を小さ
く設定しなければならず、従って、全体としてメガオー
ムオーダー以上の高い抵抗値を必要とするブリーダー抵
抗回路領域が占める面積が大きくなってしまうという問
題点があった。
薄膜抵抗体を用いたブリーダー抵抗回路では、しばしば
分圧比が不正確になるという問題点があった。またＭＯ
Ｓ型トランジスタを同一チップ内に混載した従来のブリ
ーダー抵抗回路では、１キロオーム／□以上の高いシー
ト抵抗値の領域ではポリシリコン薄膜抵抗体の温度によ
る抵抗値変化（抵抗値の温度係数）が大きく、広い温度
範囲で高い分圧精度を得るためにはシート抵抗値を小さ
く設定しなければならず、従って、全体としてメガオー
ムオーダー以上の高い抵抗値を必要とするブリーダー抵
抗回路領域が占める面積が大きくなってしまうという問
題点があった。
【０００４】本発明は、上記課題を解消して、正確な分
圧比を有し、抵抗値の温度係数の小さい高精度のブリー
ダー抵抗回路、及び、このようなブリーダー抵抗回路を
用いた高精度で温度係数の小さい半導体装置例えばボル
テージディテクタ、ボルテージレギュレータ等の半導体
装置を提供することを目的とする。
圧比を有し、抵抗値の温度係数の小さい高精度のブリー
ダー抵抗回路、及び、このようなブリーダー抵抗回路を
用いた高精度で温度係数の小さい半導体装置例えばボル
テージディテクタ、ボルテージレギュレータ等の半導体
装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置が上
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダー抵抗回路の、薄膜抵抗体上の
配線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電
位と略等しくなるようにしたことを特徴とする。これ
は、本発明者の実験により、薄膜抵抗体（特にポリシリ
コン薄膜抵抗体）を使用したブリーダー抵抗回路上の配
線及び下部の導電体電位により、薄膜抵抗体の抵抗値が
変化するという事実が明らかになったことによる。
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダー抵抗回路の、薄膜抵抗体上の
配線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電
位と略等しくなるようにしたことを特徴とする。これ
は、本発明者の実験により、薄膜抵抗体（特にポリシリ
コン薄膜抵抗体）を使用したブリーダー抵抗回路上の配
線及び下部の導電体電位により、薄膜抵抗体の抵抗値が
変化するという事実が明らかになったことによる。
【０００６】本発明の半導体装置が上記目的を達成する
ために採用した第二の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体を同一チップ内に混載されたＭＯ
Ｓ型トランジスタのゲート電極よりも薄い膜厚としたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体（特にポリシリコン薄膜抵抗体）の膜厚が薄い
程、抵抗値のバラツキが小さくなり、また、抵抗値の温
度依存性が同一のシート抵抗においても小さくなるとい
う事実が明らかになったことによる。
ために採用した第二の手段は、ブリーダー抵抗回路のポ
リシリコン薄膜抵抗体を同一チップ内に混載されたＭＯ
Ｓ型トランジスタのゲート電極よりも薄い膜厚としたこ
とを特徴とする。これは、本発明者の実験により、薄膜
抵抗体（特にポリシリコン薄膜抵抗体）の膜厚が薄い
程、抵抗値のバラツキが小さくなり、また、抵抗値の温
度依存性が同一のシート抵抗においても小さくなるとい
う事実が明らかになったことによる。
【０００７】本発明の半導体装置は、薄膜抵抗体を使用
したブリーダー抵抗回路の、薄膜抵抗体上の配線及び薄
膜抵抗体下部の導電体の電位を各抵抗体の電位と略等し
くなるようにしたことにより正確な分圧比を有する高精
度なブリーダー抵抗回路を実現する事ができる。特に薄
膜抵抗体にポリシリコンを用いる場合、本発明の半導体
装置は、ブリーダー抵抗回路のポリシリコン薄膜抵抗体
の膜厚を薄くしたことにより抵抗値バラツキを抑え、か
つ抵抗値の温度依存性を小さくすることができる。この
ようなブリーダー抵抗回路を用いて高精度で温度係数の
小さい半導体装置例えばボルテージディテクタ、ボルテ
ージレギュレータ等の半導体装置を得ることができる。
したブリーダー抵抗回路の、薄膜抵抗体上の配線及び薄
膜抵抗体下部の導電体の電位を各抵抗体の電位と略等し
くなるようにしたことにより正確な分圧比を有する高精
度なブリーダー抵抗回路を実現する事ができる。特に薄
膜抵抗体にポリシリコンを用いる場合、本発明の半導体
装置は、ブリーダー抵抗回路のポリシリコン薄膜抵抗体
の膜厚を薄くしたことにより抵抗値バラツキを抑え、か
つ抵抗値の温度依存性を小さくすることができる。この
ようなブリーダー抵抗回路を用いて高精度で温度係数の
小さい半導体装置例えばボルテージディテクタ、ボルテ
ージレギュレータ等の半導体装置を得ることができる。
【０００８】
【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図１は本発明の半導体装置のブリーダー抵
抗回路領域の一実施例を示す模式的断面図である。
を説明する。図１は本発明の半導体装置のブリーダー抵
抗回路領域の一実施例を示す模式的断面図である。
【０００９】薄いＮ型の不純物濃度を有するシリコン半
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。シリコン半導体基板
１０１上にはシリコン酸化膜１０２が形成され、シリコ
ン酸化膜１０２上には配線とのコンタクトを行うための
濃いＮ型の不純物領域１０３に挟まれた高抵抗領域１０
４を有するポリシリコン抵抗体１０５、１０６、１０７
が形成される。また、濃いＮ型の不純物領域１０３には
それぞれアルミニウムからなる配線２０１、２０２、２
０３、２０４が接続される。ここで、図示しないがウエ
ル領域３０１は配線２０２と、ウエル領域３０２は配線
２０３と、そしてウエル領域３０３は配線２０４と電気
的に接続され同電位とされている。従ってポリシリコン
抵抗体１０５の高抵抗領域１０４の電位と上部にある配
線２０２の電位と、下部にあるウエル領域３０１の電位
とは略等しい状態にある。ポリシリコン抵抗体１０６、
１０７とそれぞれ上部に配置された配線１０６、１０７
及び下部に配置されたウエル領域３０２、３０３との電
位の関係も同様である。このようにそれぞれのポリシリ
コン抵抗体自身とその上下に位置する配線及びウエル領
域との電位を等しくすることにより、各ポリシリコン抵
抗体１０５、１０６、１０７の抵抗値は正しく保たれ
る。なおシリコン酸化膜１０２を薄く形成したい場合
は、これに代えてシリコン窒化膜を有する複合膜を用い
ることにより、シリコン半導体基板１０１とポリシリコ
ン抵抗体１０５、１０６、１０７との間の絶縁性を高く
保つことが出きる。またシリコン半導体基板１０１の電
導型はＰ型でもよく、そのときはウエル領域３０１、３
０２、３０３はＮ型にする。ウエル領域３０１、３０
２、３０３の不純物濃度は、シリコン半導体基板１０１
の空乏化を防止する観点からシリコン半導体基板１０１
表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以上あ
ることが望ましく、ウエル領域とは言っても、濃い不純
物濃度を与えて良い。またポリシリコン抵抗体の個数に
制限はなく、ブリーダー抵抗回路に要求される分圧個数
に応じて設定すれば良い。また、図示しないが、ブリー
ダー抵抗回路の高集積化を最優先させるために、ウエル
領域をそれぞれの抵抗体毎に分割して配置することが困
難なときには、ウエル領域３０１、３０２、３０３をい
くつかの抵抗体毎にまとめたり、分割せずに一括で形成
すると良い。この時は、やや分圧精度が犠牲になるが図
１の実施例の次善の策と言える。また図１ではシリコン
半導体基板１０１をＮ型、ウエル領域３０１、３０２、
３０３をＰ型として説明したが、シリコン半導体基板１
０１をＰ型、ウエル領域３０１、３０２、３０３をＮ型
としてもかまわない。
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。シリコン半導体基板
１０１上にはシリコン酸化膜１０２が形成され、シリコ
ン酸化膜１０２上には配線とのコンタクトを行うための
濃いＮ型の不純物領域１０３に挟まれた高抵抗領域１０
４を有するポリシリコン抵抗体１０５、１０６、１０７
が形成される。また、濃いＮ型の不純物領域１０３には
それぞれアルミニウムからなる配線２０１、２０２、２
０３、２０４が接続される。ここで、図示しないがウエ
ル領域３０１は配線２０２と、ウエル領域３０２は配線
２０３と、そしてウエル領域３０３は配線２０４と電気
的に接続され同電位とされている。従ってポリシリコン
抵抗体１０５の高抵抗領域１０４の電位と上部にある配
線２０２の電位と、下部にあるウエル領域３０１の電位
とは略等しい状態にある。ポリシリコン抵抗体１０６、
１０７とそれぞれ上部に配置された配線１０６、１０７
及び下部に配置されたウエル領域３０２、３０３との電
位の関係も同様である。このようにそれぞれのポリシリ
コン抵抗体自身とその上下に位置する配線及びウエル領
域との電位を等しくすることにより、各ポリシリコン抵
抗体１０５、１０６、１０７の抵抗値は正しく保たれ
る。なおシリコン酸化膜１０２を薄く形成したい場合
は、これに代えてシリコン窒化膜を有する複合膜を用い
ることにより、シリコン半導体基板１０１とポリシリコ
ン抵抗体１０５、１０６、１０７との間の絶縁性を高く
保つことが出きる。またシリコン半導体基板１０１の電
導型はＰ型でもよく、そのときはウエル領域３０１、３
０２、３０３はＮ型にする。ウエル領域３０１、３０
２、３０３の不純物濃度は、シリコン半導体基板１０１
の空乏化を防止する観点からシリコン半導体基板１０１
表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以上あ
ることが望ましく、ウエル領域とは言っても、濃い不純
物濃度を与えて良い。またポリシリコン抵抗体の個数に
制限はなく、ブリーダー抵抗回路に要求される分圧個数
に応じて設定すれば良い。また、図示しないが、ブリー
ダー抵抗回路の高集積化を最優先させるために、ウエル
領域をそれぞれの抵抗体毎に分割して配置することが困
難なときには、ウエル領域３０１、３０２、３０３をい
くつかの抵抗体毎にまとめたり、分割せずに一括で形成
すると良い。この時は、やや分圧精度が犠牲になるが図
１の実施例の次善の策と言える。また図１ではシリコン
半導体基板１０１をＮ型、ウエル領域３０１、３０２、
３０３をＰ型として説明したが、シリコン半導体基板１
０１をＰ型、ウエル領域３０１、３０２、３０３をＮ型
としてもかまわない。
【００１０】図２は本発明の半導体装置のブリーダー抵
抗回路領域の他の実施例を示す模式的断面図である。シ
リコン半導体基板１０１上にはシリコン酸化膜１０２が
形成され、シリコン酸化膜１０２上には濃いＮ型のポリ
シリコン薄膜４０１、４０２、４０３が形成される。濃
いＮ型のポリシリコン薄膜４０１、４０２、４０３上に
はシリコン酸化膜などからなる第１絶縁膜４０４を介し
て配線とのコンタクトを行うための濃いＮ型の不純物領
域１０３に挟まれた高抵抗領域１０４を有するポリシリ
コン抵抗体１０５、１０６、１０７が形成される。ま
た、ポリシリコン抵抗体１０５、１０６、１０７上には
シリコン酸化膜などからなる第２絶縁膜４０５を介して
アルミニウム配線２０１、２０２、２０３が形成され、
ポリシリコン抵抗体１０５、１０６、１０７の濃いＮ型
の不純物領域１０３及び濃いＮ型のポリシリコン薄膜４
０１、４０２、４０３にコンタクトホール５０６、６０
６を介してそれぞれが接続される。従ってポリシリコン
抵抗体１０５の高抵抗領域１０４の電位と上部にある配
線２０２の電位と、下部にある濃いＮ型のポリシリコン
薄膜４０１の電位とは略等しい状態にある。ポリシリコ
ン抵抗体１０６、１０７とそれぞれ上部に配置された配
線２０３、２０４、及び下部に配置された濃いＮ型のポ
リシリコン薄膜４０２、４０３との電位の関係も同様で
ある。このようにそれぞれのポリシリコン抵抗体自身と
その上下に位置する配線及び濃いＮ型のポリシリコン薄
膜との電位を等しくすることにより、各ポリシリコン抵
抗体１０５、１０６、１０７の抵抗値は正しく保たれ
る。なお図示しないがブリーダー抵抗回路と同一チップ
上にＭＯＳ型トランジスタを形成する場合、濃いＮ型の
ポリシリコン薄膜４０１、４０２、４０３と同一の膜に
よりゲート電極を形成することにより製造工程の簡略化
が図れる。また図１の例で述べたように信頼性の観点か
ら第１絶縁膜４０４と第２絶縁膜４０５の両方もしくは
一方をシリコン窒化膜を有する複合膜とすることも有効
である。そしてポリシリコン抵抗体の個数に制限はな
く、ブリーダー抵抗回路に要求される分圧個数に応じて
設定すれば良い。
抗回路領域の他の実施例を示す模式的断面図である。シ
リコン半導体基板１０１上にはシリコン酸化膜１０２が
形成され、シリコン酸化膜１０２上には濃いＮ型のポリ
シリコン薄膜４０１、４０２、４０３が形成される。濃
いＮ型のポリシリコン薄膜４０１、４０２、４０３上に
はシリコン酸化膜などからなる第１絶縁膜４０４を介し
て配線とのコンタクトを行うための濃いＮ型の不純物領
域１０３に挟まれた高抵抗領域１０４を有するポリシリ
コン抵抗体１０５、１０６、１０７が形成される。ま
た、ポリシリコン抵抗体１０５、１０６、１０７上には
シリコン酸化膜などからなる第２絶縁膜４０５を介して
アルミニウム配線２０１、２０２、２０３が形成され、
ポリシリコン抵抗体１０５、１０６、１０７の濃いＮ型
の不純物領域１０３及び濃いＮ型のポリシリコン薄膜４
０１、４０２、４０３にコンタクトホール５０６、６０
６を介してそれぞれが接続される。従ってポリシリコン
抵抗体１０５の高抵抗領域１０４の電位と上部にある配
線２０２の電位と、下部にある濃いＮ型のポリシリコン
薄膜４０１の電位とは略等しい状態にある。ポリシリコ
ン抵抗体１０６、１０７とそれぞれ上部に配置された配
線２０３、２０４、及び下部に配置された濃いＮ型のポ
リシリコン薄膜４０２、４０３との電位の関係も同様で
ある。このようにそれぞれのポリシリコン抵抗体自身と
その上下に位置する配線及び濃いＮ型のポリシリコン薄
膜との電位を等しくすることにより、各ポリシリコン抵
抗体１０５、１０６、１０７の抵抗値は正しく保たれ
る。なお図示しないがブリーダー抵抗回路と同一チップ
上にＭＯＳ型トランジスタを形成する場合、濃いＮ型の
ポリシリコン薄膜４０１、４０２、４０３と同一の膜に
よりゲート電極を形成することにより製造工程の簡略化
が図れる。また図１の例で述べたように信頼性の観点か
ら第１絶縁膜４０４と第２絶縁膜４０５の両方もしくは
一方をシリコン窒化膜を有する複合膜とすることも有効
である。そしてポリシリコン抵抗体の個数に制限はな
く、ブリーダー抵抗回路に要求される分圧個数に応じて
設定すれば良い。
【００１１】図３は本発明の半導体装置のブリーダー抵
抗回路領域の一部を拡大した一実施例を示す模式的断面
図である。図２に示した例と異なる点は、同一の電位と
したいアルミニウム配線２０３と、ポリシリコン抵抗体
１０６の濃いＮ型の不純物領域１０３及び濃いＮ型のポ
リシリコン薄膜４０２との接続を一つのコンタクトホー
ル７０１を介して行っている点である。これによりコン
タクトホール形成領域の占める面積を縮小する事がで
き、ブリーダー抵抗回路領域全体の面積縮小に効果があ
る。その他の部分については図２と同一の符号を添記す
ることで説明に代える。図４はシート抵抗１０キロオー
ムのポリシリコン抵抗体の上部のアルミニウム配線に０
ボルトから５ボルトの電位を印加した場合のポリシリコ
ン抵抗体の抵抗値のズレ（バラツキ）とポリシリコン抵
抗体膜厚の関係を示した図である。
抗回路領域の一部を拡大した一実施例を示す模式的断面
図である。図２に示した例と異なる点は、同一の電位と
したいアルミニウム配線２０３と、ポリシリコン抵抗体
１０６の濃いＮ型の不純物領域１０３及び濃いＮ型のポ
リシリコン薄膜４０２との接続を一つのコンタクトホー
ル７０１を介して行っている点である。これによりコン
タクトホール形成領域の占める面積を縮小する事がで
き、ブリーダー抵抗回路領域全体の面積縮小に効果があ
る。その他の部分については図２と同一の符号を添記す
ることで説明に代える。図４はシート抵抗１０キロオー
ムのポリシリコン抵抗体の上部のアルミニウム配線に０
ボルトから５ボルトの電位を印加した場合のポリシリコ
ン抵抗体の抵抗値のズレ（バラツキ）とポリシリコン抵
抗体膜厚の関係を示した図である。
【００１２】図４から明らかに、ポリシリコン抵抗体膜
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。図
５は本発明の半導体装置の他の実施例を示す模式的断面
図である。シリコン半導体基板１０１上に一対のソース
領域１３１とドレイン領域１３２およびポリシリコンゲ
ート電極１３３とを有するＭＯＳ型トランジスタ１３４
が形成される。一方、フィールド酸化膜１３５上にはア
ルミニウム配線１３６とのコンタクトのための高濃度の
不純物領域１３７に挟まれた高抵抗領域１３８を有する
ポリシリコン薄膜抵抗体１３９が形成される。図５では
簡単のためポリシリコン薄膜抵抗体は一つしか描かなか
ったが、実際のブリーダー抵抗回路領域は多数のポリシ
リコン薄膜抵抗体より形成されている。
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。図
５は本発明の半導体装置の他の実施例を示す模式的断面
図である。シリコン半導体基板１０１上に一対のソース
領域１３１とドレイン領域１３２およびポリシリコンゲ
ート電極１３３とを有するＭＯＳ型トランジスタ１３４
が形成される。一方、フィールド酸化膜１３５上にはア
ルミニウム配線１３６とのコンタクトのための高濃度の
不純物領域１３７に挟まれた高抵抗領域１３８を有する
ポリシリコン薄膜抵抗体１３９が形成される。図５では
簡単のためポリシリコン薄膜抵抗体は一つしか描かなか
ったが、実際のブリーダー抵抗回路領域は多数のポリシ
リコン薄膜抵抗体より形成されている。
【００１３】図５において、ＭＯＳ型トランジスタ１３
４のポリシリコンゲート電極１３３とポリシリコン薄膜
抵抗体１３９の膜厚は異なり、ポリシリコン薄膜抵抗体
１３９の膜厚のほうが薄く形成されている。例えばポリ
シリコンゲート電極１３３の膜厚は４０００オングスト
ローム、ポリシリコン薄膜抵抗体１３９の膜厚は１００
０オングストロームに設定される。ポリシリコンゲート
電極１３３は、一部で配線の役割を果たす必要があり、
できるだけ低いシート抵抗が望ましい。これに対し、ポ
リシリコン薄膜抵抗体１３９には、できるだけ高く正確
なシート抵抗値と小さな抵抗値の温度係数が求められ
る。従って、ＭＯＳ型トランジスタ１３４のポリシリコ
ンゲート電極１３３とポリシリコン薄膜抵抗体１３９の
膜厚を目的に合わせて変化させることは自然かつ有効な
手段となる。ここで、ポリシリコン薄膜抵抗体１３９の
抵抗値の温度係数を小さくする方法として膜厚を薄くす
ることが簡便で効果が大きい。以下に発明者の実験デー
タに基き説明する。
４のポリシリコンゲート電極１３３とポリシリコン薄膜
抵抗体１３９の膜厚は異なり、ポリシリコン薄膜抵抗体
１３９の膜厚のほうが薄く形成されている。例えばポリ
シリコンゲート電極１３３の膜厚は４０００オングスト
ローム、ポリシリコン薄膜抵抗体１３９の膜厚は１００
０オングストロームに設定される。ポリシリコンゲート
電極１３３は、一部で配線の役割を果たす必要があり、
できるだけ低いシート抵抗が望ましい。これに対し、ポ
リシリコン薄膜抵抗体１３９には、できるだけ高く正確
なシート抵抗値と小さな抵抗値の温度係数が求められ
る。従って、ＭＯＳ型トランジスタ１３４のポリシリコ
ンゲート電極１３３とポリシリコン薄膜抵抗体１３９の
膜厚を目的に合わせて変化させることは自然かつ有効な
手段となる。ここで、ポリシリコン薄膜抵抗体１３９の
抵抗値の温度係数を小さくする方法として膜厚を薄くす
ることが簡便で効果が大きい。以下に発明者の実験デー
タに基き説明する。
【００１４】図６は、ブリーダー抵抗回路用のシート抵
抗１０キロオームのポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係
を示した図である。ポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄
くすることにより著しく低減できることがわかる。特に
１０００オングストローム以下の膜厚ではＴＣは−３０
００ＰＰＭ／℃以下と極めて小さくすることが可能であ
る。図６は、シート抵抗１０キロオームのポリシリコン
薄膜抵抗体についての例であるが、本発明者の実験によ
ると少なくともシート抵抗１〜５００キロオームの範囲
内でポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）は、ポリシリコン薄膜抵抗体膜厚を薄くすることに
より低減できることが明らかになっている。図７は本発
明の半導体装置の他の実施例を示す模式的断面図であ
る。
抗１０キロオームのポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係
を示した図である。ポリシリコン薄膜抵抗体の抵抗値の
温度係数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄
くすることにより著しく低減できることがわかる。特に
１０００オングストローム以下の膜厚ではＴＣは−３０
００ＰＰＭ／℃以下と極めて小さくすることが可能であ
る。図６は、シート抵抗１０キロオームのポリシリコン
薄膜抵抗体についての例であるが、本発明者の実験によ
ると少なくともシート抵抗１〜５００キロオームの範囲
内でポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）は、ポリシリコン薄膜抵抗体膜厚を薄くすることに
より低減できることが明らかになっている。図７は本発
明の半導体装置の他の実施例を示す模式的断面図であ
る。
【００１５】シリコン半導体基板１０１上に二酸化シリ
コン等からなる第一の絶縁膜１５１が形成される。第一
の絶縁膜１５１上の平坦な面上にはアルミニウムなどの
金属配線１５２とのコンタクトのための不純物濃度の高
い低抵抗領域１５３に挟まれた高抵抗領域１５４を有す
るポリシリコン薄膜抵抗体１５５が形成される。ポリシ
リコン薄膜抵抗体１５５及び第一の絶縁膜１５１上には
ＰＳＧやＢＰＳＧなどからなる第二の絶縁膜１５６が形
成され、第二の絶縁膜１５６にはコンタクトホール１５
７が設けられて金属配線１５２と不純物濃度の高い低抵
抗領域１５３とが電気的に接続される。ここでポリシリ
コン薄膜抵抗体１５５内の高抵抗領域１５４の膜厚は低
抵抗領域１５３よりも小さくしてある。高抵抗領域１５
４の膜厚を薄くすることで高いシート抵抗値を得て占有
面積を縮小しつつ小さな温度係数を確保している。一
方、低抵抗領域１５３は、金属配線１５２と接続するた
めのコンタクトホール１５７形成時にポリシリコン膜の
突き抜けが生じないように厚く形成した。本発明者の実
験では、約１０キロオーム／□のシート抵抗値の場合に
高抵抗領域１５４の膜厚を１０００オングストローム以
下にすることで抵抗値の温度係数を―３０００ＰＰＭ／
℃以下と極めて小さくできることがわかっている。また
最近のＩＣプロセスでは、微細化のためにコンタクトホ
ールをドライエッチングにより形成するのが一般的であ
る。第二の絶縁膜１５６にコンタクトホール１５７を形
成する際、エッチング残りを生じさせないためにオーバ
ーエッチングを行うが、その間ポリシリコン薄膜抵抗体
１５５内の低抵抗領域１５３もエッチングされてしま
う。そこで低抵抗領域１５３の膜厚を厚くすることによ
りコンタクトホール１５７の突き抜けを防止した。第二
の絶縁膜１５６がＰＳＧまたはＢＰＳＧにより形成さ
れ、その膜厚が１ミクロン以下の場合、低抵抗領域１５
３の膜厚はおおむね２０００オングストローム以上であ
れば突き抜けを防止することができた。
コン等からなる第一の絶縁膜１５１が形成される。第一
の絶縁膜１５１上の平坦な面上にはアルミニウムなどの
金属配線１５２とのコンタクトのための不純物濃度の高
い低抵抗領域１５３に挟まれた高抵抗領域１５４を有す
るポリシリコン薄膜抵抗体１５５が形成される。ポリシ
リコン薄膜抵抗体１５５及び第一の絶縁膜１５１上には
ＰＳＧやＢＰＳＧなどからなる第二の絶縁膜１５６が形
成され、第二の絶縁膜１５６にはコンタクトホール１５
７が設けられて金属配線１５２と不純物濃度の高い低抵
抗領域１５３とが電気的に接続される。ここでポリシリ
コン薄膜抵抗体１５５内の高抵抗領域１５４の膜厚は低
抵抗領域１５３よりも小さくしてある。高抵抗領域１５
４の膜厚を薄くすることで高いシート抵抗値を得て占有
面積を縮小しつつ小さな温度係数を確保している。一
方、低抵抗領域１５３は、金属配線１５２と接続するた
めのコンタクトホール１５７形成時にポリシリコン膜の
突き抜けが生じないように厚く形成した。本発明者の実
験では、約１０キロオーム／□のシート抵抗値の場合に
高抵抗領域１５４の膜厚を１０００オングストローム以
下にすることで抵抗値の温度係数を―３０００ＰＰＭ／
℃以下と極めて小さくできることがわかっている。また
最近のＩＣプロセスでは、微細化のためにコンタクトホ
ールをドライエッチングにより形成するのが一般的であ
る。第二の絶縁膜１５６にコンタクトホール１５７を形
成する際、エッチング残りを生じさせないためにオーバ
ーエッチングを行うが、その間ポリシリコン薄膜抵抗体
１５５内の低抵抗領域１５３もエッチングされてしま
う。そこで低抵抗領域１５３の膜厚を厚くすることによ
りコンタクトホール１５７の突き抜けを防止した。第二
の絶縁膜１５６がＰＳＧまたはＢＰＳＧにより形成さ
れ、その膜厚が１ミクロン以下の場合、低抵抗領域１５
３の膜厚はおおむね２０００オングストローム以上であ
れば突き抜けを防止することができた。
【００１６】図８は本発明の半導体装置の他の実施例を
示す模式的断面図である。図７の例と異なる点は、第一
の絶縁膜１５１の膜厚が部分的に異なり、膜厚の薄い領
域の上にポリシリコン薄膜抵抗体１５５の低抵抗領域１
５３が形成され、膜厚の厚い領域の上に高抵抗領域１５
４が形成されており、低抵抗領域１５３と高抵抗領域１
５４との上面はほぼ平坦な同一面を形成している点であ
る。これによって、高抵抗領域１５４の膜厚を薄く、一
方、低抵抗領域１５３は厚く形成できるので、図７の例
で説明した効果が得られる。他の部分の説明に付いて
は、図７と同一の符号を添記することにより説明に替え
る。図７及び図８では簡単のためポリシリコン薄膜抵抗
体は一つしか描かなかったが、実際の抵抗回路領域は多
数のポリシリコン薄膜抵抗体より形成されている。図９
は本発明によるブリーダ抵抗回路を用いたボルテージデ
ィテクタの一実施例のブロック図である。
示す模式的断面図である。図７の例と異なる点は、第一
の絶縁膜１５１の膜厚が部分的に異なり、膜厚の薄い領
域の上にポリシリコン薄膜抵抗体１５５の低抵抗領域１
５３が形成され、膜厚の厚い領域の上に高抵抗領域１５
４が形成されており、低抵抗領域１５３と高抵抗領域１
５４との上面はほぼ平坦な同一面を形成している点であ
る。これによって、高抵抗領域１５４の膜厚を薄く、一
方、低抵抗領域１５３は厚く形成できるので、図７の例
で説明した効果が得られる。他の部分の説明に付いて
は、図７と同一の符号を添記することにより説明に替え
る。図７及び図８では簡単のためポリシリコン薄膜抵抗
体は一つしか描かなかったが、実際の抵抗回路領域は多
数のポリシリコン薄膜抵抗体より形成されている。図９
は本発明によるブリーダ抵抗回路を用いたボルテージデ
ィテクタの一実施例のブロック図である。
【００１７】簡単のため単純な回路の例を示したが、実
際の製品には必要に応じて機能を追加すればよい。ボル
テージディテクタの基本的な回路構成要素は電流源７０
３、基準電圧回路７０１、ブリーダー抵抗回路７０２、
誤差増幅器７０４であり他にインバータ７０６、Ｎ型ト
ランジスタ７０５および７０８、Ｐ型トランジスタ７０
７などが付加されている。以下に簡単に動作の一部を説
明をする。ＶＤＤが所定の解除電圧以上のときはＮ型ト
ランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジス
タ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力され
る。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋Ｒ
Ｃ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
際の製品には必要に応じて機能を追加すればよい。ボル
テージディテクタの基本的な回路構成要素は電流源７０
３、基準電圧回路７０１、ブリーダー抵抗回路７０２、
誤差増幅器７０４であり他にインバータ７０６、Ｎ型ト
ランジスタ７０５および７０８、Ｐ型トランジスタ７０
７などが付加されている。以下に簡単に動作の一部を説
明をする。ＶＤＤが所定の解除電圧以上のときはＮ型ト
ランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジス
タ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力され
る。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋Ｒ
Ｃ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
【００１８】ＶＤＤが低下し検出電圧以下になると出力
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。このように、基本
的な動作は、基準電圧回路７０１で発生した基準電圧と
ブリーダー抵抗回路７０２で分圧された電圧とを誤差増
幅器７０４で比較することにより行われる。従ってブリ
ーダー抵抗回路７０２で分圧された電圧の精度がきわめ
て重要となる。ブリーダー抵抗回路７０２の分圧精度が
悪いと誤差増幅器７０４への入力電圧がバラツキ、所定
の解除あるいは検出電圧が得られなくなってしまう。本
発明によるブリーダー抵抗回路を用いることにより高精
度の分圧が可能となるためＩＣとしての製品歩留まりが
向上したり、より高精度なボルテージディテクタを製造
する事が可能となる。またＩＣの消費電流を抑えるため
に、ブリーダー抵抗回路７０２全体の抵抗値はメガオー
ムオーダ以上の高抵抗とする場合が多く、このとき、一
定の精度を保つために非常に細長い形状の抵抗体を組み
合わせて構成するため広い面積を必要とする。ボルテー
ジディテクタではＩＣチップ面積全体の半分以上もの面
積をブリーダー抵抗回路が占めることも珍しくない。本
発明によるブリーダー抵抗回路は各抵抗体の抵抗値バラ
ツキが小さいため、短い形状で一定の精度を得ることが
できる。従って、ブリーダー抵抗回路の占有面積を小さ
くでき、ＩＣチップ全体の面積縮小に大きく貢献する。
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。このように、基本
的な動作は、基準電圧回路７０１で発生した基準電圧と
ブリーダー抵抗回路７０２で分圧された電圧とを誤差増
幅器７０４で比較することにより行われる。従ってブリ
ーダー抵抗回路７０２で分圧された電圧の精度がきわめ
て重要となる。ブリーダー抵抗回路７０２の分圧精度が
悪いと誤差増幅器７０４への入力電圧がバラツキ、所定
の解除あるいは検出電圧が得られなくなってしまう。本
発明によるブリーダー抵抗回路を用いることにより高精
度の分圧が可能となるためＩＣとしての製品歩留まりが
向上したり、より高精度なボルテージディテクタを製造
する事が可能となる。またＩＣの消費電流を抑えるため
に、ブリーダー抵抗回路７０２全体の抵抗値はメガオー
ムオーダ以上の高抵抗とする場合が多く、このとき、一
定の精度を保つために非常に細長い形状の抵抗体を組み
合わせて構成するため広い面積を必要とする。ボルテー
ジディテクタではＩＣチップ面積全体の半分以上もの面
積をブリーダー抵抗回路が占めることも珍しくない。本
発明によるブリーダー抵抗回路は各抵抗体の抵抗値バラ
ツキが小さいため、短い形状で一定の精度を得ることが
できる。従って、ブリーダー抵抗回路の占有面積を小さ
くでき、ＩＣチップ全体の面積縮小に大きく貢献する。
【００１９】図１０は本発明によるブリーダ抵抗回路を
用いたボルテージレギュレータの一実施例ののブロック
図である。簡単のため単純な回路の例を示したが、実際
の製品には必要に応じて機能を追加すればよい。ボルテ
ージレギュレータの基本的な回路構成要素は電流源７０
３、基準電圧回路７０１、ブリーダー抵抗回路７０２、
誤差増幅器７０４そして電流制御トランジスタとして働
くＰ型トランジスタ７１０などである。以下に簡単に動
作の一部を説明をする。
用いたボルテージレギュレータの一実施例ののブロック
図である。簡単のため単純な回路の例を示したが、実際
の製品には必要に応じて機能を追加すればよい。ボルテ
ージレギュレータの基本的な回路構成要素は電流源７０
３、基準電圧回路７０１、ブリーダー抵抗回路７０２、
誤差増幅器７０４そして電流制御トランジスタとして働
くＰ型トランジスタ７１０などである。以下に簡単に動
作の一部を説明をする。
【００２０】誤差増幅器７０４は、ブリーダー抵抗回路
７０２によって分圧された電圧と基準電圧回路７０１で
発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変
化の影響を受けない一定の出力電圧ＶＯＵＴを得るため
に必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図９で説明した
ボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
ー抵抗回路７０２で分圧された電圧とを誤差増幅器７０
４で比較することにより行われる。従ってブリーダー抵
抗回路７０２で分圧された電圧の精度がきわめて重要と
なる。ブリーダー抵抗回路７０２の分圧精度が悪いと誤
差増幅器７０４への入力電圧がバラツキ、所定の出力電
圧ＶＯＵＴが得られなくなってしまう。本発明によるブ
リーダー抵抗回路を用いることにより高精度の分圧が可
能となるためＩＣとしての製品歩留まりが向上したり、
より高精度なボルテージレギュレータを製造する事が可
能となる。
７０２によって分圧された電圧と基準電圧回路７０１で
発生した基準電圧とを比較し、入力電圧ＶＩＮや温度変
化の影響を受けない一定の出力電圧ＶＯＵＴを得るため
に必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図９で説明した
ボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
ー抵抗回路７０２で分圧された電圧とを誤差増幅器７０
４で比較することにより行われる。従ってブリーダー抵
抗回路７０２で分圧された電圧の精度がきわめて重要と
なる。ブリーダー抵抗回路７０２の分圧精度が悪いと誤
差増幅器７０４への入力電圧がバラツキ、所定の出力電
圧ＶＯＵＴが得られなくなってしまう。本発明によるブ
リーダー抵抗回路を用いることにより高精度の分圧が可
能となるためＩＣとしての製品歩留まりが向上したり、
より高精度なボルテージレギュレータを製造する事が可
能となる。
【００２１】次に本発明による半導体装置の製造方法を
図１１および図１２を用いて説明する。図１１（ａ）〜
（ｆ）は、本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。図１１（ａ）で、薄いＮ
型のシリコン基板８０１を用意し、選択的にイオン注入
法によりＰ型の不純物を導入した後、熱処理を施して分
離、独立したＰウェル領域８０２を形成する。Ｐウェル
領域８０２の表面濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３で
ある。そしてＬＯＣＯＳ法で選択的に約８０００Å厚さ
を有するフィールド酸化膜８０３を形成する。次に図１
１（ｂ）に示すように、ゲート酸化膜８０４を形成した
後、所定のしきい値制御用のチャネルドープを行い、Ｃ
ＶＤ法によりポリシリコン層８０５を約４０００Åの厚
さで堆積し所定のシート抵抗値となるようにイオン注入
法によりリン等の不純物を導入する。次に図１１（ｃ）
に示すようにポリシリコン層８０５の所定の領域が低抵
抗になるように選択的に高濃度のリンなどの不純物を導
入した後、所定の形状にエッチング加工して低抵抗のゲ
ート電極８０６と低抵抗領域８０８に挟まれた高抵抗領
域８０９を有するポリシリコン抵抗体８０７を形成す
る。それぞれのポリシリコン抵抗体８０７は前の工程で
形成したＰウェル領域８０２と整合するように配置す
る。そしてイオン注入法によりリンなどＮ型の不純物を
導入して、Ｎ型トランジスタのソース領域８１０とドレ
イン領域８１１を形成する。ここでＰ型トランジスタは
図示しないが、Ｎ型トランジスタと同様にイオン注入法
によりボロンなどＰ型の不純物を導入して、トランジス
タのソース領域とドレイン領域を形成する。次に図１１
（ｄ）に示すように、ＰＳＧ、ＮＳＧなどからなる中間
絶縁膜８１２を約８０００Å堆積し、続いてコンタクト
ホール８１３を形成する。次に図１１（ｅ）に示すよう
に、スパッタ法により配線となる約１ミクロンの厚さの
アルミニウム層８１４をデポし、所定の形状にパターニ
ングする。この時各ポリシリコン抵抗体８０７上には各
ポリシリコン抵抗体８０７の一端の低抵抗領域８０８と
接続したアルミニウム層８１４が配置されるようにす
る。また図示しないが、このアルミニウム層８１４は各
ポリシリコン抵抗体８０７の下部にフィールド酸化膜８
０３を介して配置されたＰウェル領域８０２とも接続す
る。次に図１１（ｆ）に示すように、シリコン窒化膜か
らなる約８０００Å厚さを有する保護膜８１５を形成す
る。そして図示しないがボンディングパッドなどの領域
の保護膜８１５を除去する。以上の工程によって本発明
によるポリシリコン抵抗体を有する半導体装置が完成す
る。
図１１および図１２を用いて説明する。図１１（ａ）〜
（ｆ）は、本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。図１１（ａ）で、薄いＮ
型のシリコン基板８０１を用意し、選択的にイオン注入
法によりＰ型の不純物を導入した後、熱処理を施して分
離、独立したＰウェル領域８０２を形成する。Ｐウェル
領域８０２の表面濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３で
ある。そしてＬＯＣＯＳ法で選択的に約８０００Å厚さ
を有するフィールド酸化膜８０３を形成する。次に図１
１（ｂ）に示すように、ゲート酸化膜８０４を形成した
後、所定のしきい値制御用のチャネルドープを行い、Ｃ
ＶＤ法によりポリシリコン層８０５を約４０００Åの厚
さで堆積し所定のシート抵抗値となるようにイオン注入
法によりリン等の不純物を導入する。次に図１１（ｃ）
に示すようにポリシリコン層８０５の所定の領域が低抵
抗になるように選択的に高濃度のリンなどの不純物を導
入した後、所定の形状にエッチング加工して低抵抗のゲ
ート電極８０６と低抵抗領域８０８に挟まれた高抵抗領
域８０９を有するポリシリコン抵抗体８０７を形成す
る。それぞれのポリシリコン抵抗体８０７は前の工程で
形成したＰウェル領域８０２と整合するように配置す
る。そしてイオン注入法によりリンなどＮ型の不純物を
導入して、Ｎ型トランジスタのソース領域８１０とドレ
イン領域８１１を形成する。ここでＰ型トランジスタは
図示しないが、Ｎ型トランジスタと同様にイオン注入法
によりボロンなどＰ型の不純物を導入して、トランジス
タのソース領域とドレイン領域を形成する。次に図１１
（ｄ）に示すように、ＰＳＧ、ＮＳＧなどからなる中間
絶縁膜８１２を約８０００Å堆積し、続いてコンタクト
ホール８１３を形成する。次に図１１（ｅ）に示すよう
に、スパッタ法により配線となる約１ミクロンの厚さの
アルミニウム層８１４をデポし、所定の形状にパターニ
ングする。この時各ポリシリコン抵抗体８０７上には各
ポリシリコン抵抗体８０７の一端の低抵抗領域８０８と
接続したアルミニウム層８１４が配置されるようにす
る。また図示しないが、このアルミニウム層８１４は各
ポリシリコン抵抗体８０７の下部にフィールド酸化膜８
０３を介して配置されたＰウェル領域８０２とも接続す
る。次に図１１（ｆ）に示すように、シリコン窒化膜か
らなる約８０００Å厚さを有する保護膜８１５を形成す
る。そして図示しないがボンディングパッドなどの領域
の保護膜８１５を除去する。以上の工程によって本発明
によるポリシリコン抵抗体を有する半導体装置が完成す
る。
【００２２】図１２（ａ）〜（ｆ）は、本発明による半
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。図１２（ａ）で、薄いＮ型のシリコン基板８０１
を用意し、選択的にイオン注入法によりＰ型の不純物を
導入した後、熱処理を施して分離、独立したＰウェル領
域８０２を形成する。Ｐウェル領域８０２の表面濃度は
約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１１で説明した
例と異なり、Ｐウェル領域８０２は後にポリシリコン抵
抗体を形成する領域には必ずしも形成する必要はない。
次にＬＯＣＯＳ法で選択的に約８０００Å厚さを有する
フィールド酸化膜８０３を形成する。次にゲート酸化膜
８０４を形成した後、所定のしきい値制御用のチャネル
ドープを行い、ＣＶＤ法によりポリシリコン層８０５を
約４０００Åの厚さで堆積する。そしてポリシリコン層
８０５が低抵抗となるように高濃度のリンなどの不純物
を導入する。次に図１２（ｂ）に示すように、ポリシリ
コン層８０５を所定の形状にエッチング加工して低抵抗
のゲート電極８０６と低抵抗ポリシリコン層９０１を形
成する。次に図１２（ｃ）に示すように第一の絶縁膜９
０２を熱酸化法あるいはＣＶＤ法などにより形成する。
第一の絶縁膜９０２はシリコン酸化膜またはシリコン窒
化膜を含む多層膜からなる。次に図１２（ｄ）に示すよ
うにポリシリコンを８００Åの厚さで堆積し所定のシー
ト抵抗値となるようにイオン注入法によりリン等の不純
物を導入する。続いて所定の形状にパターニングした
後、イオン注入法によりリンなどＮ型の不純物を導入し
て、低抵抗領域８０８とＮ型トランジスタのソース領域
８１０とドレイン領域８１１を同時に形成する。これで
低抵抗領域８０８に挟まれた高抵抗領域８０９を有する
ポリシリコン抵抗体８０７ができあがる。ここで各ポリ
シリコン抵抗体８０７は第一の絶縁膜９０２を介して独
立した低抵抗ポリシリコン層９０１の上に形成されてい
る。また、Ｐ型トランジスタ領域は図示しないが、Ｎ型
トランジスタと同様にイオン注入法によりボロンなどＰ
型の不純物を導入して、トランジスタのソース領域とド
レイン領域を形成する。次に図１２（ｅ）に示すよう
に、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８１２を約
８０００Å堆積し、続いてコンタクトホール８１３を形
成する。この時ポリシリコン抵抗体８０７の低抵抗領域
８０８と低抵抗ポリシリコン層９０１とは共通のコンタ
クトホール９０３で接続できるようにする。次に図１１
（ｆ）に示すように、スパッタ法により配線となる約１
ミクロンの厚さのアルミニウム層８１４をデポし、所定
の形状にパターニングする。この時各ポリシリコン抵抗
体８０７上には各ポリシリコン抵抗体８０７の一端の低
抵抗領域８０８とその下部に第一の絶縁膜９０２を介し
て配置された低抵抗ポリシリコン層９０１とを共通のコ
ンタクトホール９０３で接続したアルミニウム層８１４
が配置されるようにする。次にシリコン窒化膜からなる
約８０００Å厚さを有する保護膜８１５を形成する。そ
して図示しないがボンディングパッドなどの領域の保護
膜８１５を除去する。以上の工程によって本発明による
ポリシリコン抵抗体を有する半導体装置が完成する。
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。図１２（ａ）で、薄いＮ型のシリコン基板８０１
を用意し、選択的にイオン注入法によりＰ型の不純物を
導入した後、熱処理を施して分離、独立したＰウェル領
域８０２を形成する。Ｐウェル領域８０２の表面濃度は
約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１１で説明した
例と異なり、Ｐウェル領域８０２は後にポリシリコン抵
抗体を形成する領域には必ずしも形成する必要はない。
次にＬＯＣＯＳ法で選択的に約８０００Å厚さを有する
フィールド酸化膜８０３を形成する。次にゲート酸化膜
８０４を形成した後、所定のしきい値制御用のチャネル
ドープを行い、ＣＶＤ法によりポリシリコン層８０５を
約４０００Åの厚さで堆積する。そしてポリシリコン層
８０５が低抵抗となるように高濃度のリンなどの不純物
を導入する。次に図１２（ｂ）に示すように、ポリシリ
コン層８０５を所定の形状にエッチング加工して低抵抗
のゲート電極８０６と低抵抗ポリシリコン層９０１を形
成する。次に図１２（ｃ）に示すように第一の絶縁膜９
０２を熱酸化法あるいはＣＶＤ法などにより形成する。
第一の絶縁膜９０２はシリコン酸化膜またはシリコン窒
化膜を含む多層膜からなる。次に図１２（ｄ）に示すよ
うにポリシリコンを８００Åの厚さで堆積し所定のシー
ト抵抗値となるようにイオン注入法によりリン等の不純
物を導入する。続いて所定の形状にパターニングした
後、イオン注入法によりリンなどＮ型の不純物を導入し
て、低抵抗領域８０８とＮ型トランジスタのソース領域
８１０とドレイン領域８１１を同時に形成する。これで
低抵抗領域８０８に挟まれた高抵抗領域８０９を有する
ポリシリコン抵抗体８０７ができあがる。ここで各ポリ
シリコン抵抗体８０７は第一の絶縁膜９０２を介して独
立した低抵抗ポリシリコン層９０１の上に形成されてい
る。また、Ｐ型トランジスタ領域は図示しないが、Ｎ型
トランジスタと同様にイオン注入法によりボロンなどＰ
型の不純物を導入して、トランジスタのソース領域とド
レイン領域を形成する。次に図１２（ｅ）に示すよう
に、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜８１２を約
８０００Å堆積し、続いてコンタクトホール８１３を形
成する。この時ポリシリコン抵抗体８０７の低抵抗領域
８０８と低抵抗ポリシリコン層９０１とは共通のコンタ
クトホール９０３で接続できるようにする。次に図１１
（ｆ）に示すように、スパッタ法により配線となる約１
ミクロンの厚さのアルミニウム層８１４をデポし、所定
の形状にパターニングする。この時各ポリシリコン抵抗
体８０７上には各ポリシリコン抵抗体８０７の一端の低
抵抗領域８０８とその下部に第一の絶縁膜９０２を介し
て配置された低抵抗ポリシリコン層９０１とを共通のコ
ンタクトホール９０３で接続したアルミニウム層８１４
が配置されるようにする。次にシリコン窒化膜からなる
約８０００Å厚さを有する保護膜８１５を形成する。そ
して図示しないがボンディングパッドなどの領域の保護
膜８１５を除去する。以上の工程によって本発明による
ポリシリコン抵抗体を有する半導体装置が完成する。
【００２３】
【発明の効果】上述したように本発明によれば、ブリー
ダー抵抗回路における各ポリシリコン抵抗体自身とその
上下に位置する導電体との電位を等しくすることによ
り、各ポリシリコン抵抗体の抵抗値は正しく保たれる。
従って正確な分圧比を有する高精度なブリーダー抵抗回
路を実現する事ができる。この時ポリシリコン抵抗体の
膜厚を２０００Å以下にすることで各ポリシリコン抵抗
体の抵抗値のバラツキを低減させ、より高精度なブリー
ダー抵抗回路を実現する事ができる。また、ブリーダー
抵抗回路におけるポリシリコン抵抗体の膜厚を薄くする
ことにより抵抗値の温度係数を小さくすることができ
る。特に１０００Å以下の膜厚とすると約１０ｋΩ／□
のシート抵抗値で３０００ｐｐｍ／℃以下というきわめ
て小さい温度係数を得ることができる。従って広い温度
範囲で高い分圧精度を保証できるブリーダー抵抗回路を
従来方法による占有面積よりも小さな面積で形成するこ
とができるという効果がある。本発明によるボルテージ
ディテクタやボルテージレギュレーターにおいては、高
精度の分圧が可能となるためＩＣとしての製品歩留まり
が向上したり、より高精度な製品を製造する事が可能と
なる。またＩＣの消費電流を抑えるために、ブリーダー
抵抗回路全体の抵抗値はメガオームオーダ以上の高抵抗
とする場合が多く、このとき、一定の精度を保つために
非常に細長い形状の抵抗体を組み合わせて構成するため
広い面積を必要とする。ボルテージディテクタではＩＣ
チップ面積全体の半分以上もの面積をブリーダー抵抗回
路が占めることも珍しくない。本発明によるブリーダー
抵抗回路は各抵抗体の抵抗値バラツキが小さいため、短
い形状で一定の精度を得ることができる。従って、ブリ
ーダー抵抗回路の占有面積を小さくでき、ＩＣチップ全
体の面積縮小に大きく貢献する。
ダー抵抗回路における各ポリシリコン抵抗体自身とその
上下に位置する導電体との電位を等しくすることによ
り、各ポリシリコン抵抗体の抵抗値は正しく保たれる。
従って正確な分圧比を有する高精度なブリーダー抵抗回
路を実現する事ができる。この時ポリシリコン抵抗体の
膜厚を２０００Å以下にすることで各ポリシリコン抵抗
体の抵抗値のバラツキを低減させ、より高精度なブリー
ダー抵抗回路を実現する事ができる。また、ブリーダー
抵抗回路におけるポリシリコン抵抗体の膜厚を薄くする
ことにより抵抗値の温度係数を小さくすることができ
る。特に１０００Å以下の膜厚とすると約１０ｋΩ／□
のシート抵抗値で３０００ｐｐｍ／℃以下というきわめ
て小さい温度係数を得ることができる。従って広い温度
範囲で高い分圧精度を保証できるブリーダー抵抗回路を
従来方法による占有面積よりも小さな面積で形成するこ
とができるという効果がある。本発明によるボルテージ
ディテクタやボルテージレギュレーターにおいては、高
精度の分圧が可能となるためＩＣとしての製品歩留まり
が向上したり、より高精度な製品を製造する事が可能と
なる。またＩＣの消費電流を抑えるために、ブリーダー
抵抗回路全体の抵抗値はメガオームオーダ以上の高抵抗
とする場合が多く、このとき、一定の精度を保つために
非常に細長い形状の抵抗体を組み合わせて構成するため
広い面積を必要とする。ボルテージディテクタではＩＣ
チップ面積全体の半分以上もの面積をブリーダー抵抗回
路が占めることも珍しくない。本発明によるブリーダー
抵抗回路は各抵抗体の抵抗値バラツキが小さいため、短
い形状で一定の精度を得ることができる。従って、ブリ
ーダー抵抗回路の占有面積を小さくでき、ＩＣチップ全
体の面積縮小に大きく貢献する。
【００２４】本発明による半導体装置の製造方法をとる
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
【図１】本発明の半導体装置のブリーダー抵抗回路領域
の一実施例を示す模式的断面図である。
の一実施例を示す模式的断面図である。
【図２】本発明の半導体装置のブリーダー抵抗回路領域
の他の実施例を示す模式的断面図である。
の他の実施例を示す模式的断面図である。
【図３】本発明の半導体装置のブリーダー抵抗回路領域
の一部を拡大した一実施例を示す模式的断面図である。
の一部を拡大した一実施例を示す模式的断面図である。
【図４】シート抵抗１０キロオームのポリシリコン抵抗
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
【図５】本発明の半導体装置の他の実施例を示す模式的
断面図である。
断面図である。
【図６】ブリーダー抵抗回路用のシート抵抗１０キロオ
ームのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
ームのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
【図７】本発明の半導体装置の他の実施例を示す模式的
断面図である。
断面図である。
【図８】本発明の半導体装置の他の実施例を示す模式的
断面図である。
断面図である。
【図９】本発明によるブリーダ抵抗回路を用いたボルテ
ージディテクタの一実施例のブロック図である。
ージディテクタの一実施例のブロック図である。
【図１０】本発明によるブリーダ抵抗回路を用いたボル
テージレギュレータの一実施例ののブロック図である。
テージレギュレータの一実施例ののブロック図である。
【図１１】本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。
例を示す模式的断面図である。
【図１２】本発明による半導体装置の製造方法の他の実
施例を示す模式的断面図である。
施例を示す模式的断面図である。
１０１ シリコン半導体基板 １０２ シリコン酸化膜 １０３ 濃いＮ型の不純物領域 １０４ 高抵抗領域 １０５ ポリシリコン抵抗体 １０６ ポリシリコン抵抗体 １０７ ポリシリコン抵抗体 １３１ ソース領域 １３２ ドレイン領域 １３３ ポリシリコンゲート電極 １３４ ＭＯＳ型トランジスタ １３５ フィールド酸化膜 １３６ アルミニウム配線 １３７ 高濃度の不純物領域 １３８ 高抵抗領域 １３９ ポリシリコン薄膜抵抗体 １４０ 中間絶縁膜 １５１ 第一の絶縁膜 １５２ 金属配線 １５３ 低抵抗領域 １５４ 高抵抗領域 １５５ ポリシリコン薄膜抵抗体 １５６ 第二の絶縁膜 １５７ コンタクトホール ２０１ 配線 ２０２ 配線 ２０３ 配線 ２０４ 配線 ３０１ ウエル領域 ３０２ ウエル領域 ３０３ ウエル領域 ４０１ 濃いＮ型のポリシリコン薄膜 ４０２ 濃いＮ型のポリシリコン薄膜 ４０３ 濃いＮ型のポリシリコン薄膜 ４０４ 第１絶縁膜 ４０５ 第２絶縁膜 ５０６ 配線とポリシリコン抵抗体の濃いＮ型の不純物
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７０１ 配線とポリシリコン抵抗体の濃いＮ型の不純物
領域及び濃いＮ型のポリシリコンとの接続用コンタクト
ホール ７０１ 基準電圧回路 ７０２ ブリーダー抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ 低抵抗領域 ８０９ 高抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７０１ 配線とポリシリコン抵抗体の濃いＮ型の不純物
領域及び濃いＮ型のポリシリコンとの接続用コンタクト
ホール ７０１ 基準電圧回路 ７０２ ブリーダー抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ 低抵抗領域 ８０９ 高抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平8−68639 (32)優先日 平８(1996)３月25日 (33)優先権主張国 日本（ＪＰ）
Claims (26)
- 【請求項１】 第一の導電体の上に第一の絶縁膜を介し
て複数の薄膜抵抗体を構成したブリーダー抵抗回路を有
する半導体装置において、前記薄膜抵抗体の下部の第一
の導電体と前記薄膜抵抗体とを実質的に同電位にするこ
とを特徴とする半導体装置。 - 【請求項２】 前記薄膜抵抗体の上に第二の絶縁膜を形
成し、前記第二の絶縁膜の上であって前記薄膜抵抗体の
上部の位置に第二の導電体を形成し、前記薄膜抵抗体と
前記第二の導電体とを実質的に同電位にすることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記複数の薄膜抵抗体のおのおのに対応
する前記第一の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と実質的に同電位であることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記複数の薄膜抵抗体のおのおのに対応
する前記第二の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と実質的に同電位であることを特徴と
する請求項２記載の半導体装置。 - 【請求項５】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記薄膜抵抗体の膜厚は数１０から２０
００オングストロームであることを特徴とする請求項５
および６記載の半導体装置。 - 【請求項８】 前記薄膜抵抗体の膜厚は数１０から１０
００オングストロームであることを特徴とする請求項５
および６記載の半導体装置。 - 【請求項９】 前記第一の導電体はシリコン基板中に形
成されたウエル領域からなることを特徴とする請求項５
および６記載の半導体装置。 - 【請求項１０】 前記第一の導電体はポリシリコンから
なることを特徴とする請求項５および６記載の半導体装
置。 - 【請求項１１】 前記第二の導電体はポリシリコンから
なることを特徴とする請求項６記載の半導体装置。 - 【請求項１２】 前記第二の導電体はアルミニウムから
なることを特徴とする請求項６記載の半導体装置。 - 【請求項１３】 前記第一の導電体は前記複数の薄膜抵
抗体と同一チップ上に形成されるＭＯＳ型トランジスタ
のゲート電極を構成する材料からなることを特徴とする
請求項６記載の半導体装置。 - 【請求項１４】 前記複数の薄膜抵抗体のおのおのと、
それらに対応する前記第一の導電体の電位は、共通のコ
ンタクトホールを介して金属配線材料により固定される
ことを特徴とする請求項５および６記載の半導体装置。 - 【請求項１５】 前記複数の薄膜抵抗体を使用したブリ
ーダー抵抗回路および少なくとも一つのＭＯＳ型トラン
ジスタを有する半導体装置において、前記ブリーダー抵
抗回路の前記薄膜抵抗体の膜厚は、前記ＭＯＳ型トラン
ジスタのゲート電極の膜厚よりも薄く形成されているこ
とを特徴とする請求項５および６記載の半導体装置。 - 【請求項１６】 前記薄膜抵抗体の膜厚は数１０から１
０００オングストロームであることを特徴とする請求項
１５記載の半導体装置。 - 【請求項１７】 前記薄膜抵抗体の抵抗値の温度依存性
は−３０００ｐｐｍ／℃以下であることを特徴とする請
求項１５記載の半導体装置。 - 【請求項１８】 前記薄膜抵抗体を有する半導体装置に
おいて、前記薄膜抵抗体は、金属配線と接続するための
不純物濃度の高い低抵抗領域と高抵抗領域とからなり、
前記低抵抗領域に比べて前記高抵抗領域の膜厚が小さい
ことを特徴とする請求項５および６記載の半導体装置。 - 【請求項１９】 前記高抵抗領域の膜厚は数１０から１
０００オングストロームであり、前記低抵抗領域の膜厚
は２０００オングストロームから１００００オングスト
ロームであることを特徴とする請求項１８記載の半導体
装置。 - 【請求項２０】 前記薄膜抵抗体の前記低抵抗領域と前
記高抵抗領域とは平坦な同一面上に形成されていること
を特徴とする請求項１８記載の半導体装置。 - 【請求項２１】 前記薄膜抵抗体の前記低抵抗領域と前
記高抵抗領域との上面は平坦な同一面を形成しているこ
とを特徴とする請求項１８記載の半導体装置。 - 【請求項２２】 前記第一の絶縁膜および前記第二の絶
縁膜はシリコン酸化膜よりなることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項２３】 前記第一の絶縁膜および前記第二の絶
縁膜の一方または両方はシリコン窒化膜を含む多層膜よ
りなることを特徴とする請求項５および６記載の半導体
装置。 - 【請求項２４】 前記複数の薄膜抵抗体を使用したブリ
ーダー抵抗回路全体の抵抗値は１メガオームから１００
メガオームであることを特徴とする請求項５および６記
載の半導体装置。 - 【請求項２５】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成する工
程と、ＬＯＣＯＳ法で選択的にフィールド酸化膜を形成
する工程と、その後、ゲート酸化膜を形成し、所定のし
きい値制御用のチャネルドープを行い、ＣＶＤ法により
ポリシリコン層堆積し、所定のシート抵抗値となるよう
にイオン注入法によりリン等の不純物を導入する工程
と、前記ポリシリコン層の所定の領域が低抵抗になるよ
うに選択的に高濃度のリンなどの不純物を導入した後、
低抵抗のゲート電極と低抵抗領域に挟まれた高抵抗領域
を有するポリシリコン抵抗体を、それぞれの前記ポリシ
リコン抵抗体が前記ウェル領域と整合するように所定の
形状にエッチング加工して配置する工程と、イオン注入
法によりリンなどＮ型の不純物を導入して、Ｎ型トラン
ジスタのソース領域とドレイン領域を形成する工程と、
イオン注入法によりボロンなどＰ型の不純物を導入し
て、Ｐ型トランジスタのソース領域とドレイン領域を形
成する工程と、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜
を堆積し、続いてコンタクトホールを形成する工程と、
スパッタ法により配線となるアルミニウム層をデポし、
それぞれの前記ポリシリコン抵抗体上にはそれぞれの前
記ポリシリコン抵抗体の一端の低抵抗領域およびそれぞ
れの前記ウェル領域と接続したそれぞれの前記アルミニ
ウム層が配置されるようにパターニングする工程と、保
護膜を形成し、ボンディングパッドなどの領域の保護膜
を除去する工程とからなることを特徴とする半導体装置
の製造方法。 - 【請求項２６】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成し、Ｌ
ＯＣＯＳ法で選択的にフィールド酸化膜を形成する工程
と、ゲート酸化膜を形成した後、所定のしきい値制御用
のチャネルドープを行い、ＣＶＤ法により第一のポリシ
リコン層を堆積し、前記第一のポリシリコン層が低抵抗
となるように高濃度のリンなどの不純物を導入する工程
と、前記第一のポリシリコン層を所定の形状にエッチン
グ加工して低抵抗のゲート電極と低抵抗ポリシリコン層
を形成する工程と、第一の絶縁膜を熱酸化法あるいはＣ
ＶＤ法などにより形成する工程と、前記第一のポリシリ
コン層よりも薄い膜厚の第二のポリシリコン層を堆積し
所定のシート抵抗値となるようにイオン注入法によりリ
ン等の不純物を導入する工程と、第二のポリシリコン層
を使用したポリシリコン抵抗体は第一の絶縁膜を介して
独立した低抵抗ポリシリコン層の上に配置形成されるよ
うにパターニングする工程と、イオン注入法によりリン
などＮ型の不純物を導入して、前記ポリシリコン抵抗体
の一部に低抵抗領域を形成すると同時にＮ型トランジス
タのソース領域とドレイン領域を形成する工程と、イオ
ン注入法によりボロンなどＰ型の不純物を導入して、Ｐ
型トランジスタのソース領域とドレイン領域を形成する
工程と、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜を堆積
し、前記ポリシリコン抵抗体の前記低抵抗領域と前記低
抵抗ポリシリコン層とは共通のコンタクトホールで接続
できるように前記コンタクトホールを形成する工程と、
スパッタ法により配線となるアルミニウム層をデポし、
各々の前記ポリシリコン抵抗体上には各々の前記ポリシ
リコン抵抗体の一端の前記低抵抗領域とその下部に前記
第一の絶縁膜を介して配置されたそれぞれの前記低抵抗
ポリシリコン層とを共通のコンタクトホールで接続した
各々のアルミニウム層が配置されるようにされるように
パターニングする工程と、保護膜を形成し、ボンディン
グパッドなどの領域の保護膜を除去する工程とからなる
ことを特徴とする半導体装置の製造方法。
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