JP2012109535A - 抵抗素子及び反転バッファ回路 - Google Patents
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Abstract
【課題】無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供する。
【解決手段】抵抗素子１０は、半導体基板１４上に、第１の電極１１及び第２の電極１２を有する抵抗素子層１３が形成されている。第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層１３の下部又は上部の少なくとも一方を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。
【選択図】図１
【解決手段】抵抗素子１０は、半導体基板１４上に、第１の電極１１及び第２の電極１２を有する抵抗素子層１３が形成されている。第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層１３の下部又は上部の少なくとも一方を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。
【選択図】図１
Description
本発明は、抵抗素子及び反転バッファ回路に関し、特に周辺の電位によって抵抗値が変化するのを抑えた抵抗素子及び反転バッファ回路に関する。
半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成する。このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で極めて好ましいことではない。しかしながら、多くの抵抗素子が、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板等の電位と、抵抗素子の電位との電位差で空貧層の広がり状態が変わり、導電領域の幅が変わる。このため、抵抗素子の抵抗値が変化する。
このような、周辺の半導体基板等との電位によって、抵抗値が変化することを抑えるために、図８に示すような特許文献１の半導体装置（抵抗素子）１００がある。
この半導体装置１００は、Ｐ型の半導体基板１０１に形成されたＮ型の島領域１０２の主面に、Ｐ型の拡散領域１０３が形成されている。この表面に、高電位電圧を印加する第１の電極１０４と低電位電圧を印加する第２の電極１０５とを設けると共に、Ｐ型の拡散領域１０３の表面の外側の島領域１０２の表面に高電位電圧を印加する第３の電極１０６と低電位電圧を印加する第４の電極１０７とを設けている。
この半導体装置１００は、Ｐ型の半導体基板１０１に形成されたＮ型の島領域１０２の主面に、Ｐ型の拡散領域１０３が形成されている。この表面に、高電位電圧を印加する第１の電極１０４と低電位電圧を印加する第２の電極１０５とを設けると共に、Ｐ型の拡散領域１０３の表面の外側の島領域１０２の表面に高電位電圧を印加する第３の電極１０６と低電位電圧を印加する第４の電極１０７とを設けている。
これにより、半導体装置１００は、島領域１０２の電位分布が、Ｐ型の拡散領域１０３の電位分布に沿うように構成されている。
また、図９に示すような特許文献２の半導体装置（抵抗素子）２００がある。
この半導体装置２００は、半導体基板２０１上に形成されたエピタキシャル層２０２と、エピタキシャル層２０２の内部に形成した埋込層２０３と、当該埋込層２０３と同程度の深さを有し、埋込層２０３と離間して形成した環状の素子分離領域２０４と、エピタキシャル層２０２の表面から環状の素子分離領域内に形成したＮ＋型層２０５とを有する。
また、図９に示すような特許文献２の半導体装置（抵抗素子）２００がある。
この半導体装置２００は、半導体基板２０１上に形成されたエピタキシャル層２０２と、エピタキシャル層２０２の内部に形成した埋込層２０３と、当該埋込層２０３と同程度の深さを有し、埋込層２０３と離間して形成した環状の素子分離領域２０４と、エピタキシャル層２０２の表面から環状の素子分離領域内に形成したＮ＋型層２０５とを有する。
その表面に、ＬＯＣＯＳ酸化膜２０６、ポリシリコン抵抗２０７、層間絶縁膜２０８を順次形成し、ポリシリコン抵抗２０７の上の層間絶縁膜２０８の３箇所に電極２１０〜２１２を形成する。さらに、Ｎ＋型層２０５の上方には電極２１３を形成する。このとき、３つの電極２１０〜２１２は、電極２１２を電極２１０，２１１から等距離となるように、ポリシリコン抵抗２０７の略中央位置に配置される。電極２１２と電極２１３とは、同電位を維持することができるように、配線２０９によって結線される。
しかしながら、上術した特許文献１の半導体装置では、抵抗素子をなす拡散領域の下面にある導電型の島領域にも電流が流れる。このため、半導体装置が、無駄な電流を消費するという問題があった。
また、特許文献２の半導体装置では、電極２１２と電極２１３とは、配線２０９によって同電位を維持することができるように、配線２０９で接続されているため、ポリシリコン抵抗２０７の中点に無駄な容量性負荷が付くことになる。このため、信号の歪みが発生することがあった。
また、特許文献２の半導体装置では、電極２１２と電極２１３とは、配線２０９によって同電位を維持することができるように、配線２０９で接続されているため、ポリシリコン抵抗２０７の中点に無駄な容量性負荷が付くことになる。このため、信号の歪みが発生することがあった。
そこで、本発明は、上記の課題に鑑み、無駄な電流や信号の歪みを発生させることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化するのを抑えることのできる抵抗素子及び反転バッファ回路を提供することを目的とする。
本発明に係る抵抗素子及び反転バッファ回路は、上記の目的を達成するために、次のように構成される。
本発明のある態様による抵抗素子は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位でバイアスされ、前記第２の導電層は前記第２の電極の電位でバイアスされていることを特徴とする。
本発明のある態様による抵抗素子は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位でバイアスされ、前記第２の導電層は前記第２の電極の電位でバイアスされていることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けないように、第１の導電層及び第２の導電層で、抵抗素子層の下面又は上面の少なくとも一方を覆う。このため、第１の導電層及び第２の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。
本発明のある態様による抵抗素子は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位と一定の電位差をもった電位でバイアスされ、前記第２の導電層は前記第２の電極の電位と一定の電位差をもった電位でバイアスされていることを特徴とする。
上記の抵抗素子によれば、抵抗素子層が第１の導電層及び第２の導電層に直接接続されていない。これにより、抵抗素子層の両端子間における容量性負荷をより小さく抑えることが可能となる。
本発明のある態様による抵抗素子は、平面視において、前記第１の導電層と前記抵抗素子層とが重なっている部分の面積と、前記第２の導電層と前記抵抗素子層とが重なっている部分の面積とは、等しいことを特徴とする。
本発明のある態様による抵抗素子は、平面視において、前記第１の導電層と前記抵抗素子層とが重なっている部分の面積と、前記第２の導電層と前記抵抗素子層とが重なっている部分の面積とは、等しいことを特徴とする。
本発明のある態様による抵抗素子は、平面視において、前記第１の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値と、前記第２の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値とは、略等しいことを特徴とする。
上記の抵抗素子によれば、第１の導電層及び第２の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。
上記の抵抗素子によれば、第１の導電層及び第２の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層は、ポリシリコン層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層に、従来と同じ材質を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層は、拡散層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層に、従来と同じ材質を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層は、拡散層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層に、抵抗素子層の周辺との電圧によって抵抗値が変化し易い材質を用いても、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、拡散層又は前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。
本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、拡散層又は前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の下部を覆う場合には、拡散層又は抵抗素子層に用いられたポリシリコン層と材質の異なるポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、ポリシリコン層又は前記抵抗素子層の拡散層と材質の異なる拡散層であることを特徴とする。
本発明のある態様による抵抗素子は、前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、ポリシリコン層又は前記抵抗素子層の拡散層と材質の異なる拡散層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の下部を覆う場合には、ポリシリコン層又は抵抗素子層に用いられた拡散層と材質の異なる拡散層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。
本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の上部を覆う場合には、抵抗素子層に用いられたポリシリコン層と材質の異なるポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、ポリシリコン層であることを特徴とする。
本発明のある態様による抵抗素子は、前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、ポリシリコン層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の上部を覆う場合には、ポリシリコン層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記第１及び第２の導電層は、メタル層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の上部又は下部の少なくとも一方を覆う場合には、メタル層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による抵抗素子は、前記第１及び第２の導電層は、メタル層であることを特徴とする。
上記の抵抗素子によれば、抵抗素子層の上部又は下部の少なくとも一方を覆う場合には、メタル層を用いて、抵抗値の変化を抑えることが可能となる。
本発明のある態様による反転バッファ回路は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位でバイアスされ、前記第２の導電層は前記第２の電極の電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする。
また、本発明のある態様による反転バッファ回路は、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位と一定の電位差をもった電位でバイアスされ、前記第２の導電層は前記第２の電極の電位と一定の電位差をもった電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。
上記の反転バッファ回路によれば、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けないように、第１の導電層及び第２の導電層で、抵抗素子層の下面又は上面の少なくとも一方を覆う。このため、第１の導電層及び第２の導電層によって、抵抗素子層の周辺の半導体基板等の電位と、抵抗素子層の電位との電位差による抵抗値の変化を相殺して抑えることが可能となる。また、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けないようにすることが可能となる。そして、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。
本発明によれば、抵抗素子層の周辺で無駄な電流を発生させないと共に、抵抗素子層に無駄な容量性負荷を付けることなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することを抑えることができる。このため、例えば、歪みが少ないことが要求されるオーディオ用の反転バッファ回路等の電子回路を構成する場合に、本発明に係る抵抗素子を用いることによって、電子回路での信号の歪みを少なくすることができる。
以下、添付図面を参照しながら、本発明の抵抗素子及び反転バッファ回路の実施形態を詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
まず、図１及び図２を参照して、本発明の第１実施形態に係る抵抗素子１０の構成を説明する。図１は、本発明の第１実施形態に係る抵抗素子１０の構成を示す構成図であり、抵抗素子１０を側面方向から見たときの断面図である。
（第１実施形態）
まず、図１及び図２を参照して、本発明の第１実施形態に係る抵抗素子１０の構成を説明する。図１は、本発明の第１実施形態に係る抵抗素子１０の構成を示す構成図であり、抵抗素子１０を側面方向から見たときの断面図である。
図１に示す抵抗素子１０は、第１の電極１１、第２の電極１２、抵抗素子層１３、半導体基板１４、第１の導電層１５、第２の導電層１６、拡散層１７，１８、層間絶縁膜１９を有して構成される。抵抗素子１０は、Ｐ型の半導体基板１４上に、ポリシリコンによる抵抗素子層１３が形成されている。抵抗素子１０の周囲は、ＳｉＯ2等の層間絶縁膜１９が形成されている。抵抗素子層１３は、電流を流すための一組の導体である第１の電極１１及び第２の電極１２を有する。第１の電極１１及び第２の電極１２は、アルミ等のメタルによってできている。
そして、抵抗素子１０は、第１の電極１１の電位によってバイアスされた第１の導電層１５と、第２の電極１２の電位によってバイアスされた第２の導電層１６とで、抵抗素子層１３の下部が略均等または均等に覆われている。第１の導電層１５及び第２の導電層１６は、Ｎ−ＷＬＬとよばれる不純物濃度の薄いＮ型の拡散層である。そして、第１の導電層１５と第２の導電層１６とは、隣接し合うが、互いに離隔している。また、第１の電極１１と第１の導電層１５との接続部分、及び第２の電極１２と第２の導電層１６との接続部分は、Ｎ＋とよばれる不純物濃度の濃いＮ型の拡散層１７，１８を介して接続されている。
次に、図２は、本実施形態に係る抵抗素子１０を上方方向より見た上面図である。なお、図２では、説明上、層間絶縁膜１９を省略している。
図２に示すように、抵抗素子１０は、抵抗素子層１３の周辺の半導体基板１４や、この他にも、抵抗素子層１３の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗素子層１３の抵抗値が変化しないように、抵抗素子層１３の下部が第１の導電層１５及び第２の導電層１６によって、図示するように覆われている。
図２に示すように、抵抗素子１０は、抵抗素子層１３の周辺の半導体基板１４や、この他にも、抵抗素子層１３の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗素子層１３の抵抗値が変化しないように、抵抗素子層１３の下部が第１の導電層１５及び第２の導電層１６によって、図示するように覆われている。
抵抗素子１０においては、第１の導電層１５と第２の導電層１６とで抵抗素子層１３の下部が略均等または均等に覆われている。しかしながら、第１の導電層１５及び第２の導電層１６は、第１の電極１１及び第２の電極１２と接続されているため、第１の導電層１５と第２の導電層１６との境界部は、抵抗素子層１３が導電層で覆われていない部分が存在する。例えば、抵抗素子層１３の長さ（横）方向で見て、好ましくは抵抗素子層１３の全体面積の３０％以上５０％未満ずつ略均等または均等に抵抗素子層１３が覆われていれば良い。
次に、抵抗素子１０が電子回路として使われるとき、第１の電極１１と第２の電極１２との電極間に電流が流れて電圧が発生すると、抵抗素子層１３の電位と、抵抗素子層１３の周辺の半導体基板１４等との電位との電位差によって、抵抗素子１０の抵抗値がどのように変化するのかを、以下に説明する。
第１の電極１１と抵抗素子層１３とが接する位置を位置ａとし、第２の電極１２と抵抗素子層１３とが接する位置を位置ｂとし、位置ａから位置ｂまでの間の距離をＡとする。また、抵抗素子１０の抵抗値をＲとし、抵抗素子の位置ａからの距離をｘとし、距離ｘでの単位長さあたりの抵抗値をｒ（ｘ）とする。すると、抵抗値Ｒは、数１に示すように、単位長さあたりの抵抗値ｒ（ｘ）を位置ａから位置ｂまでの間の距離Ａで積分したものになる。
第１の電極１１と抵抗素子層１３とが接する位置を位置ａとし、第２の電極１２と抵抗素子層１３とが接する位置を位置ｂとし、位置ａから位置ｂまでの間の距離をＡとする。また、抵抗素子１０の抵抗値をＲとし、抵抗素子の位置ａからの距離をｘとし、距離ｘでの単位長さあたりの抵抗値をｒ（ｘ）とする。すると、抵抗値Ｒは、数１に示すように、単位長さあたりの抵抗値ｒ（ｘ）を位置ａから位置ｂまでの間の距離Ａで積分したものになる。
抵抗素子１０は、一定の電圧がある半導体基板１４の上に形成されているので、単位長さあたりの抵抗値ｒ（ｘ）は、位置ａでの抵抗値をｒ0とし、位置ａでの電圧に対する位置ｂでの電圧（抵抗素子の電極間の電圧）をｖとする。さらに、電圧ｖに、周辺との電圧差に対してｋなる係数で抵抗値が変化する要素を付加する。すると、単位長さあたりの抵抗値ｒ（ｘ）は、数２に示すように表すことができる。
上記の数２を数１に代入すると、抵抗値Ｒは数３のようになる。数３の右辺の第１項は、一定値で変化することがない。但し、右辺の第２項は、電圧ｖの影響を受けると変化する。すなわち、抵抗素子１０の抵抗値Ｒは、抵抗素子１０の両端子間の電圧ｖによって変化することを意味する。
これに対して、本実施形態に係る抵抗素子１０では、位置ａから、距離Ａの中点ｏまでの単位長さあたりの抵抗値ｒ（ｘ）は、数４に示すようになる。同時に、中点ｏから位置ｂまでの単位長さあたりの抵抗値ｒ（ｘ）は数５に示すようになる。
そして、数６の右辺の第１項、第２項は、位置ａから中点ｏまでの成分である。また、数６の右辺の第３項、第４項は、中点ｏから位置ｂまでの成分である。数６の右辺の第２項と第４項とは相殺され、数７のようになる。
すなわち、本実施形態に係る抵抗素子１０は、抵抗素子１０の両端子間の電圧ｖによって、抵抗値Ｒは変化しないことを意味する。
そして、抵抗素子１０において、抵抗素子層１３はその周辺の半導体基板１４の電位の影響を受けないように、抵抗素子層１３の下面が第１の導電層１５及び第２の導電層１６によって覆われている。このため、抵抗素子層１３の下部を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等の電位と、抵抗素子層１３の電位との電位差により抵抗値が変化するのを相殺して抑えることができる。よって、抵抗素子１０の抵抗値Ｒは、抵抗素子層１３の周辺の半導体基板１４等との電位によって変わらない。
また、抵抗素子層１３の周辺で無駄な電流を発生させることなく、抵抗素子層１３に無駄な容量性負荷が付くこともない。
そして、抵抗素子１０において、抵抗素子層１３はその周辺の半導体基板１４の電位の影響を受けないように、抵抗素子層１３の下面が第１の導電層１５及び第２の導電層１６によって覆われている。このため、抵抗素子層１３の下部を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等の電位と、抵抗素子層１３の電位との電位差により抵抗値が変化するのを相殺して抑えることができる。よって、抵抗素子１０の抵抗値Ｒは、抵抗素子層１３の周辺の半導体基板１４等との電位によって変わらない。
また、抵抗素子層１３の周辺で無駄な電流を発生させることなく、抵抗素子層１３に無駄な容量性負荷が付くこともない。
（第２実施形態）
続いて、図３を参照して、本発明の第２実施形態に係る抵抗素子２０の構成を説明する。図３は、本発明の第２実施形態に係る抵抗素子２０の構成を示す構成図であり、抵抗素子２０を側面方向から見たときの断面図である。
図３に示す抵抗素子２０は、図１に示す抵抗素子１０と同様に、半導体基板１４上に形成された第１の電極１１と第２の電極１２を有するポリシリコンによる抵抗素子層１３が形成されている。そして、抵抗素子２０は、第１の導電層１５と第２の導電層１６とで、抵抗素子層１３の下部が略均等または均等に覆われている。但し、抵抗素子２０は、抵抗素子層１３の電位と一定の電位差Ｖｄをもった電圧を発生させるためのソースフォロア回路３０を有している。そして、補助電極２１を介して第１の電極１１の電位と一定の電位差Ｖｄをもってバイアスされた第１の導電層１５と、補助電極２２を介して第２の電極１２の電位と一定の電位差Ｖｄもってバイアスされた第２の導電層１６とで、下部が略半分ずつまたは半分ずつ覆われている。
続いて、図３を参照して、本発明の第２実施形態に係る抵抗素子２０の構成を説明する。図３は、本発明の第２実施形態に係る抵抗素子２０の構成を示す構成図であり、抵抗素子２０を側面方向から見たときの断面図である。
図３に示す抵抗素子２０は、図１に示す抵抗素子１０と同様に、半導体基板１４上に形成された第１の電極１１と第２の電極１２を有するポリシリコンによる抵抗素子層１３が形成されている。そして、抵抗素子２０は、第１の導電層１５と第２の導電層１６とで、抵抗素子層１３の下部が略均等または均等に覆われている。但し、抵抗素子２０は、抵抗素子層１３の電位と一定の電位差Ｖｄをもった電圧を発生させるためのソースフォロア回路３０を有している。そして、補助電極２１を介して第１の電極１１の電位と一定の電位差Ｖｄをもってバイアスされた第１の導電層１５と、補助電極２２を介して第２の電極１２の電位と一定の電位差Ｖｄもってバイアスされた第２の導電層１６とで、下部が略半分ずつまたは半分ずつ覆われている。
続いて、図４を参照して、抵抗素子層１３の電位と一定の電位差Ｖｄをもった電圧を発生させるためのソースフォロア回路３０の回路構成を説明する。
図４に示すソースフォロア回路３０は、ＮＭＯＳであるトランジスタ３１，３２、一定電流を出力するための定電流源３３，３４を備えて構成される。トランジスタ３１のゲートには第１の電極１１が接続され、トランジスタ３２のゲートには第２の電極１２が接続される。また、トランジスタ３１と定電流源３３との間のノードには第１の導電層１５が接続され、トランジスタ３２と定電流源３４との間のノードには第２の導電層１６が接続される。
図４に示すソースフォロア回路３０は、ＮＭＯＳであるトランジスタ３１，３２、一定電流を出力するための定電流源３３，３４を備えて構成される。トランジスタ３１のゲートには第１の電極１１が接続され、トランジスタ３２のゲートには第２の電極１２が接続される。また、トランジスタ３１と定電流源３３との間のノードには第１の導電層１５が接続され、トランジスタ３２と定電流源３４との間のノードには第２の導電層１６が接続される。
第２実施形態に係る抵抗素子２０は、上述した第１実施形態に係る抵抗素子１０と同様に、抵抗素子２０の両端子間の電圧ｖによって抵抗値Ｒは変化することがないように構成されている。さらに、抵抗素子２０は、抵抗素子層１３が拡散層１７，１８に直接接続されていない。このため、抵抗素子２０には、抵抗素子１０における容量性負荷を、第１実施形態に係る抵抗素子１０に比べて小さくすることができるという利点がある。
（第３実施形態）
続いて、図５を参照して、本実施形態に係る抵抗素子１０，２０と同じ構成を有する抵抗素子Ｒ１，Ｒ２を用いて構成される一般的な反転バッファ回路４０の構成を説明する。
図５に示す反転バッファ回路４０は、入力端子４１と出力端子４２との間に、本実施形態に係る抵抗素子と同じ構成を有する抵抗素子Ｒ１，Ｒ２が接続される。抵抗素子Ｒ１，Ｒ２には、抵抗素子１０と同じ構成の抵抗素子を用いても良いし、抵抗素子２０と同じ構成の抵抗素子を用いても良い。
続いて、図５を参照して、本実施形態に係る抵抗素子１０，２０と同じ構成を有する抵抗素子Ｒ１，Ｒ２を用いて構成される一般的な反転バッファ回路４０の構成を説明する。
図５に示す反転バッファ回路４０は、入力端子４１と出力端子４２との間に、本実施形態に係る抵抗素子と同じ構成を有する抵抗素子Ｒ１，Ｒ２が接続される。抵抗素子Ｒ１，Ｒ２には、抵抗素子１０と同じ構成の抵抗素子を用いても良いし、抵抗素子２０と同じ構成の抵抗素子を用いても良い。
オペアンプ４３の反転入力端子は、抵抗素子Ｒ１と抵抗素子Ｒ２との間のノードに接続される。オペアンプ４３の出力端子は、抵抗素子Ｒ２と出力端子４２との間のノードに接続される。抵抗素子Ｒ２がオペアンプ４３の入出力間に接続されることで、出力端子４２から出力される信号をフィードバックすることができるようになっている。このような反転バッファ回路４０は、例えば、アナログセンサとＡ／Ｄコンバータとの間に接続されて、Ａ／Ｄ変換の際に入力信号の振幅を調整するために用いられる。
この反転バッファ回路４０における入出力のゲインはＲ２／Ｒ１と表されるが、抵抗素子Ｒ１，Ｒ２はその周囲の半導体基板等との電位によって抵抗値が変わる。入力信号が高い電圧の場合と低い電圧の場合とでゲインが変わり、出力信号に歪みが発生する。しかしながら、反転バッファ回路４０は、本実施形態に係る抵抗素子１０，２０と同じ構成を有する抵抗素子Ｒ１，Ｒ２を用いて構成されているので、抵抗素子Ｒ１，Ｒ２はその周囲の半導体基板等との電位によって抵抗値が変わらない。よって、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。
（変形例）
なお、上述した本実施形態に係る抵抗素子は、抵抗値が変化しないように構成されているので、抵抗素子の周辺との電圧によって抵抗値が変化し易い材質も用いることができる。例えば、ポリシリコンに限らず、拡散層を用いることもできる。また、抵抗素子層１３の上部に電源線や信号線等がある場合には、抵抗素子層１３の下部を導電層で覆うのではなく、抵抗素子層１３の上部を導電層で覆うことも可能である。さらには、抵抗素子層１３の上部と下部との両方を覆うことも可能である。なお、抵抗素子層１３の下部を覆う導電層には、拡散層、ポリシリコン層、メタル層や、抵抗素子層１３とは材質の異なる拡散層、ポリシリコン層等を用いるが可能である。また、抵抗素子層１３の上部を覆う導電層には、ポリシリコン層やメタル層等を用いることが可能である。
なお、上述した本実施形態に係る抵抗素子は、抵抗値が変化しないように構成されているので、抵抗素子の周辺との電圧によって抵抗値が変化し易い材質も用いることができる。例えば、ポリシリコンに限らず、拡散層を用いることもできる。また、抵抗素子層１３の上部に電源線や信号線等がある場合には、抵抗素子層１３の下部を導電層で覆うのではなく、抵抗素子層１３の上部を導電層で覆うことも可能である。さらには、抵抗素子層１３の上部と下部との両方を覆うことも可能である。なお、抵抗素子層１３の下部を覆う導電層には、拡散層、ポリシリコン層、メタル層や、抵抗素子層１３とは材質の異なる拡散層、ポリシリコン層等を用いるが可能である。また、抵抗素子層１３の上部を覆う導電層には、ポリシリコン層やメタル層等を用いることが可能である。
また、抵抗素子層１３を第１の導電層１５及び第２の導電層１６で覆う際にも、様々なパターンで抵抗素子層１３を覆うことができる。例えば、図６に示す抵抗素子５０及び図７に示す抵抗素子６０のように、第１の導電層１５と第２の導電層１６とで抵抗素子層１３の下部を略均等または均等に覆うことも可能である。なお、図６及び図７では、説明上、層間絶縁膜１９を省略している。図２に示した覆い方と異なるが、抵抗素子層１３の下部を覆う第１の導電層１５及び第２の導電層１６によって、抵抗素子層１３の周辺の半導体基板１４等との電圧差による抵抗値の変化を相殺することができれば、上述した抵抗素子層１３の周辺の半導体基板１４等との電位によって抵抗値が変化しないという特性を得ることができる。
抵抗値が変化するのを抑えた抵抗素子として、例えば、歪みが少ないことが要求されるオーディオ機器の反転バッファ回路等の電子回路に用いることができる。
１０，２０，５０，６０ 抵抗素子
１１ 第１の電極
１２ 第２の電極
１３ 抵抗素子層
１４ 半導体基板
１５ 第１の導電層
１６ 第２の導電層
１７，１８ 拡散層
１９ 層間絶縁膜
３０ ソースフォロア回路
４０ 反転バッファ回路
１１ 第１の電極
１２ 第２の電極
１３ 抵抗素子層
１４ 半導体基板
１５ 第１の導電層
１６ 第２の導電層
１７，１８ 拡散層
１９ 層間絶縁膜
３０ ソースフォロア回路
４０ 反転バッファ回路
Claims (13)
- 半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、
前記第１の導電層は前記第１の電極の電位でバイアスされ、前記第２の導電層は前記第２の電極の電位でバイアスされていることを特徴とする抵抗素子。 - 半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、
前記第１の導電層は前記第１の電極の電位と一定の電位差をもった電位でバイアスされ、前記第２の導電層は前記第２の電極の電位と一定の電位差をもった電位でバイアスされていることを特徴とする抵抗素子。 - 平面視において、前記第１の導電層と前記抵抗素子層とが重なっている部分の面積と、前記第２の導電層と前記抵抗素子層とが重なっている部分の面積とは、略等しいことを特徴とする請求項１又は２に記載の抵抗素子。
- 平面視において、前記第１の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値と、前記第２の導電層と前記抵抗素子層とが重なっている部分の前記抵抗素子層の抵抗値とは、略等しいことを特徴とする請求項１又は２に記載の抵抗素子。
- 前記抵抗素子層は、ポリシリコン層であることを特徴とする請求項１又は２に記載の抵抗素子。
- 前記抵抗素子層は、拡散層であることを特徴とする請求項１又は２に記載の抵抗素子。
- 前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、拡散層又は前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする請求項５に記載の抵抗素子。
- 前記抵抗素子層の下部を覆う前記第１及び第２の導電層は、ポリシリコン層又は前記抵抗素子層の拡散層と材質の異なる拡散層であることを特徴とする請求項６に記載の抵抗素子。
- 前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、前記抵抗素子層のポリシリコン層と材質の異なるポリシリコン層であることを特徴とする請求項５に記載の抵抗素子。
- 前記抵抗素子層の上部を覆う前記第１及び第２の導電層は、ポリシリコン層であることを特徴とする請求項６に記載の抵抗素子。
- 前記第１及び第２の導電層は、メタル層であることを特徴とする請求項１又は２に記載の抵抗素子。
- 半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位でバイアスされ、前記第２の導電層は前記第２の電極の電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。
- 半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、前記抵抗素子の他方の端部に導通する第２の電極と、前記抵抗素子層の下部又は上部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、前記第１の導電層は前記第１の電極の電位と一定の電位差をもった電位でバイアスされ、前記第２の導電層は前記第２の電極の電位と一定の電位差をもった電位でバイアスされている抵抗素子、を入力抵抗素子及び帰還抵抗素子として夫々有することを特徴とする反転バッファ回路。
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