JP2020181885A - 半導体装置 - Google Patents
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Abstract
Description
図1は、本実施の形態の半導体装置10Aの一例を示す模式図である。
本実施の形態では、ウェル層18が、3つのウェル領域から構成される形態を説明する。
なお、上記実施の形態では、半導体装置10(半導体装置10A、半導体装置10B)が、半導体基板16、ウェル層18、絶縁層20、およびポリシリコン抵抗層22をこの順に積層した積層体である形態を説明した。
上記実施の形態および変形例の半導体装置10(半導体装置10A、半導体装置10B、および半導体装置10C)は、増幅回路、可変抵抗器などに適用可能である。
12、12A、12B、12C 半導体素子
14、14A、14B、14C、14D 電圧印加部
16 半導体基板
18 ウェル層
18A、18A1、18A2 第1ウェル領域
18B 第2ウェル領域
20 絶縁層
22 ポリシリコン抵抗層
22A、22A1、22A2 端部領域
22B 中央領域
Claims (7)
- 半導体基板の第1面に沿って設けられ、互いに導電型の異なる第1ウェル領域と第2ウェル領域とが交互に配列されてなるウェル層と、
前記ウェル層上に積層された絶縁層と、
前記絶縁層上に積層されたポリシリコン抵抗層と、
前記第1ウェル領域および前記第2ウェル領域に互いに異なる極性のバイアス電圧を印加する電圧印加部と、
を備える半導体装置。 - 前記電圧印加部は、
前記第1ウェル領域が第1閾値を超える電位となり、前記第2ウェル領域が前記第1閾値未満の電位となるように、前記第1ウェル領域および前記第2ウェル領域に前記バイアス電圧を印加する、
請求項1に記載の半導体装置。 - 前記第1閾値は、前記ポリシリコン抵抗層の電位である、
請求項2に記載の半導体装置。 - 前記ウェル層は、
1つの前記第1ウェル領域と1つの前記第2ウェル領域とが積層方向に交差する第1方向に沿って配列されてなり、
前記第1ウェル領域および前記第2ウェル領域の各々に対して前記積層方向に重なる位置に、前記ポリシリコン抵抗層における中央領域より不純物濃度の高い端部領域が配置されてなる、
請求項1〜請求項3の何れか1項に記載の半導体装置。 - 前記電圧印加部は、
前記ポリシリコン抵抗層の前記第1方向の一端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第1ウェル領域とに同じ極性の前記バイアス電圧を印加し、
前記ポリシリコン抵抗層の前記第1方向の他端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第2ウェル領域とに同じ極性の前記バイアス電圧を印加する、
請求項4に記載の半導体装置。 - 前記ウェル層は、
積層方向に交差する第1方向に沿って配列された2つの前記第1ウェル領域の間に前記第2ウェル領域が配置されてなり、
2つの前記第1ウェル領域の各々に対して積層方向に重なる位置の各々に、前記ポリシリコン抵抗層における中央領域より不純物濃度の高い端部領域が配置されてなる、
請求項1〜請求項3の何れか1項に記載の半導体装置。 - 前記電圧印加部は、
前記ポリシリコン抵抗層の前記第1方向の一端部の端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第1ウェル領域とに同極性の前記バイアス電圧を印加し、
前記ポリシリコン抵抗層の前記第1方向の他端部の前記端部領域と、該端部領域に対して前記積層方向に重なる位置に配置された前記第1ウェル領域に前記一端部の前記端部領域と同極性の前記バイアス電圧を印加し、
前記第2ウェル領域に前記一端部の前記端部領域と異なる極性の前記バイアス電圧を印加する、
請求項6に記載の半導体装置。
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