JP2003282725A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003282725A JP2003282725A JP2002088330A JP2002088330A JP2003282725A JP 2003282725 A JP2003282725 A JP 2003282725A JP 2002088330 A JP2002088330 A JP 2002088330A JP 2002088330 A JP2002088330 A JP 2002088330A JP 2003282725 A JP2003282725 A JP 2003282725A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- polysilicon resistor
- layer
- epitaxial layer
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】印加電圧と半導体基板１との電位差によって生
じたポリシリコン抵抗７の電圧依存性による抵抗値の変
動を抑制する。 【解決手段】半導体基板１上に形成したエピタキシャル
層２と、エピタキシャル層２内部に形成した埋込層３
と、当該埋込層３と同程度の深さを有し、埋込層３と離
間して形成した環状の素子分離領域４と、エピタキシャ
ル層２の表面から環状の素子分離領域内に形成したＮ＋
型層５とを有し、その表面に、ＬＯＣＯＳ酸化膜６、ポ
リシリコン抵抗７、層間絶縁膜８を順次形成し、ポリシ
リコン抵抗７の層間絶縁膜８に３箇所電極を形成する。
Ｎ＋型層５の上方には電極Ｇを形成する。３電極Ｄ、
Ｅ、Ｆは、電極Ｆを電極Ｄ，Ｅから等距離となるよう
に、ポリシリコン抵抗７の略中央位置に配置する。電極
Ｆと電極Ｇとは配線９によって、同電位を維持する。
じたポリシリコン抵抗７の電圧依存性による抵抗値の変
動を抑制する。 【解決手段】半導体基板１上に形成したエピタキシャル
層２と、エピタキシャル層２内部に形成した埋込層３
と、当該埋込層３と同程度の深さを有し、埋込層３と離
間して形成した環状の素子分離領域４と、エピタキシャ
ル層２の表面から環状の素子分離領域内に形成したＮ＋
型層５とを有し、その表面に、ＬＯＣＯＳ酸化膜６、ポ
リシリコン抵抗７、層間絶縁膜８を順次形成し、ポリシ
リコン抵抗７の層間絶縁膜８に３箇所電極を形成する。
Ｎ＋型層５の上方には電極Ｇを形成する。３電極Ｄ、
Ｅ、Ｆは、電極Ｆを電極Ｄ，Ｅから等距離となるよう
に、ポリシリコン抵抗７の略中央位置に配置する。電極
Ｆと電極Ｇとは配線９によって、同電位を維持する。
Description
【０００１】
【発明の属する技術分野】本発明はポリシリコン抵抗を
有する半導体装置、特に大入力信号が入力された際の歪
率低減を目的とし、ポリシリコン抵抗の抵抗値を安定さ
せる技術に関する。
有する半導体装置、特に大入力信号が入力された際の歪
率低減を目的とし、ポリシリコン抵抗の抵抗値を安定さ
せる技術に関する。
【０００２】
【従来の技術】本発明者がスイッチドキャパシタフィル
タ（ＳＣＦ）を作製した際、その歪率が０．０１％程度
となり、悪化した数値結果が得られた。この歪率の向上
を目指し、スイッチドキャパシタフィルタ（ＳＣＦ）に
内蔵されたポリシリコン抵抗を外付けの抵抗に変更して
歪率を評価した場合、０．００３％程度まで向上が見ら
れた。この結果より、歪率悪化の１つの要因として、内
蔵されたポリシリコン抵抗が影響していることが推測さ
れる。
タ（ＳＣＦ）を作製した際、その歪率が０．０１％程度
となり、悪化した数値結果が得られた。この歪率の向上
を目指し、スイッチドキャパシタフィルタ（ＳＣＦ）に
内蔵されたポリシリコン抵抗を外付けの抵抗に変更して
歪率を評価した場合、０．００３％程度まで向上が見ら
れた。この結果より、歪率悪化の１つの要因として、内
蔵されたポリシリコン抵抗が影響していることが推測さ
れる。
【０００３】これまで抵抗素子としては、拡散によって
形成された拡散抵抗が用いられてきた。しかしながら、
拡散抵抗はその電圧依存性によって空乏層の広がり方が
不均一となり、抵抗値が安定しないという欠点を有して
いた。その結果、歪率が悪化した。
形成された拡散抵抗が用いられてきた。しかしながら、
拡散抵抗はその電圧依存性によって空乏層の広がり方が
不均一となり、抵抗値が安定しないという欠点を有して
いた。その結果、歪率が悪化した。
【０００４】従って、これら拡散抵抗の代替物として、
空乏層が生じないポリシリコン抵抗が抵抗素子として広
く用いられることとなった。
空乏層が生じないポリシリコン抵抗が抵抗素子として広
く用いられることとなった。
【０００５】しかし、上述したように、ポリシリコン抵
抗であっても歪率が悪化することがあり、本発明はポリ
シリコン抵抗と電圧依存性との関係を明らかにし、電圧
依存性が影響しない、内蔵型のポリシリコン抵抗を実現
するものである。
抗であっても歪率が悪化することがあり、本発明はポリ
シリコン抵抗と電圧依存性との関係を明らかにし、電圧
依存性が影響しない、内蔵型のポリシリコン抵抗を実現
するものである。
【０００６】ポリシリコン抵抗はポリシリコン材ででき
た抵抗素子であり、主に半導体基板上に形成されたＬＯ
ＣＯＳ酸化膜の表面上に形成される。このポリシリコン
抵抗には電気的に導通する２箇所の電極が形成される。
そして、一方の電極に高電位を、他方の電極に低電位を
印加することで、ポリシリコン抵抗に電流を流し、抵抗
素子としての機能を果たすものである。
た抵抗素子であり、主に半導体基板上に形成されたＬＯ
ＣＯＳ酸化膜の表面上に形成される。このポリシリコン
抵抗には電気的に導通する２箇所の電極が形成される。
そして、一方の電極に高電位を、他方の電極に低電位を
印加することで、ポリシリコン抵抗に電流を流し、抵抗
素子としての機能を果たすものである。
【０００７】図５は従来のポリシリコン抵抗を有する抵
抗素子の断面図である。
抗素子の断面図である。
【０００８】このポリシリコン抵抗はバイポーラトラン
ジスタと同一基板に形成されたものを示している。
ジスタと同一基板に形成されたものを示している。
【０００９】ＧＮＤ（グランド）に接地されたＰ型の半
導体基板１０１上に、エピタキシャル成長法などによっ
て低濃度のＮ-型のエピタキシャル層１０２が形成さ
れ、半導体基板１０１とエピタキシャル層１０２との境
界面には、Ｐ＋型の埋込層１０３が形成されている。エ
ピタキシャル層１０２の表面から埋込層１０３の上方に
隣接するようにＰ＋型のウェル領域１０４が形成されて
いる。また、ＬＯＣＯＳ酸化膜１０５はエピタキシャル
層１０２及びウェル領域１０４の表面上に形成されたシ
リコン酸化膜である。ポリシリコン抵抗１０６は、ＬＯ
ＣＯＳ酸化膜１０５を介してウェル領域１０４の上方に
形成された抵抗素子である。層間絶縁膜１０７は、ＬＯ
ＣＯＳ酸化膜１０５及びポリシリコン抵抗１０６の表面
上を被覆するシリコン酸化膜である。電極Ｈ，Ｉはポリ
シリコン抵抗１０６の表面上の所望位置に開孔し、アル
ミニウム等により形成した各電極である。
導体基板１０１上に、エピタキシャル成長法などによっ
て低濃度のＮ-型のエピタキシャル層１０２が形成さ
れ、半導体基板１０１とエピタキシャル層１０２との境
界面には、Ｐ＋型の埋込層１０３が形成されている。エ
ピタキシャル層１０２の表面から埋込層１０３の上方に
隣接するようにＰ＋型のウェル領域１０４が形成されて
いる。また、ＬＯＣＯＳ酸化膜１０５はエピタキシャル
層１０２及びウェル領域１０４の表面上に形成されたシ
リコン酸化膜である。ポリシリコン抵抗１０６は、ＬＯ
ＣＯＳ酸化膜１０５を介してウェル領域１０４の上方に
形成された抵抗素子である。層間絶縁膜１０７は、ＬＯ
ＣＯＳ酸化膜１０５及びポリシリコン抵抗１０６の表面
上を被覆するシリコン酸化膜である。電極Ｈ，Ｉはポリ
シリコン抵抗１０６の表面上の所望位置に開孔し、アル
ミニウム等により形成した各電極である。
【００１０】
【発明が解決しようとする課題】例えば、図５において
電極Ｈに高電位を、電極Ｉに低電位を印加した場合を想
定する。このとき、電極Ｈから電極Ｉに向けてポリシリ
コン抵抗１０６には電流が流れる。
電極Ｈに高電位を、電極Ｉに低電位を印加した場合を想
定する。このとき、電極Ｈから電極Ｉに向けてポリシリ
コン抵抗１０６には電流が流れる。
【００１１】しかし、高電位を印加した電極Ｈ側におい
ては、ＧＮＤに接続された半導体基板１０１とポリシリ
コン抵抗１０６とは、埋込層１０３、ウェル領域１０
４、ＬＯＣＯＳ酸化膜１０５を介して接続されているた
め、電極Ｈ・Ｉ間にかけた電圧（例えば３Ｖ印加）と半
導体基板１０１（０Ｖ）との間に電位差（約３Ｖ）が生
じる。当該電位差（約３Ｖ）により、図５に示すような
＋の電荷（正電荷）が、ポリシリコン抵抗１０６のうち
ＬＯＣＯＳ酸化膜１０５と接する付近（半導体基板１０
１側）で生じ、ポリシリコン抵抗１０６の内部では電荷
の偏りが存在する。これはポリシリコン抵抗１０６の電
圧依存性が起きてポリシリコン抵抗１０６の表面電位の
変化を招くことが原因であると推測される。
ては、ＧＮＤに接続された半導体基板１０１とポリシリ
コン抵抗１０６とは、埋込層１０３、ウェル領域１０
４、ＬＯＣＯＳ酸化膜１０５を介して接続されているた
め、電極Ｈ・Ｉ間にかけた電圧（例えば３Ｖ印加）と半
導体基板１０１（０Ｖ）との間に電位差（約３Ｖ）が生
じる。当該電位差（約３Ｖ）により、図５に示すような
＋の電荷（正電荷）が、ポリシリコン抵抗１０６のうち
ＬＯＣＯＳ酸化膜１０５と接する付近（半導体基板１０
１側）で生じ、ポリシリコン抵抗１０６の内部では電荷
の偏りが存在する。これはポリシリコン抵抗１０６の電
圧依存性が起きてポリシリコン抵抗１０６の表面電位の
変化を招くことが原因であると推測される。
【００１２】この結果、ポリシリコン抵抗１０６の表面
電位が不安定となり、ポリシリコン抵抗１０６の抵抗値
自体が安定しなくなる。
電位が不安定となり、ポリシリコン抵抗１０６の抵抗値
自体が安定しなくなる。
【００１３】本発明は上記欠点に鑑みなされたものであ
り、抵抗値が安定したポリシリコン抵抗１０６を提供
し、歪率の向上を目的とするものである。
り、抵抗値が安定したポリシリコン抵抗１０６を提供
し、歪率の向上を目的とするものである。
【００１４】
【課題を解決するための手段】そこで、請求項１に記載
の半導体装置は、半導体基板と、前記半導体基板上に形
成されたエピタキシャル層と、前記エピタキシャル層の
表面から形成された環状の素子分離領域と、前記エピタ
キシャル層、前記素子分離領域の表面に形成された酸化
膜と、前記酸化膜上に形成されたポリシリコン抵抗と、
前記酸化膜、前記ポリシリコン抵抗の表面に形成された
層間絶縁膜と、前記ポリシリコン抵抗の表面の前記層間
絶縁膜の所望位置に形成された第１の電極、第２の電極
と、を有する半導体装置において、前記素子分離領域の
環状の内部に不純物層を形成し、前記第１の電極と前記
不純物層とを電気的に導通することを特徴とする半導体
装置を提供する。
の半導体装置は、半導体基板と、前記半導体基板上に形
成されたエピタキシャル層と、前記エピタキシャル層の
表面から形成された環状の素子分離領域と、前記エピタ
キシャル層、前記素子分離領域の表面に形成された酸化
膜と、前記酸化膜上に形成されたポリシリコン抵抗と、
前記酸化膜、前記ポリシリコン抵抗の表面に形成された
層間絶縁膜と、前記ポリシリコン抵抗の表面の前記層間
絶縁膜の所望位置に形成された第１の電極、第２の電極
と、を有する半導体装置において、前記素子分離領域の
環状の内部に不純物層を形成し、前記第１の電極と前記
不純物層とを電気的に導通することを特徴とする半導体
装置を提供する。
【００１５】また、請求項２に記載の半導体装置は、前
記第１の電極に高電位を、前記第２の電極に低電位を印
加したことを特徴とする請求項１記載の半導体装置を提
供する。
記第１の電極に高電位を、前記第２の電極に低電位を印
加したことを特徴とする請求項１記載の半導体装置を提
供する。
【００１６】また、請求項３に記載の半導体装置は、前
記第１の電極に低電位を、前記第２の電極に高電位を印
加したことを特徴とする請求項１記載の半導体装置を提
供する。
記第１の電極に低電位を、前記第２の電極に高電位を印
加したことを特徴とする請求項１記載の半導体装置を提
供する。
【００１７】また、請求項４に記載の半導体装置は、半
導体基板と、前記半導体基板上に形成されたエピタキシ
ャル層と、前記エピタキシャル層の表面から形成された
環状の素子分離領域と、前記エピタキシャル層、前記素
子分離領域の表面に形成された酸化膜と、前記酸化膜上
に形成されたポリシリコン抵抗と、前記酸化膜、前記ポ
リシリコン抵抗の表面に形成された層間絶縁膜と、前記
ポリシリコン抵抗の表面の前記層間絶縁膜の所望位置に
形成された第１の電極、第２の電極と、を有する半導体
装置において、前記素子分離領域の環状の内部に不純物
層を形成し、前記第１の電極と第２の電極との間の略中
間位置に第３の電極を形成し、前記第３の電極と前記不
純物層とを電気的に導通することを特徴とする半導体装
置を提供する。
導体基板と、前記半導体基板上に形成されたエピタキシ
ャル層と、前記エピタキシャル層の表面から形成された
環状の素子分離領域と、前記エピタキシャル層、前記素
子分離領域の表面に形成された酸化膜と、前記酸化膜上
に形成されたポリシリコン抵抗と、前記酸化膜、前記ポ
リシリコン抵抗の表面に形成された層間絶縁膜と、前記
ポリシリコン抵抗の表面の前記層間絶縁膜の所望位置に
形成された第１の電極、第２の電極と、を有する半導体
装置において、前記素子分離領域の環状の内部に不純物
層を形成し、前記第１の電極と第２の電極との間の略中
間位置に第３の電極を形成し、前記第３の電極と前記不
純物層とを電気的に導通することを特徴とする半導体装
置を提供する。
【００１８】また、請求項５に記載の半導体装置は、前
記ポリシリコン抵抗と同一の前記半導体基板上に、他の
素子として、バイポーラトランジスタ、ＭＯＳトランジ
スタ、ダイオードを形成することを特徴とする請求項１
乃至４のいずれかに記載の半導体装置を提供する。
記ポリシリコン抵抗と同一の前記半導体基板上に、他の
素子として、バイポーラトランジスタ、ＭＯＳトランジ
スタ、ダイオードを形成することを特徴とする請求項１
乃至４のいずれかに記載の半導体装置を提供する。
【００１９】また、請求項６に記載の半導体装置は、前
記不純物層が、前記バイポーラトランジスタ、前記ＭＯ
Ｓトランジスタ、前記ダイオードのいずれかの素子の拡
散層と同時に形成することを特徴とする請求項１乃至５
のいずれかに記載の半導体装置を提供する。
記不純物層が、前記バイポーラトランジスタ、前記ＭＯ
Ｓトランジスタ、前記ダイオードのいずれかの素子の拡
散層と同時に形成することを特徴とする請求項１乃至５
のいずれかに記載の半導体装置を提供する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態に係る
半導体装置について、図面を参照しながら詳細に説明す
る。
半導体装置について、図面を参照しながら詳細に説明す
る。
【００２１】図１は本発明の第１の実施形態に係る半導
体装置の断面図である。図２は図１の平面図である。
体装置の断面図である。図２は図１の平面図である。
【００２２】本発明では、一例としてバイポーラトラン
ジスタと同一基板内にあるポリシリコン抵抗素子につい
て説明する。
ジスタと同一基板内にあるポリシリコン抵抗素子につい
て説明する。
【００２３】ＧＮＤ（グランド）に接地されたＰ型の半
導体基板１上に、エピタキシャル成長法などによって低
濃度のＮ-型のエピタキシャル層２が形成される。半導
体基板１とエピタキシャル層２の境界面にＰ＋型の埋込
層３が形成される。エピタキシャル層２の表面から埋込
層３と同じ深さとなるように、また埋込層３と離間する
環状の素子分離領域４が形成される。この素子分離領域
４は同一基板内のバイポーラトランジスタを形成する際
のＰ＋型の埋込層やＰ＋型のウェル領域で形成してもよ
く、また別工程のＩＳＯ（アイソレーション）、例えば
ＬＯＣＯＳ酸化法によって形成されたものでもよい。
導体基板１上に、エピタキシャル成長法などによって低
濃度のＮ-型のエピタキシャル層２が形成される。半導
体基板１とエピタキシャル層２の境界面にＰ＋型の埋込
層３が形成される。エピタキシャル層２の表面から埋込
層３と同じ深さとなるように、また埋込層３と離間する
環状の素子分離領域４が形成される。この素子分離領域
４は同一基板内のバイポーラトランジスタを形成する際
のＰ＋型の埋込層やＰ＋型のウェル領域で形成してもよ
く、また別工程のＩＳＯ（アイソレーション）、例えば
ＬＯＣＯＳ酸化法によって形成されたものでもよい。
【００２４】Ｎ＋型層５はエピタキシャル層２の表面か
ら、素子分離領域４が形成する環状内の所望位置に、Ｎ
＋型の不純物をイオン注入し、熱拡散によって形成され
る。例えば、同一基板上の他のバイポーラトランジスタ
のエミッタと同時形成するものでもよい。
ら、素子分離領域４が形成する環状内の所望位置に、Ｎ
＋型の不純物をイオン注入し、熱拡散によって形成され
る。例えば、同一基板上の他のバイポーラトランジスタ
のエミッタと同時形成するものでもよい。
【００２５】ＬＯＣＯＳ酸化膜６は、エピタキシャル層
２、素子分離領域４、Ｎ＋型層５の各表面にＬＯＣＯＳ
酸化法によって形成される。ポリシリコン抵抗７は、Ｎ
＋型層５の真上からやや離間した位置で、素子分離領域
４が形成する環状内のＬＯＣＯＳ酸化膜６上に形成され
る。このポリシリコン抵抗７の抵抗値は、その面積や厚
みによって所望の抵抗値を有するように設定され、抵抗
素子として機能するように施されたものである。
２、素子分離領域４、Ｎ＋型層５の各表面にＬＯＣＯＳ
酸化法によって形成される。ポリシリコン抵抗７は、Ｎ
＋型層５の真上からやや離間した位置で、素子分離領域
４が形成する環状内のＬＯＣＯＳ酸化膜６上に形成され
る。このポリシリコン抵抗７の抵抗値は、その面積や厚
みによって所望の抵抗値を有するように設定され、抵抗
素子として機能するように施されたものである。
【００２６】層間絶縁膜８は、ＬＯＣＯＳ酸化膜６及び
ポリシリコン抵抗７の表面上を被覆するシリコン酸化膜
で形成する。電極Ａ，Ｂはポリシリコン抵抗７上方の層
間絶縁膜８の所望位置に開孔し、スパッタリング等によ
ってアルミニウム等で形成した各電極である。電極Ｃは
Ｎ＋型層５の上方のＬＯＣＯＳ酸化膜６及び層間絶縁膜
８を開孔して形成した電極であり、Ｎ＋型層５と電気的
に導通するように形成する。本実施形態では、電極Ａに
高電位を、電極Ｂに低電位を印加する場合、及び電極Ａ
に低電位を、電極Ｂに高電位を印加する場合の両方を想
定している。
ポリシリコン抵抗７の表面上を被覆するシリコン酸化膜
で形成する。電極Ａ，Ｂはポリシリコン抵抗７上方の層
間絶縁膜８の所望位置に開孔し、スパッタリング等によ
ってアルミニウム等で形成した各電極である。電極Ｃは
Ｎ＋型層５の上方のＬＯＣＯＳ酸化膜６及び層間絶縁膜
８を開孔して形成した電極であり、Ｎ＋型層５と電気的
に導通するように形成する。本実施形態では、電極Ａに
高電位を、電極Ｂに低電位を印加する場合、及び電極Ａ
に低電位を、電極Ｂに高電位を印加する場合の両方を想
定している。
【００２７】このとき、高電位を印加する電極Ａと、Ｎ
＋型層５と直接導通する電極Ｃとは、電気的に導通する
ように配線９を施す。
＋型層５と直接導通する電極Ｃとは、電気的に導通する
ように配線９を施す。
【００２８】本実施形態では、Ｎ＋型層５を電極Ａの外
側に１箇所だけ形成するものを開示したが、電極Ｂの外
側にも形成して、Ｎ＋型層５を２箇所形成する場合も本
発明に含まれる。この場合、電極Ｂの外側のＮ＋型層５
の上方にも別の電極Ｃ´（不図示）を設ける。そして、
電極Ａと電極Ｃとを配線９で接続する、または電極Ｂと
電極Ｃ´とを配線９で接続する。つまり、配線状況や種
々のニーズによってどちらの配線を選択しても良いよう
に汎用性をもたせたものである。
側に１箇所だけ形成するものを開示したが、電極Ｂの外
側にも形成して、Ｎ＋型層５を２箇所形成する場合も本
発明に含まれる。この場合、電極Ｂの外側のＮ＋型層５
の上方にも別の電極Ｃ´（不図示）を設ける。そして、
電極Ａと電極Ｃとを配線９で接続する、または電極Ｂと
電極Ｃ´とを配線９で接続する。つまり、配線状況や種
々のニーズによってどちらの配線を選択しても良いよう
に汎用性をもたせたものである。
【００２９】図２は当該配線９の一例を示した図１の平
面図である。ポリシリコン抵抗７の両端部に電極Ａ、Ｂ
が配置されている。ここで、本発明の第１の実施形態に
係る発明の特徴は、ポリシリコン抵抗７に形成した２箇
所の電極のうち高電位を印加する電極Ａと、素子分離領
域４が形成する環状の領域内に形成したＮ＋型層５と電
気的に導通している電極Ｃとを、配線９を介して接続す
ることである。即ち、これらの構造は電極ＡとＮ＋型層
５とを電気的に接続し、同電位となるようにするための
ものである。
面図である。ポリシリコン抵抗７の両端部に電極Ａ、Ｂ
が配置されている。ここで、本発明の第１の実施形態に
係る発明の特徴は、ポリシリコン抵抗７に形成した２箇
所の電極のうち高電位を印加する電極Ａと、素子分離領
域４が形成する環状の領域内に形成したＮ＋型層５と電
気的に導通している電極Ｃとを、配線９を介して接続す
ることである。即ち、これらの構造は電極ＡとＮ＋型層
５とを電気的に接続し、同電位となるようにするための
ものである。
【００３０】次に本実施形態の作用について説明する。
ポリシリコン抵抗７を通常の抵抗素子として利用する場
合、電極Ａに高電位、電極Ｂに低電位を印加して電流を
流す。従来例と同様にポリシリコン抵抗７のＬＯＣＯＳ
酸化膜６側の表面に生じた正電荷は、電極Ａ、配線９、
電極Ｃ、Ｎ＋型層５を経由して、素子分離領域４が形成
する環状の領域内のエピタキシャル層２に到る。つま
り、配線９によって電極Ａと電極Ｃとを接続し、これら
すべてを同電位に維持することで、ポリシリコン抵抗７
内に生じた正電荷を、ポリシリコン抵抗７内部から除去
でき、その結果ポリシリコン抵抗７の抵抗値が安定す
る。また、エピタキシャル層２内では素子分離領域４が
あるため、他の素子から影響をなんら受けることはな
く、また当該正電荷による他の素子への影響を防止す
る。
ポリシリコン抵抗７を通常の抵抗素子として利用する場
合、電極Ａに高電位、電極Ｂに低電位を印加して電流を
流す。従来例と同様にポリシリコン抵抗７のＬＯＣＯＳ
酸化膜６側の表面に生じた正電荷は、電極Ａ、配線９、
電極Ｃ、Ｎ＋型層５を経由して、素子分離領域４が形成
する環状の領域内のエピタキシャル層２に到る。つま
り、配線９によって電極Ａと電極Ｃとを接続し、これら
すべてを同電位に維持することで、ポリシリコン抵抗７
内に生じた正電荷を、ポリシリコン抵抗７内部から除去
でき、その結果ポリシリコン抵抗７の抵抗値が安定す
る。また、エピタキシャル層２内では素子分離領域４が
あるため、他の素子から影響をなんら受けることはな
く、また当該正電荷による他の素子への影響を防止す
る。
【００３１】次に本発明の第２の実施形態について説明
する（図３，４参照）。本実施形態は、上述した第１の
実施形態を更に改善したものである。第１の実施形態で
は、高電位を印加した電極Ａ直下のポリシリコン抵抗７
の表面電荷のみを除去することに主眼を置いた。この高
電位側だけの対応だけでも、ある程度のポリシリコン抵
抗７の抵抗値安定という効果を望むことは可能ではあ
る。しかし、更なる抵抗値安定という今後のニーズに応
えるためには、低電位側にも生じる電荷を考慮し、厳密
に対応する必要がある。本実施形態は、高電位側と低電
位側の両方のポリシリコン抵抗７の表面に生じた電荷の
除去について対処したものである。
する（図３，４参照）。本実施形態は、上述した第１の
実施形態を更に改善したものである。第１の実施形態で
は、高電位を印加した電極Ａ直下のポリシリコン抵抗７
の表面電荷のみを除去することに主眼を置いた。この高
電位側だけの対応だけでも、ある程度のポリシリコン抵
抗７の抵抗値安定という効果を望むことは可能ではあ
る。しかし、更なる抵抗値安定という今後のニーズに応
えるためには、低電位側にも生じる電荷を考慮し、厳密
に対応する必要がある。本実施形態は、高電位側と低電
位側の両方のポリシリコン抵抗７の表面に生じた電荷の
除去について対処したものである。
【００３２】図３は本発明の第２の実施形態に係る発明
を示す断面図であり、図４はその平面図である。図３、
４において、図１，２と同一の構成要素には同一の符号
を付し、その説明は省略する。
を示す断面図であり、図４はその平面図である。図３、
４において、図１，２と同一の構成要素には同一の符号
を付し、その説明は省略する。
【００３３】図３では本実施形態の構成において、第１
の実施形態と相違する点はポリシリコン抵抗７の上方に
形成した電極が、３箇所有るところである。３箇所の各
電極を電極Ｄ，Ｅ，Ｆとし、電極Ｄ、Ｅは第１の実施形
態の電極Ａ，Ｂと同様にポリシリコン抵抗７の両端付近
に配置する。電極Ｆは電極Ｄと電極Ｅの中間位置となる
ように配置する。そして、電極Ｇは第１の実施形態と同
様にＮ＋型層５の上方にあり、Ｎ＋型層５と電気的に導
通するように施す。ここで、本実施形態の特徴は、電極
Ｆをポリシリコン抵抗７の略中央（中間）位置に配置
し、電極Ｆと電極Ｇとを配線９を介して接続させること
である（図４参照）。同図では、ポリシリコン抵抗７の
両端付近に電極Ｄ、Ｅが配置し、両電極Ｄ，Ｅの最外の
端部から等距離ｄの位置に電極Ｆの両端部を配置した。
これにより、電極Ｆはポリシリコン抵抗７の略中央に配
置することとなる。
の実施形態と相違する点はポリシリコン抵抗７の上方に
形成した電極が、３箇所有るところである。３箇所の各
電極を電極Ｄ，Ｅ，Ｆとし、電極Ｄ、Ｅは第１の実施形
態の電極Ａ，Ｂと同様にポリシリコン抵抗７の両端付近
に配置する。電極Ｆは電極Ｄと電極Ｅの中間位置となる
ように配置する。そして、電極Ｇは第１の実施形態と同
様にＮ＋型層５の上方にあり、Ｎ＋型層５と電気的に導
通するように施す。ここで、本実施形態の特徴は、電極
Ｆをポリシリコン抵抗７の略中央（中間）位置に配置
し、電極Ｆと電極Ｇとを配線９を介して接続させること
である（図４参照）。同図では、ポリシリコン抵抗７の
両端付近に電極Ｄ、Ｅが配置し、両電極Ｄ，Ｅの最外の
端部から等距離ｄの位置に電極Ｆの両端部を配置した。
これにより、電極Ｆはポリシリコン抵抗７の略中央に配
置することとなる。
【００３４】次に本実施形態の作用について述べる。電
極Ｄには高電位を、電極Ｅには低電位を印加すると、図
３中に見られるような＋・−の電荷が生じる。ポリシリ
コン抵抗７の端部に生じた表面の電荷（電極Ｇの高電位
側には正電荷、電極Ｅの低電位側には負電荷）に対し
て、電極Ｆはポリシリコン抵抗７の略中央（中間）位置
にコンタクトをとるように配置し、且つ電極Ｆはエピタ
キシャル層２内のＮ＋型層５と導通しているため、ポリ
シリコン抵抗７とエピタキシャル層２との電位差による
影響を打ち消す（キャンセルする）ことができる。この
結果、ポリシリコン抵抗７の電圧依存性を完全になくす
ことができ、抵抗値が安定する。
極Ｄには高電位を、電極Ｅには低電位を印加すると、図
３中に見られるような＋・−の電荷が生じる。ポリシリ
コン抵抗７の端部に生じた表面の電荷（電極Ｇの高電位
側には正電荷、電極Ｅの低電位側には負電荷）に対し
て、電極Ｆはポリシリコン抵抗７の略中央（中間）位置
にコンタクトをとるように配置し、且つ電極Ｆはエピタ
キシャル層２内のＮ＋型層５と導通しているため、ポリ
シリコン抵抗７とエピタキシャル層２との電位差による
影響を打ち消す（キャンセルする）ことができる。この
結果、ポリシリコン抵抗７の電圧依存性を完全になくす
ことができ、抵抗値が安定する。
【００３５】また、本発明の各実施形態ではＮ＋型層５
は、同一半導体基板１内の他のトランジスタ等を形成す
る際に同時に形成したものであるため、Ｎ＋型層５を形
成する工程を、マスク変更のみで実現可能である。した
がって、別段に定める工程を必要としない。
は、同一半導体基板１内の他のトランジスタ等を形成す
る際に同時に形成したものであるため、Ｎ＋型層５を形
成する工程を、マスク変更のみで実現可能である。した
がって、別段に定める工程を必要としない。
【００３６】尚、上述した内容には、一例として同一基
板内にバイポーラトランジスタを形成する場合について
開示したものであるが、ＭＯＳトランジスタやダイオー
ド等についても本発明は適用するものである。
板内にバイポーラトランジスタを形成する場合について
開示したものであるが、ＭＯＳトランジスタやダイオー
ド等についても本発明は適用するものである。
【００３７】
【発明の効果】以上より、本発明では、ポリシリコン抵
抗の表面に半導体基板との電位差により生じた電荷を除
去するために、第１の実施形態では高電位側だけを半導
体基板と同電位に維持することで実現する。また、第２
の実施形態では高電位側と低電位側の略中央に電極Ｆを
形成して、電極Ｆの電位を半導体基板と同電位に維持す
ることで、ポリシリコン抵抗７の両端の電極Ｄ，Ｅ直下
のポリシリコン抵抗の内部に生じる正又は負の電荷を互
いにキャンセルし、ポリシリコン抵抗の電圧依存性を低
減または、完全になくすものである。
抗の表面に半導体基板との電位差により生じた電荷を除
去するために、第１の実施形態では高電位側だけを半導
体基板と同電位に維持することで実現する。また、第２
の実施形態では高電位側と低電位側の略中央に電極Ｆを
形成して、電極Ｆの電位を半導体基板と同電位に維持す
ることで、ポリシリコン抵抗７の両端の電極Ｄ，Ｅ直下
のポリシリコン抵抗の内部に生じる正又は負の電荷を互
いにキャンセルし、ポリシリコン抵抗の電圧依存性を低
減または、完全になくすものである。
【図１】本発明の第１の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示
す平面図である。
す平面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示
す平面図である。
す平面図である。
【図５】従来の半導体装置を示す断面図である。
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたエピタキシャル層と、 前記エピタキシャル層の表面から形成された環状の素子
分離領域と、 前記エピタキシャル層、前記素子分離領域の表面に形成
された酸化膜と、 前記酸化膜上に形成されたポリシリコン抵抗と、 前記ポリシリコン抵抗の表面の所望位置に形成された第
１の電極、第２の電極と、 を有する半導体装置において、 前記素子分離領域の環状の内部に不純物層を形成し、 前記第１の電極と前記不純物層とを電気的に導通するこ
とを特徴とする半導体装置。 - 【請求項２】前記第１の電極に高電位を、前記第２の電
極に低電位を印加したことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記第１の電極に低電位を、前記第２の電
極に高電位を印加したことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板上に形成されたエピタキシャル層と、 前記エピタキシャル層の表面から形成された環状の素子
分離領域と、 前記エピタキシャル層、前記素子分離領域の表面に形成
された酸化膜と、 前記酸化膜上に形成されたポリシリコン抵抗と、 前記ポリシリコン抵抗の所望位置に形成された第１の電
極、第２の電極と、を有する半導体装置において、 前記素子分離領域の環状の内部に不純物層を形成し、 前記第１の電極と第２の電極との間の略中間位置に第３
の電極を形成し、 前記第３の電極と前記不純物層とを電気的に導通するこ
とを特徴とする半導体装置。 - 【請求項５】 前記ポリシリコン抵抗と同一の前記半導
体基板上に、他の素子として、バイポーラトランジス
タ、ＭＯＳトランジスタ、ダイオードを形成することを
特徴とする請求項１乃至４のいずれかに記載の半導体装
置。 - 【請求項６】 前記不純物層が、前記バイポーラトラン
ジスタ、前記ＭＯＳトランジスタ、前記ダイオードのい
ずれかの素子の拡散層と同時に形成することを特徴とす
る請求項１乃至５のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088330A JP4383016B2 (ja) | 2002-03-27 | 2002-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088330A JP4383016B2 (ja) | 2002-03-27 | 2002-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282725A true JP2003282725A (ja) | 2003-10-03 |
| JP4383016B2 JP4383016B2 (ja) | 2009-12-16 |
Family
ID=29234224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002088330A Expired - Fee Related JP4383016B2 (ja) | 2002-03-27 | 2002-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4383016B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| US8723294B2 (en) | 2010-10-20 | 2014-05-13 | Asahi Kasei Microdevices Corporation | Resistance element and inverting buffer circuit |
| JP2015115352A (ja) * | 2013-12-09 | 2015-06-22 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| JP2017163013A (ja) * | 2016-03-10 | 2017-09-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP2020181885A (ja) * | 2019-04-25 | 2020-11-05 | 新日本無線株式会社 | 半導体装置 |
-
2002
- 2002-03-27 JP JP2002088330A patent/JP4383016B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| US8723294B2 (en) | 2010-10-20 | 2014-05-13 | Asahi Kasei Microdevices Corporation | Resistance element and inverting buffer circuit |
| JP2015115352A (ja) * | 2013-12-09 | 2015-06-22 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| JP2017163013A (ja) * | 2016-03-10 | 2017-09-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP2020181885A (ja) * | 2019-04-25 | 2020-11-05 | 新日本無線株式会社 | 半導体装置 |
| JP7300306B2 (ja) | 2019-04-25 | 2023-06-29 | 日清紡マイクロデバイス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4383016B2 (ja) | 2009-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6303957B1 (en) | Semiconductor capacitance device and semiconductor devices using the same | |
| JP2681192B2 (ja) | 電界効果トランジスタ | |
| US7410874B2 (en) | Method of integrating triple gate oxide thickness | |
| US7868423B2 (en) | Optimized device isolation | |
| US20040183119A1 (en) | Metal oxide silicon transistor and semiconductor apparatus having high lambda and beta performances | |
| US5907182A (en) | Semiconductor device having element with high breakdown voltage | |
| US20120139020A1 (en) | Method and structure for high q varactor | |
| JP2001168651A (ja) | 半導体装置 | |
| JP2002141421A (ja) | 半導体集積回路装置 | |
| US6388511B1 (en) | Filter circuit | |
| JP2003282725A (ja) | 半導体装置 | |
| US10748818B2 (en) | Dynamic biasing to mitigate electrical stress in integrated resistors | |
| US7595245B2 (en) | Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor | |
| JP2002353320A (ja) | 半導体集積回路装置 | |
| JPS61224348A (ja) | 半導体集積回路装置 | |
| JPH02137256A (ja) | 半導体集積回路 | |
| JPH01268050A (ja) | 拡散抵抗素子 | |
| US7242061B2 (en) | Semiconductor device | |
| JP2001077314A (ja) | 半導体装置及びその製造方法 | |
| JP2022093739A (ja) | 電圧増幅回路装置及び電圧印加回路 | |
| US20060181824A1 (en) | Schottky diode-based noise-removing semiconductor device and fabrication method therefor | |
| JP2004311840A (ja) | 半導体装置およびその製造方法、光ピックアップ装置ならびに光通信装置 | |
| JP2001127167A (ja) | 半導体装置 | |
| JP2008282988A (ja) | 半導体装置 | |
| JP2007258757A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050304 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090918 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |