JP2022093739A - 電圧増幅回路装置及び電圧印加回路 - Google Patents

Abstract

【課題】電圧増幅回路装置における電圧増幅回路の応答速度を従来の技術より向上させる。【解決手段】反転電圧増幅回路装置１０Ａは、２つの抵抗Ｒ３、Ｒ４を備えた反転電圧増幅回路と、抵抗Ｒ３、Ｒ４に誘電体を介在して配置され、抵抗Ｒ３、Ｒ４の各々の下地となるウェル領域に電圧を印加する電圧印加回路１２Ａとを備えている。【選択図】図１

Description

本発明は、電圧増幅回路装置及び電圧印加回路に関する。

従来、シリコン系の半導体製造工程では安定した特性を持つ抵抗としてポリシリコン抵抗が良く使われている。図６には、ポリシリコン抵抗Ｒ１、Ｒ２を備えた電圧増幅回路の一部の断面構造が示されている。電圧増幅回路は、グランドに接続され且つ電気的に固定されたｐ型基板ｐ－ｓｕｂに形成されている。ポリシリコン抵抗Ｒ１、Ｒ２は、ｐ型基板ｐ－ｓｕｂの上に、ＳｉＯ_２等の絶縁膜を介在させて形成されている。ポリシリコン抵抗Ｒ１、Ｒ２の抵抗値の調整はＡｓ、Ｐ等の不純物イオンを注入することにより行われ、不純物イオンの注入密度が低い場合に抵抗値を高く調整することができる。

しかし、ポリシリコン抵抗Ｒ１、Ｒ２とｐ型基板ｐ－ｓｕｂとの電位差により、ポリシリコン抵抗Ｒ１、Ｒ２で励起されるキャリア電荷の数が変動し、ポリシリコン抵抗Ｒ１、Ｒ２の抵抗値が変化する問題がある。

また、図７に、抵抗Ｒ３、抵抗Ｒ４、及びオペアンプＡ１による電圧増幅回路が示されている。抵抗Ｒ３、抵抗Ｒ４は、図６と同様に、ｐ型基板ｐ－ｓｕｂの電位をグランドに接続している。Ｖ３、Ｖ４の電圧に対しＶ５はＶ５＝Ｖ４＋抵抗Ｒ４／抵抗Ｒ３×（Ｖ４－Ｖ３）で決まる電圧となる。Ｖ３とＶ５が異なる電圧関係である場合に、抵抗Ｒ３の端子とｐ型基板ｐ－ｓｕｂとの間の電圧と、抵抗Ｒ４の端子とｐ型基板ｐ－ｓｕｂとの間の電圧とが異なるため、抵抗Ｒ３と抵抗Ｒ４の電圧依存による抵抗値変動に差が生じ、出力電圧の大きさが、設定値から変動し、回路利得の誤差となる。

ところで、従来、図８に示すように、ポリシリコン抵抗Ｒ３、Ｒ４の各々の端子の電位とポリシリコン抵抗Ｒ３、Ｒ４の各々の下地のｐ型基板ｐ－ｓｕｂの電位を同等にする技術がある。この技術では、ポリシリコン抵抗Ｒ３、Ｒ４の各々の下地のｐ型基板ｐ－ｓｕｂをポリシリコン抵抗Ｒ３、Ｒ４の各々の端子に接続している。これにより、ポリシリコン抵抗Ｒ３、Ｒ４の各々の電位とｐ型基板ｐ－ｓｕｂの電位との間の電位差が無くなり、ポリシリコン抵抗Ｒ３、Ｒ４の電位の変動時に回路利得が変化することを防止することができる。

図８の構成では、ポリシリコン抵抗Ｒ３、Ｒ４とｐ型基板ｐ－ｓｕｂとの間に、双方を電極とし且つ双方の間の絶縁膜を誘電体とする寄生容量が生じ、この寄生容量と、ポリシリコン抵抗Ｒ３、Ｒ４の各々とによりフィルタが生成される。このため、回路の応答速度が低下する問題がある。

特許文献１（特に図１）の集積回路では、ポリシリコン抵抗が基板に形成されたウェル領域に接続されている。なお、寄生ダイオードによるリーク電流対策としてウェル電位用抵抗ユニットを設けた実施例（図４）が開示されているが、この構成だと、ウェル領域と基板とのｐｎ接合部に発生する寄生容量によりフィルタが形成されてしまい、動作遅延が発生する。

特開2015-126068号公報

本開示は、上記した点に鑑みてなされたものであり、電圧増幅回路装置における電圧増幅回路の応答速度を従来の技術より向上させることができる、電圧増幅回路装置及び電圧印加回路を提供することを目的とする。

本開示の第１の態様の電圧増幅回路装置は、第１導体及び第２導体との間に各々誘電体が介在している第１抵抗及び第２抵抗を備え、入力電圧を増幅して出力する電圧増幅回路と、前記電圧増幅回路とは別経路で前記入力電圧が入力され、前記電圧増幅回路の入力と出力との間にオペアンプと直列に接続された第３抵抗及び第４抵抗を含み、前記第１導体に前記第３抵抗の一端が接続され、前記第２導体に前記第４抵抗の一端が接続され、前記第１導体及び前記第２導体に電圧を印加する電圧印加回路と、を備える。

本開示の第２の態様の電圧増幅回路装置では、第１の態様において、電圧印加回路は、前記第１抵抗及び前記第２抵抗との電位差が減少する電圧を、前記第１導体及び前記第２導体に印加する。

本開示の第３の態様の電圧増幅回路装置では、第１の態様又は第２の態様において、前記電圧増幅回路は、反転電圧増幅回路又は正転電圧増幅回路である。

本開示の第４の態様の電圧増幅回路装置は、第１の態様又は第２の態様において、前記電圧増幅回路として２つ並列に接続された反転電圧増幅回路を備え、前記２つ並列に接続された反転電圧増幅回路のそれぞれに対応した２つの前記電圧印加回路を備え、前記２つの電圧印加回路のそれぞれは、対応する前記反転電圧増幅回路の前記第１導体及び前記第２導体に電圧を印加する。本開示の第５の態様の電圧増幅回路装置は、前記第３抵抗と前記第４抵抗との抵抗比は、前記第１抵抗と前記第２抵抗との抵抗比と同じである。

本開示の第６の態様の電圧印加回路は、第１導体及び第２導体との間に各々誘電体が介在している第１抵抗及び第２抵抗を備え、入力電圧を増幅して出力する電圧増幅回路とは別経路で前記入力電圧が入力され、前記電圧増幅回路の入力と出力との間にオペアンプと直列に接続された第３抵抗及び第４抵抗を含み、前記第１導体に前記第３抵抗の一端が接続され、前記第２導体に前記第４抵抗の一端が接続され、前記第１導体及び前記第２導体に電圧を印加する。

本開示によれば、電圧増幅回路装置における電圧増幅回路の応答速度を従来の技術より向上させることができる。

第１の実施の形態の反転電圧増幅回路装置１０Ａを示す図である。 第２の実施の形態の反転電圧増幅回路装置１０Ｂを示す図である。 第３の実施の形態の差動増幅回路装置１０Ｃを示す図である。 第４の実施の形態の正転電圧増幅回路装置１０Ｄを示す図である。 第５の実施の形態の正転電圧増幅回路装置１０Ｅを示す図である。 従来のポリシリコン抵抗Ｒ１、Ｒ２を備えた電圧増幅回路の一部の断面図である。 従来の抵抗Ｒ３、抵抗Ｒ４及びオペアンプＡ１による電圧増幅回路を示す図である。 従来のポリシリコン抵抗Ｒ３、Ｒ４の各々の電位とポリシリコン抵抗Ｒ３、Ｒ４の各々の下地のウェル電位とを一定にする電圧増幅回路を示す図である。

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。

［第１の実施の形態］
図１には、第１の実施の形態の反転電圧増幅回路装置１０Ａが示されている。反転電圧増幅回路装置１０Ａは、２つの抵抗Ｒ３、Ｒ４を備え、入力電圧Ｖ３を増幅して出力電圧Ｖ５として出力する反転電圧増幅回路を備えている。抵抗Ｒ３、Ｒ４は、ここではポリシリコン抵抗である。抵抗Ｒ３、Ｒ４は、図示しないウェル領域の上に、ＳｉＯ_２等の絶縁膜を形成し、当該絶縁膜の上に形成されている。抵抗Ｒ３、Ｒ４では、ポリシリコンに不純物が注入され、抵抗値が調整されている。なお、反転電圧増幅回路を構築する抵抗の個数は２個に限定されない。例えば、１個でも、３個、４個でもよい。他の実施の形態でも同様である。

また、第１の実施の形態の反転電圧増幅回路装置１０Ａは、この反転電圧増幅回路装置１０Ａとは別経路で入力電圧Ｖ３が入力され、抵抗Ｒ３、Ｒ４の各々の下地となるウェル領域に電圧を印加する電圧印加回路１２Ａを備えている。電圧印加回路１２Ａは、抵抗Ｒ３とその下地のウェル領域との電位差、抵抗Ｒ４とその下地となるウェル領域との電位差がそれぞれなくなる電圧を、下地となるウェル領域にそれぞれ印加する。ここで、抵抗Ｒ３の下地となるウェル領域とは、抵抗Ｒ３に対向する導体としてのｎ型ウェル領域であり、ｐ型基板の主面部に形成され、この基板に対してｐｎ接合分離されている。

反転電圧増幅回路装置１０Ａの反転電圧増幅回路は、直列に接続された２つの抵抗Ｒ３、Ｒ４を備えている。抵抗Ｒ３の一方の端子は、入力電圧Ｖ３の電圧端子に接続され、抵抗Ｒ３の他方の端子は、抵抗Ｒ４の一方の端子に接続され、抵抗Ｒ４の他方の端子は、出力電圧Ｖ５の電圧端子に接続されている。また、反転電圧増幅回路は、抵抗Ｒ３の他方の端子と抵抗Ｒ４の一方の端子との間が反転入力端子（－）に接続され且つ電圧Ｖ４の電圧端子が非反転入力端子（＋）に接続されたオペアンプＡ１を備えている。オペアンプＡ１の出力端子は、出力電圧Ｖ５の電圧端子に接続されている。

電圧印加回路１２Ａは、入力電圧Ｖ３の電圧端子が非反転入力端子（＋）に接続されたオペアンプＡ２を備えている。オペアンプＡ２の出力端子は、オペアンプＡ２の反転入力端子（－）に接続さている。また、電圧印加回路１２Ａは、直列に接続された２つの抵抗Ｒ３′、Ｒ４′を備えている。抵抗Ｒ３′の一方の端子は、オペアンプＡ２の出力端子に接続され、抵抗Ｒ３′の他方の端子は、抵抗Ｒ４′の一方の端子に接続され、抵抗Ｒ４′の他方の端子は、抵抗Ｒ４の他方の端子と出力電圧Ｖ５の電圧端子との間に接続されている。抵抗Ｒ３′、Ｒ４′は、ポリシリコン抵抗であり、抵抗Ｒ３、Ｒ４と同様に形成される。抵抗Ｒ３′、Ｒ４′の抵抗比と、抵抗Ｒ３、Ｒ４の抵抗比とは同じである。例えば、Ｒ３′＝（Ｒ３）／２、Ｒ４′＝（Ｒ４）／２である。なお、上記抵抗比はこれに限定されず、例えば、Ｒ３′＝（Ｒ３）／３、Ｒ４′＝（Ｒ４）／３Ｒ３′＝（Ｒ３）／４、Ｒ４′＝（Ｒ４）／４等でもよい。

反転電圧増幅回路の抵抗Ｒ３、Ｒ４及び電圧印加回路１２Ａの抵抗Ｒ３′、Ｒ４′の各々は、上記のように図示しない誘電体を介して図示しないウェル領域の上に形成されている。抵抗Ｒ３の下地となるウェル領域は、オペアンプＡ２に接続されている。抵抗Ｒ３′の下地となるウェル領域は、オペアンプＡ２に接続されている。同様に、抵抗Ｒ４の下地となるウェル領域は、オペアンプＡ２に接続されている。抵抗Ｒ４′の下地となるウェル領域は、オペアンプＡ２に接続されている。

電圧端子に電圧Ｖ３が入力され、入力電圧Ｖ３の変動時、オペアンプＡ２は、電圧Ｖ３をバッファ（増幅）し、抵抗Ｒ３’及び抵抗Ｒ４’により抵抗Ｒ３、抵抗Ｒ４と同じ電圧を作成し、抵抗Ｒ３、抵抗Ｒ４の各々の下地となるウェル領域に電圧を印加する。即ち、オペアンプＡ２は、電圧印加回路１２Ａとは別経路により、抵抗Ｒ３、抵抗Ｒ４の各々の下地となるウェル領域に電圧を印加する。このように、オペアンプＡ２が、抵抗Ｒ３’及び抵抗Ｒ４’により抵抗Ｒ３、抵抗Ｒ４と同じ電圧を作成し、抵抗Ｒ３、抵抗Ｒ４の各々の下地となるウェル領域に電圧を印加すると、抵抗Ｒ３とその下地のウェル領域との電位差、抵抗Ｒ４とその下地のウェル領域との間の電位差が各々０になる。つまり、抵抗Ｒ３と誘電体とウェル領域とにより形成される寄生容量、及び抵抗Ｒ４と誘電体とウェル領域とにより形成される寄生容量の生成が抑制又は防止される。

このように、抵抗Ｒ３と誘電体と抵抗Ｒ３の下地のウェル領域とにより形成される寄生容量、及び抵抗Ｒ４と誘電体と抵抗Ｒ４の下地のウェル領域とにより形成される寄生容量の生成が抑制又は防止されるので、反転電圧増幅回路において抵抗Ｒ３及び抵抗Ｒ４と寄生容量とによるフィルタが構成されなくなる。このため、反転電圧増幅回路の応答速度は図８の回路と同程度に速くすることができる。

また、上記のように、抵抗Ｒ３、抵抗Ｒ４の各々と、抵抗Ｒ３、抵抗Ｒ４の各々の下地となるウェル領域との間の電位差が０になるので、抵抗Ｒ３、抵抗Ｒ４で励起されるキャリア電荷の数の変動を抑制又は防止して、抵抗Ｒ３、抵抗Ｒ４の抵抗値の変動を抑制又は防止することができる。更に、このように、抵抗Ｒ３、抵抗Ｒ４の抵抗値の変動が抑制又は防止されるので、回路利得の誤差を小さくすることができる。

以上のように第１の実施の形態は、図６の回路に対し精度と応答速度とを向上することができる。

［第２の実施の形態］
次に、第２の実施の形態を説明する。図２には、第２の実施の形態の反転電圧増幅回路装置１０Ｂが示されている。第２の実施の形態の反転電圧増幅回路装置１０Ｂは、図１に示した第１の実施の形態の反転電圧増幅回路装置１０Ａと略同様の構成であるので、同一部分には同一の符号を付してその説明を省略し、主として異なる部分について説明する。

図２に示すように、反転電圧増幅回路装置１０Ｂは、２つの抵抗Ｒ３、Ｒ４を備えた反転電圧増幅回路と、抵抗Ｒ３、Ｒ４の各々の下地となるウェル領域に電圧を印加する電圧印加回路１２Ｂとを備えている。なお、第１の実施の形態と第２の実施の形態との反転電圧増幅回路は同様の構成であり、第１の実施の形態と第２の実施の形態との電圧印加回路１２Ａ、１２Ｂは同様の構成である。

図１に示した第１の実施の形態の反転電圧増幅回路装置１０Ａでは、抵抗Ｒ４′の他方の端子は、抵抗Ｒ４の他方の端子と出力電圧Ｖ５の電圧端子との間に接続されている。これに対し、第２の実施の形態では、電圧印加回路１２Ｂの抵抗Ｒ４′の他方の端子と、出力電圧Ｖ５の電圧端子及び抵抗Ｒ４の他方の端子との間に、オペアンプＡ３が更に設けられている点で相違している。より詳細には、電圧印加回路１２Ｂの抵抗Ｒ４′の他方の端子には、オペアンプＡ３の出力端子が接続され、オペアンプＡ３の出力端子は、オペアンプＡ３の反転入力端子（－）に接続されている。オペアンプＡ３の非反転入力端子（＋）は、抵抗Ｒ４の他方の端子と出力電圧Ｖ５の電圧端子との間に接続されている。オペアンプＡ３は、抵抗Ｒ４’の他方の端子の端子電圧を出力電圧Ｖ５の電圧と同電位に保持する。第２の実施の形態では、オペアンプＡ３により、電圧印加回路１２Ｂと、抵抗Ｒ４の他方の端子及び出力電圧Ｖ５の電圧端子との間とを切断し、電流が抵抗Ｒ４から抵抗Ｒ４′に流入することが防止されている。よって、電流が抵抗Ｒ４から抵抗Ｒ４′に流入しないようにして、反転電圧増幅回路の応答速度を、第１の実施の形態より、向上させることができる。

［第３の実施の形態］
次に、第３の実施の形態を説明する。図３には、第３の実施の形態の差動増幅回路装置１０Ｃが示されている。第３の実施の形態の差動増幅回路装置１０Ｃは、図２に示した第２の実施の形態の反転電圧増幅回路装置１０Ａと同様の構成を有するので、同一部分には同一の符号を付してその説明を省略し、主として異なる部分について説明する。

図３に示すように、差動増幅回路装置１０Ｃは、２つの抵抗Ｒ９、Ｒ１０を備えた反転電圧増幅回路、及び、オペアンプＡ８、抵抗Ｒ９′、及びＲ１０′を備え、抵抗Ｒ９、Ｒ１０の下地となるウェル領域に電圧を印加する電圧印加回路１２Ｃ１を備えている。差動増幅回路装置１０Ｃは、２つの抵抗Ｒ１１、Ｒ１２を備えた反転電圧増幅回路、及び、オペアンプＡ１０、抵抗Ｒ１１′、及びＲ１２′を備え、抵抗Ｒ１１、Ｒ１２のウェル領域に電圧を印加する電圧印加回路１２Ｃ２を備えている。

抵抗Ｒ９～Ｒ１２、抵抗Ｒ９′～Ｒ１２′は、ポリシリコン抵抗であり、図示しないウェル領域の上に絶縁膜を介在させて形成されている。抵抗Ｒ９′～Ｒ１２′では、ポリシリコンに不純物が注入され、抵抗値が調整されている。抵抗Ｒ９′、Ｒ１０′の抵抗比と、抵抗Ｒ９、Ｒ１０の抵抗比とは同じである。抵抗Ｒ１１′、Ｒ１２′の抵抗比と、抵抗Ｒ１１、Ｒ１２の抵抗比とは同じである。

なお、第２の実施の形態と第３の実施の形態との反転電圧増幅回路は略同様の構成である。第３の実施の形態では、入力電圧Ｖ１０、Ｖ１１用に２つの電圧端子があり、一方の端子に一方の反転電圧増幅回路が接続され、他方の端子に他方の反転電圧増幅回路が接続されている。また、第３の実施の形態では、出力電圧Ｖ１３、Ｖ１２用に２つの電圧端子があり、一方の端子に一方の反転電圧増幅回路が接続され、他方の端子に他方の反転電圧増幅回路が接続されている。入力電圧Ｖｉｎは、Ｖ１０－Ｖ１１であり、出力電圧Ｖｏｕｔは、Ｖ１２－Ｖ１３である。

また第３の実施の形態では、２つの反転電圧増幅回路は、出力電圧Ｖ１３、Ｖ１２用の２つの電圧端子に、出力端子が接続された１つのオペアンプＡ７を、共有している。

一方の反転電圧増幅回路及び電圧印加回路１２Ｃ１と、他方の反転電圧増幅回路及び電圧印加回路１２Ｃ２との各々は、第２の実施の形態と同様の作用効果を有する。

［第２の実施の形態及び第３の実施の形態の変形例］
第２の実施の形態（図２参照）ではオペアンプＡ３を備え、第３の実施の形態（図３参照）ではオペアンプＡ９、Ａ１１を備えているが、本開示の技術は、これに限定されない。例えば、オペアンプＡ３、Ａ９、Ａ１１の代わりに、コイルを設けてもよい。第２の実施の形態及び第３の実施の形態と同様の作用効果を有する。

但し、コイルは大面積を必要とするため、オペアンプに置き換えた第２の実施の形態及び第３の実施の形態の方が、レイアウト面積を縮小しコストを低減することができる。

［第４の実施の形態］
次に、第４の実施の形態を説明する。図４には、第４の実施の形態の正転電圧増幅回路装置１０Ｄが示されている。第４の実施の形態の正転電圧増幅回路装置１０Ｄは、２つの抵抗Ｒ５、Ｒ６を備えた正転電圧増幅回路と、オペアンプＡ４、抵抗Ｒ５′、Ｒ６′を備え、抵抗Ｒ５、Ｒ６の各々の下地となるウェル領域に電圧を印加する電圧印加回路１２Ｄとを備えている。

正転電圧増幅回路装置１０Ｄの正転電圧増幅回路は、直列に接続された２つの抵抗Ｒ５、Ｒ６を備えている。抵抗Ｒ５の一方の端子は、入力電圧Ｖ６の電圧端子に接続され、抵抗Ｒ５の他方の端子は、抵抗Ｒ６の一方の端子に接続され、抵抗Ｒ４の他方の端子は、グランドに接続されている。抵抗Ｒ５の他方の端子と抵抗Ｒ６の一方の端子との間は、出力電圧Ｖ７の電圧端子が接続されている。よって、第４の実施の形態の正転電圧増幅回路装置１０Ｄの正転電圧増幅回路は、分圧回路であり、回路利得（電圧増幅）の割合は１より小さい。

電圧印加回路１２Ｄは、第１の実施の形態の電圧印加回路１２Ａと略同様の構成であるので、異なる部分のみを説明する。電圧印加回路１２Ｄの抵抗Ｒ６′の他方の端子はグランドに接続されている。

抵抗Ｒ５、Ｒ６、抵抗Ｒ５′、Ｒ６′は、ポリシリコン抵抗であり、図示しないウェル領域の上に、絶縁膜を介在させて形成されている。これらの抵抗Ｒ５等では、ポリシリコンに不純物が注入され、抵抗値が調整されている。

抵抗Ｒ５の下地となるウェル領域は、抵抗Ｒ５′の一方の端子に接続されている。抵抗Ｒ５′の下地となるウェル領域は、抵抗Ｒ５′の一方の端子に接続されている。抵抗Ｒ６の下地となるウェル領域は、抵抗Ｒ６′の一方の端子に接続されている。そして、抵抗Ｒ６′の下地となるウェル領域は、抵抗Ｒ６′の一方の端子に接続されている。

抵抗Ｒ５′、Ｒ６′の抵抗比と、抵抗Ｒ５、Ｒ６の抵抗比とは同じである。

第４の実施の形態でも、分圧される点を除くと、第１の実施の形態と同様の作用、効果を有する。即ち、第４の実施の形態でも、入力電圧Ｖ６の変動時、応答の遅れによる電圧誤差はＶ６の変動幅に比べ小さいため、抵抗Ｒ５、抵抗Ｒ６抵抗値の電圧依存誤差は早期に縮小する。また抵抗Ｒ５、抵抗Ｒ６の経路の応答速度は下地応答より速く収束する。

［第５の実施の形態］
次に、第５の実施の形態を説明する。図５には、第５の実施の形態の正転電圧増幅回路装置１０Ｅが示されている。第５の実施の形態の正転電圧増幅回路装置１０Ｅは、入力電圧Ｖ８の電圧端子に非反転入力端子（＋）が接続されたオペアンプＡ５、２つの抵抗Ｒ７、Ｒ８を備えた正転電圧増幅回路、及び抵抗Ｒ７、Ｒ８の各々の下地となるウェル領域に電圧を印加する電圧印加回路１２Ｅを備えている。

オペアンプＡ５の出力端子は、出力電圧Ｖ９の電圧端子と、抵抗Ｒ７の一方の端子とに接続されている。抵抗Ｒ７の他方の端子は、抵抗Ｒ８の一方の端子に接続され、抵抗Ｒ８の他方の端子がグラウンドに接続されている。抵抗Ｒ７の他方の端子と抵抗Ｒ８の一方の端子との間は、オペアンプＡ５の反転入力端子（－）に接続されている。オペアンプＡ５の出力端子は、電圧印加回路１２ＥのオペアンプＡ６の非反転入力端子（＋）に接続されている。

正転電圧増幅回路装置１０Ｅの正転電圧増幅回路の利得は１より大きい。

電圧印加回路１２Ｅは、第４の実施の形態の電圧印加回路１２Ｄと同様である。電圧印加回路１２ＥのオペアンプＡ６、抵抗Ｒ７′、抵抗８′は、第４の実施の形態の電圧印加回路１２ＤのオペアンプＡ４、抵抗Ｒ５′、抵抗６′に対応する。

第５の実施の形態でも、抵抗７、抵抗８の各々の下地となるウェル領域への電圧印加については、第４の実施の形態と同様の作用、効果を有する。即ち、第５の実施の形態でも、入力電圧Ｖ８の変動時、応答の遅れによる電圧誤差はＶ８の変動幅に比べ小さいため、抵抗Ｒ７、抵抗Ｒ８抵抗値の電圧依存誤差は早期に縮小する。また抵抗Ｒ７、抵抗Ｒ８の経路の応答速度は下地応答より速く収束する。

［その他の変形例］
以上説明した各例では、抵抗は、ポリシリコン抵抗として形成され、１つの共通の基板
に形成されたウェル領域の上に誘電体を介在させて形成されている。
本開示の技術は、これに限定されない。例えば、基板にｎ型基板を使用することができる。この場合、ウェル領域はｐ型とされ、基板とウェル領域とは逆バイアスとなる調整がなされる。
また、１つの共通の基板が複数の抵抗毎にアイソレーション構造により相互に電気的に分離され、この分離された領域毎に誘電体を介在させて抵抗が設けられてもよい。アイソレーション構造には、トレンチ及びトレンチ内に絶縁体が埋め込まれたトレンチ分離構造を実用的に使用することができる。
また、抵抗は、ポリシリコン抵抗に限定されるものではなく、他の材料、具体的には、高融点金属とシリコンとの化合物であるシリサイド、高融点金属を抵抗材料として使用してもよい。抵抗は、単層構造に限られるものではなく、例えばシリコン膜上にシリサイド膜を積層した複合層構造であってもよい。
また、誘電体は、シリコン酸化膜に限らず、シリコン窒化膜であっても、更にシリコン酸化膜とシリコン窒化膜とを積層した複合膜であってもよい。
勿論、基板は、シリコン基板に限定されない。例えば、シリコン基板上に絶縁体を介在させてシリコン層が形成されたＳＯＩ基板が使用されてもよい。加えて、ＩＩＩ－Ｖ族化合物半導体基板であってもよい。
さらに、抵抗は、シリコン基板に形成された半導体領域（拡散層）を用いて形成されてもよい。この場合、半導体領域上に誘電体を介在させて導体が設けられ、この導体に電圧印加回路から電圧が印加される構成とされる。導体として、上記のポリシリコン、シリサイド等を実用的に使用することができる。

１０Ａ、１０Ｂ 反転電圧増幅回路装置
１０Ｃ 差動増幅回路装置
１０Ｄ、１０Ｅ 正転電圧増幅回路装置
１２Ａ、１２Ｂ、１２Ｃ１、１２Ｃ２、１２Ｄ、１２Ｅ 電圧印加回路

Claims (10)

1. 第１導体及び第２導体との間に各々誘電体が介在している第１抵抗及び第２抵抗を含み、入力電圧を増幅して出力する電圧増幅回路と、
   前記入力電圧が入力される第１オペアンプと、前記第１オペアンプ及び前記第１導体に一端が接続された第３抵抗と、前記第３抵抗の他端及び前記第２導体に一端が接続された第４抵抗とを含み、前記第１導体及び前記第２導体に電圧を印加する電圧印加回路と、
   を備えた電圧増幅回路装置。
2. 前記第４抵抗の他端に接続された第２オペアンプをさらに含む、
   請求項１に記載の電圧増幅回路装置。
3. 前記第１オペアンプの出力が前記第３抵抗の一端に接続され、
   前記第２オペアンプの出力が前記第４抵抗の他端に接続され、入力が前記電圧増幅回路の出力に接続されている、
   請求項２に記載の電圧増幅回路装置。
4. 前記第２抵抗の一端及び前記第４抵抗の他端は、グランドに接続されている
   請求項１に記載の電圧増幅回路装置。
5. 第１導体、第２導体、第３導体、及び第４導体との間に各々誘電体が介在している第１抵抗、第２抵抗、第３抵抗、及び第４抵抗と、を含み、第１電圧と第２電圧の差分である入力電圧を増幅して出力する電圧増幅回路と、
   前記第１電圧が入力される第１オペアンプと、前記第１オペアンプ及び前記第１導体に一端が接続された第５抵抗と、前記第５抵抗の他端及び前記第２導体に一端が接続された第６抵抗とを含み、前記第１導体及び前記第２導体に電圧を印加する第１電圧印加回路と、
   前記第２電圧が入力される第２オペアンプと、前記第２オペアンプ及び前記第３導体に一端が接続された第７抵抗と、前記第７抵抗の他端及び前記第４導体に一端が接続された第８抵抗とを含み、前記第３導体及び前記第４導体に電圧を印加する第２電圧印加回路と、
   を備えた電圧増幅回路装置。
6. 前記第６抵抗の他端に接続された第３オペアンプと、前記第８抵抗の他端に接続された第４オペアンプとをさらに含む、
   請求項５に記載の電圧増幅回路装置。
7. 第１導体及び第２導体との間に各々誘電体が介在している第１抵抗及び第２抵抗を含み、入力電圧を増幅して出力する電圧増幅回路と、
   前記電圧増幅回路の出力電圧が入力される第１オペアンプと、前記第１オペアンプ及び前記第１導体に一端が接続された第３抵抗と、前記第３抵抗の他端及び前記第２導体に一端が接続された第４抵抗とを含み、前記第１導体及び前記第２導体に電圧を印加する電圧印加回路と、
   を備えた電圧増幅回路装置。
8. 前記電圧増幅回路の前記出力電圧が前記第１抵抗及び前記第２抵抗により分圧されて前記電圧増幅回路に入力される
   請求項７に記載の電圧増幅回路装置。
9. 第１抵抗及び第２抵抗を含み、入力電圧を増幅して出力する電圧増幅回路と、
   前記入力電圧が入力され、前記第１抵抗及び前記第２抵抗の各々の下地となるウェル領域に前記第１抵抗及び前記第２抵抗との電位差が減少する電圧を印加する電圧印加回路と、
   を備えた電圧増幅回路装置。
10. 第１抵抗及び第２抵抗を含み、入力電圧を増幅して出力する電圧増幅回路と、
    前記電圧増幅回路の出力電圧が入力され、前記第１抵抗及び前記第２抵抗の各々の下地となるウェル領域に前記第１抵抗及び前記第２抵抗との電位差が減少する電圧を印加する電圧印加回路と、
    を備えた電圧増幅回路装置。
    

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