JP2010027842A - 半導体装置および光電変換システム - Google Patents

Abstract

【課題】相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１０は、所定数のＭＯＳトランジスタ素子２を含む入力側回路素子１０ａと、入力側回路素子１０ａに含まれるＭＯＳトランジスタ素子２の数とは異なる数のＭＯＳトランジスタ素子２を含む出力側回路素子１０ｂとを備えている。入力側回路素子１０ａおよび出力側回路素子１０ｂは相対的な精度が要求されるものであり、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域に２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに残りのＭＯＳトランジスタ素子２が形成された構造となっている。
【選択図】図１

Description

本発明は、相対的な精度が要求される複数の回路素子を含む半導体装置および光電変換システムに関する。

一般的に、アナログ回路に使用されるカレントミラー回路や差動増幅回路では、それら回路を構成する複数個のトランジスタ素子や拡散抵抗素子の特性が高い精度で一致することが要求される。たとえば、図１６に示すように、入力側のＭＯＳトランジスタ素子Ｍ１０１のソース領域／ドレイン領域間を流れる電流値がそのまま出力側のＭＯＳトランジスタ素子Ｍ１０２のソース領域／ドレイン領域間を流れる電流値に反映されるカレントミラー回路では、対をなす入力側のＭＯＳトランジスタ素子Ｍ１０１と出力側のＭＯＳトランジスタ素子Ｍ１０２との間の相対的なバラツキがそのまま出力電流のバラツキに影響を与える。したがって、このようなカレントミラー回路では、入力側のＭＯＳトランジスタ素子Ｍ１０１および出力側のＭＯＳトランジスタ素子Ｍ１０２のそれぞれの特性を高い精度で一致させる必要がある。

上記のような素子間の相対的なバラツキは様々な要因で生じるが、大別すると３つに分けることができる。

１つ目としては、製造プロセスの統計的なゆらぎにより、フォトリソグラフィ線幅、エッチング線幅、膜厚およびイオン注入量などがばらついてしまうことに起因したものである。

２つ目としては、フォトリソグラフィ線幅やエッチング線幅の仕上りがパターン密度の違いによって局所的に変動する、いわゆるマイクロローディング効果に起因したものである。たとえば、フォトリソグラフィ工程であれば、パターン密度が密の領域と疎の領域とでレジスト膜厚に僅かな膜厚差が生じ、これによってレジスト膜内において照射光の干渉効果がばらついてしまい、結果としてフォトリソグラフィ線幅がずれるという現象が発生する。また、エッチング工程であれば、パターン密度が疎の領域の方が密の領域よりもパターン側壁への残渣付着が多くなってテーパ角が大きくなり、結果としてエッチング線幅がずれるという現象が発生する。

３つ目としては、製造プロセスのウェハ面内均一性のバラツキや、対象となる素子の周辺に配置された各種回路素子および構造物から生じる発熱や応力がウェハ面内位置によって異なることに起因したものである。

そこで、従来では、上記した要因に起因する素子間の相対的なバラツキの発生を抑制するために、種々の技術が提案されている。

具体的には、製造プロセスのバラツキに起因する不都合に対しては、ＭＯＳトランジスタ素子のゲート長をＬとし、ゲート幅をＷとした場合、ＭＯＳトランジスタ素子の閾値電圧が１／√（ＬＷ）と比例関係にあることに基づいて、ゲート長Ｌおよびゲート幅Ｗを許容される閾値電圧バラツキとなるように設定することが行われている（たとえば、非特許文献１および２参照）。

また、マイクロローディング効果に起因する不都合に対しては、パターン密度が疎となる領域に必要に応じてダミーパターンを配置することにより、パターン密度を一定に保持して形状変動の影響を低減することが行われている（たとえば、特許文献１参照）。

また、ウェハ面内位置に依存した発熱や応力に起因する不都合に対しては、図１７に示すように、対となるＭＯＳトランジスタ素子Ｍ１０１およびＭ１０２のそれぞれを２つに分割し、それらをクロス状に配置（コモンセントロイド型配置）することが行われている（たとえば、特許文献２および非特許文献３参照）。なお、図中の「Ｇ」は、ゲート電極である。また、図中の「Ｓ」および「Ｄ」は、それぞれ、ソース領域およびドレイン領域である。

特開２００８−４７９６号公報 特許第３１７９４２４号公報 Ｔ．Ｍｉｚｕｎｏ ｅｔ ａｌ．、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、Ｖｏｌ．４１、Ｎｏ．１１、Ｎｏｖ．１９９４、ｐｐ．２２１６−２２２１ Ｋ．Ｒ．Ｌａｋｓｈｍｉｋｕｍａｒ ｅｔ ａｌ．、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、Ｖｏｌ．ＳＣ−２１、Ｎｏ．６、Ｄｅｃ．１９８６、ｐｐ．１０５７−１０６６ Ｊ．Ｂａｓｔｏｓ ｅｔ ａｌ．、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ、Ｖｏｌ．９、Ｍａｒ．１９９６、ｐｐ．１７−１８

１：１カレントミラー回路であればコモンセントロイド型配置が可能であるが、入力側回路素子の電流値に対して２倍以上の整数倍に増幅するといったような場合では、入力側の素子数に対して出力側の素子数が２倍以上の整数倍となってしまうため、入力側回路素子および出力側回路素子のそれぞれを２分割してコモンセントロイド型のような点対称に配置するのが不可能となる。すなわち、入力側および出力側のそれぞれの素子数が互いに異なるような回路構成では、入力側回路素子および出力側回路素子のそれぞれの特性を高い精度で一致させるのが困難であるという問題点がある。

また、増幅する倍数が大きい場合には、回路を構成するトランジスタ素子の数が多くなり、それら多くのトランジスタ素子を配置するために非常に大きな面積が必要になる。このため、トランジスタ素子がＭＯＳ型である場合、隣接するＭＯＳトランジスタ素子のソース領域／ドレイン領域を反転させ、隣接するＭＯＳトランジスタ素子間でソース領域またはドレイン領域を共通化することが行われている。

たとえば、１個のＭＯＳトランジスタ素子１０２（Ｍ１０１）を含む入力側回路素子１１０ａと、７個のＭＯＳトランジスタ素子１０２（Ｍ１０２〜Ｍ１０８）を含む出力側回路素子１１０ｂとからなるカレントミラー回路（図１８参照）を構成する場合には、図１９に示すように、入力側回路素子１１０ａの形成領域と隣接する領域に、大面積の活性領域１０３を有し、かつ、隣接するＭＯＳトランジス素子１０２間でソース領域Ｓまたはドレイン領域Ｄが共通化された出力側回路素子１１０ｂを配置するのが一般的である。

しかしながら、図１９に示したカレントミラー回路では、ダミーパターンを設けるなどしてマイクロローディング効果の発生を抑制するための対策を施していたとしても、入力側回路素子１１０ａおよび出力側回路素子１１０ｂのそれぞれの特性が互いに著しく異なる場合がある。このような現象は、特に、活性領域１０３のチャネル方向のサイズが違う場合に見られ、活性領域１０３のチャネル方向のサイズの差が大きければ、駆動電流が３０％以上も異なってしまうことがある。これは、以下の理由によると考えられる。

すなわち、一般的に、ＭＯＳトランジスタ素子は、機械的応力によってシリコン基板の結晶の歪み度合いが変化すると、その歪み量に依存したキャリア移動度が変動することにより特性の変動が起こることが知られている。このことから、互いに異なる大きさを有する活性領域のそれぞれにＭＯＳトランジスタ素子が形成されている場合には、活性領域の周辺の素子分離領域から各活性領域が受ける機械的応力に違いが生じ、それにより各ＭＯＳトランジスタ素子のキャリア移動度が互いに異なってしまうと考えられる。

なお、互いに異なる大きさを有する活性領域のそれぞれに拡散抵抗素子が形成されている場合にも、同様の現象が起こることが分かっている。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置およびそれを備えた光電変換システムを提供することである。

上記目的を達成するために、本発明の第１の局面による半導体装置は、所定数の素子部を含む第１回路素子と、第１回路素子に含まれる素子部の数とは異なる数の素子部を含む第２回路素子とを備えている。第１回路素子および第２回路素子は相対的な精度が要求されるものであり、第１回路素子および第２回路素子からなる回路素子は、その回路素子に含まれる全ての素子部が１個の活性領域にまとめて形成された構造となっているか、または、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のうちの少なくとも１個の活性領域に回路素子に含まれる２個以上の素子部が形成され、複数個の活性領域のうちの他の活性領域のそれぞれに回路素子に含まれる残りの素子部が形成された構造となっている。なお、請求項１における「同一」とは、所期の目的を達成できる範囲で「実質的に同一」の場合も含んでいる。

この第１の局面による半導体装置では、上記のように構成することによって、相対的な精度が要求される第１回路素子（入力側回路素子）および第２回路素子（出力側回路素子）のそれぞれに含まれる素子部の数が互いに異なっていたとしても、第１回路素子および第２回路素子のそれぞれの特性が高い整合性を持つ半導体装置を得ることができる。

具体的には、回路素子に含まれる全ての素子部を１個の活性領域にまとめて形成した場合には、活性領域の周辺の素子分離領域から活性領域に応力が加わった際に、全ての素子部に対して互いに同じ大きさの応力が加わることになる。これにより、第１回路素子および第２回路素子のそれぞれに含まれる素子部の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、第１回路素子および第２回路素子のそれぞれに含まれる素子部の特性を一致させることが可能となる。

また、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のうちの少なくとも１個の活性領域に回路素子に含まれる２個以上の素子部を形成し、複数個の活性領域のうちの他の活性領域のそれぞれに回路素子に含まれる残りの素子部を形成した場合には、活性領域の周辺の素子分離領域から活性領域に応力が加わった際に、複数個の活性領域のそれぞれに加わる応力の大きさが互いに同じになるので、全ての素子部に対して互いに同じ大きさの応力が加わることになる。これにより、第１回路素子および第２回路素子のそれぞれに含まれる素子部の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、第１回路素子および第２回路素子のそれぞれに含まれる素子部の特性を一致させることが可能となる。

上記第１の局面による半導体装置において、好ましくは、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のそれぞれに回路素子に含まれる素子部が形成されている場合、複数個の活性領域は、第１方向および第１方向と直交する第２方向に奇数個ずつ並べられた碁盤目状に配列されており、第１回路素子の素子部は、碁盤目状に配列された複数個の活性領域のうちの碁盤目の中央部に位置する活性領域に形成されている。このように構成すれば、製造プロセスのウェハ面内均一性のバラツキやウェハ面内位置に依存した発熱および応力の影響が、碁盤目の中央部の活性領域を囲む他の活性領域に形成された第２回路素子に含まれる素子部全体で平均化される。そして、それが碁盤目の中央部の活性領域に形成された第１回路素子に含まれる素子部に加わる影響に近づく。これにより、第１回路素子および第２回路素子のそれぞれに含まれる素子部の特性を高い精度で一致させることができる。

上記第１の局面による半導体装置において、素子部がＭＯＳトランジスタ素子であってもよい。

この場合、活性領域の周辺が素子分離領域に囲まれており、ＭＯＳトランジスタ素子のゲート電極が、活性領域と素子分離領域との境界からＭＯＳトランジスタ素子のチャネル方向に１０μｍ以上離されていることが好ましい。このように構成すれば、ＭＯＳトランジスタ素子が素子分離領域から受ける応力の影響を低減することができる。これにより、第１回路素子および第２回路素子のそれぞれに含まれるＭＯＳトランジスタ素子の特性を高い精度で一致させることができる。

素子部がＭＯＳトランジスタ素子である場合において、そのＭＯＳトランジスタ素子がＰ型のＭＯＳトランジスタ素子であってもよい。この場合、応力によるキャリア移動度の変動はＮ型よりもＰ型の方が大きいことから、本発明を適用することによる効果が大きくなる。

また、素子部がＭＯＳトランジスタ素子である場合において、第１回路素子および第２回路素子によりカレントミラー回路が構成されていてもよい。このように構成すれば、容易に、入力側回路素子（第１回路素子）および出力側回路素子（第２回路素子）のそれぞれの特性が高い整合性を持つカレントミラー回路を得ることができる。

上記第１の局面による半導体装置において、素子部が拡散抵抗素子であってもよい。

この場合、活性領域の周辺が素子分離領域に囲まれており、拡散抵抗素子の不純物拡散領域が、活性領域と素子分離領域との境界から拡散抵抗素子の電流方向と直交する方向に１０μｍ以上離されていることが好ましい。このように構成すれば、拡散抵抗素子が素子分離領域から受ける応力の影響を低減することができる。これにより、第１回路素子および第２回路素子のそれぞれに含まれる拡散抵抗素子の特性を高い精度で一致させることができる。

素子部が拡散抵抗素子である場合において、その拡散抵抗素子がＰ型の拡散抵抗素子であってもよい。この場合、応力によるキャリア移動度の変動はＮ型よりもＰ型の方が大きいことから、本発明を適用することによる効果が大きくなる。

また、上記第１の局面による半導体装置において、素子部が、埋め込み拡散構造を有するバイポーラトランジスタとＭＯＳトランジスタとを混載するＢｉＣＭＯＳ素子であってもよい。

上記第１の局面による半導体装置において、活性領域の周辺が素子分離領域に囲まれているとともに、素子分離領域に素子分離用絶縁体が形成されており、素子分離用絶縁体がシリコン基板を熱酸化することにより得られるシリコン酸化膜であってもよい。このように構成すれば、最小加工寸法が約０．２５μｍ以上の幅広い世代の半導体プロセスを用いることができる。

また、上記第１の局面による半導体装置において、活性領域の周辺が素子分離領域に囲まれているとともに、素子分離領域に素子分離用絶縁体が形成されており、素子分離用絶縁体がトレンチに埋め込まれていてもよい。このように構成すれば、最小加工寸法が約０．２５μｍ以下の微細な半導体プロセスを用いることができる。

上記第１の局面による半導体装置において、活性領域の周辺が素子分離領域に囲まれており、第１回路素子および第２回路素子が、素子分離領域から加わる応力によって特性が変動する回路素子であることが好ましい。

本発明の第２の局面による光電変換システムは、請求項１〜１３のいずれかに記載の半導体装置を備えている。このように構成すれば、光信号出力部や光信号受信部などの回路において所望の特性を示すデバイスを容易に設計することができる。

以上のように、本発明によれば、相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つ半導体装置および光電変換システムを容易に得ることができる。

（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の構成を説明するための図である。図２および図３は、図１に示した第１実施形態による半導体装置の素子分離領域の構造を説明するための断面図である。まず、図１〜図３を参照して、第１実施形態による半導体装置１０の構成について説明する。

第１実施形態の半導体装置１０は、図１に示すように、シリコン基板１の一部に作り込まれた１８個のＭＯＳトランジスタ素子２（Ｍ１〜Ｍ１８）を少なくとも備えている。なお、ＭＯＳトランジスタ素子２は、本発明の「素子部」の一例である。

１８個のＭＯＳトランジスタ素子２は、ゲート電極Ｇのゲート長およびゲート幅が互いに同じになっている。さらに、１８個のＭＯＳトランジスタ素子２は、隣接するＭＯＳトランジスタ素子２間でソース領域Ｓまたはドレイン領域Ｄが共通化されている。この１８個のＭＯＳトランジスタ素子２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第１実施形態では、ＭＯＳトランジスタ素子２の導電型がＰ型であるとする。

また、１８個のＭＯＳトランジスタ素子２は、カレントミラー回路を構成するものであって、高い相対的精度が要求される入力側回路素子１０ａおよび出力側回路素子１０ｂの２種類に分類されている。具体的には、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２の数は互いに異なっており、１８個のＭＯＳトランジスタ素子２のうちの番号Ｍ１が付されたＭＯＳトランジスタ素子２が入力側を担う素子となっているとともに、それ以外の番号Ｍ２〜Ｍ１８が付された他のＭＯＳトランジスタ素子２が出力側を担う素子となっている。なお、入力側回路素子１０ａは、本発明の「第１回路素子」の一例であり、出力側回路素子１０ｂは、本発明の「第２回路素子」の一例である。

ここで、第１実施形態では、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２が、互いに同一の形状で、かつ、同一のサイズを有する６個の活性領域３（Ａ１〜Ａ６）のそれぞれに３個ずつ形成されている。具体的に言うと、６個の活性領域３のうちの番号Ａ１を付した活性領域３には、入力側回路素子１０ａである１個のＭＯＳトランジスタ素子２（Ｍ１）と、出力側回路素子１０ｂである２個のＭＯＳトランジスタ素子２（Ｍ２およびＭ３）とが形成されている。このため、番号Ａ１を付した活性領域３には、入力側回路素子１０ａおよび出力側回路素子１０ｂが混在して形成されていることになる。その一方、番号Ａ２〜Ａ６を付した他の活性領域３のそれぞれには、出力側回路素子１０ｂであるＭＯＳトランジスタ素子２（Ｍ４〜Ｍ１８）が３個ずつ形成されている。すなわち、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる第１実施形態の回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域３に回路素子に含まれる２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに回路素子に含まれる残りのＭＯＳトランジスタ素子２が形成された構造となっている。

また、６個の活性領域３のそれぞれの周辺は、隣接する活性領域３間を互いに分離するための素子分離領域Ｆによって囲まれている。この素子分離領域Ｆには、たとえば、図２に示すようなＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造が設けられている。すなわち、素子分離領域Ｆには、シリコン基板１の表面を熱酸化することにより得られるシリコン酸化膜（素子分離用絶縁体）４が形成されている。このようなＬＯＣＯＳ構造を採用することによって、最小加工寸法が約０．２５μｍ以上の幅広い世代の半導体プロセスを用いることができる。

なお、図３に示すように、ＬＯＣＯＳ構造に変えて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を素子分離領域Ｆに設けてもよい。このＳＴＩ構造とは、素子分離領域Ｆにトレンチ５を形成し、そのトレンチ５にシリコン酸化膜６などの素子分離用絶縁体を埋め込んだものである。このようなＳＴＩ構造を採用すれば、最小加工寸法が約０．２５μｍ以下の微細な半導体プロセスを用いることができる。

ところで、通常、活性領域のチャネル方向の端部側（活性領域と素子分離領域との境界側）に位置するＭＯＳトランジスタ素子のドレイン電流は、活性領域の他の部分に位置するＭＯＳトランジスタ素子のドレイン電流に比べて増大するという不都合がある。

たとえば、２０μｍ（距離Ｌ１）×６０μｍ（距離Ｌ２）の活性領域に複数個のＰ型のＭＯＳトランジスタ素子（ゲート長：１．２μｍ、ゲート幅：５０μｍ）が３μｍの間隔で配列された半導体装置（図４参照）では、ゲート電圧を５Ｖとし、ドレイン電圧を１Ｖとし、基板電圧を０Ｖとして特性を評価すると、複数個のＭＯＳトランジスタ素子のそれぞれのドレイン電流が図５に示すようになる。すなわち、活性領域と素子分離領域との境界からゲート電極までの距離ｄが１０μｍ以上であるＭＯＳトランジスタ素子のドレイン電流は略一定である一方、活性領域と素子分離領域との境界からゲート電極までの距離ｄが１０μｍを下回っているＭＯＳトランジスタ素子のドレイン電流は他のＭＯＳトランジスタ素子のドレイン電流に比べて増大する。これは、活性領域のチャネル方向の端部側（活性領域と素子分離領域との境界側）の方が、活性領域の他の部分に比べて素子分離領域から受ける応力の影響が大きくなっているためであると考えられる。

したがって、図１に示した第１実施形態の半導体装置１０では、１８個のＭＯＳトランジスタ素子２のそれぞれのゲート電極Ｇの形成位置を、活性領域３と素子分離領域Ｆとの境界からＭＯＳトランジスタ素子２のチャネル方向に１０μｍ以上離している。

上記のように構成された第１実施形態の半導体装置１０は、光電変換システムのＬＳＩチップに適用される。この光電変換システムは、フォトインタラプタやＩｒＤＡなどの光信号送受信用デバイスであり、送信用ＩＣ、受信用ＩＣおよびＬＥＤなどを含んでいる。

第１実施形態では、上記のように、互いに同一の形状で、かつ、同一のサイズを有する６個の活性領域３のそれぞれに、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２を３個ずつ形成することによって、活性領域３の周辺の素子分離領域Ｆから活性領域３に応力が加わった際に、６個の活性領域３のそれぞれに加わる応力の大きさが互いに同じになるので、全てのＭＯＳトランジスタ素子２に対して互いに同じ大きさの応力が加わることになる。これにより、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２の特性を一致させることが可能となる。そして、このようなＭＯＳトランジスタ素子２によりカレントミラー回路を構成すれば、高い精度で設計値通りの電流倍率を有するカレントミラー回路を得ることができる。

また、第１実施形態では、上記のように、ＭＯＳトランジスタ素子２のゲート電極Ｇの形成位置を、活性領域３と素子分離領域Ｆとの境界からＭＯＳトランジスタ素子２のチャネル方向に１０μｍ以上離すことによって、ＭＯＳトランジスタ素子２が素子分離領域Ｆから受ける応力の影響を低減することができる。これにより、入力側回路素子１０ａおよび出力側回路素子１０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２の特性を高い精度で一致させることができる。

また、第１実施形態の半導体装置１０を光電変換システムに適用することによって、光信号出力部や光信号受光部などの回路において所望の特性を示すデバイスを容易に設計することができる。

なお、上記第１実施形態の構成を図１８に示したカレントミラー回路に適用する場合には、たとえば、図６に示すようにすればよい。具体的に言うと、この場合には、互いに同一の形状で、かつ、同一のサイズを有する２個の活性領域３（Ａ１およびＡ２）のそれぞれに、ＭＯＳトランジスタ素子２（Ｍ１〜Ｍ８）を４個ずつ形成する。そして、入力側を担う素子として、一方の活性領域３（Ａ１）に形成された１個のＭＯＳトランジスタ素子２（Ｍ１）を使用する。また、出力側を担う素子として、一方の活性領域３（Ａ１）に形成された残りの３個のＭＯＳトランジスタ素子２（Ｍ２〜Ｍ４）と、他方の活性領域３（Ａ２）に形成された全てのＭＯＳトランジスタ素子２（Ｍ５〜Ｍ８）とを使用する。

また、上記第１実施形態では、Ｐ型のＭＯＳトランジスタ素子２を含む半導体装置１０について説明したが、ＭＯＳトランジスタ素子２の導電型をＮ型にしてもよい。ただし、応力によるキャリア移動度の変動はＰ型のＭＯＳトランジスタ素子の方が大きいため、ＭＯＳトランジスタ素子２の導電型がＰ型であった方がより大きい効果を得られる。

また、上記第１実施形態では、６個の活性領域３を設けたが、活性領域３が何個であってもよい。また、その活性領域３の配置位置に特に制限はなく、どのように配置してもよい。

また、上記第１実施形態では、６個の活性領域３のそれぞれにＭＯＳトランジスタ素子２を３個ずつ形成したが、６個の活性領域３のそれぞれに形成されるＭＯＳトランジスタ素子２が何個であってもよい。また、６個の活性領域３のそれぞれに形成されるＭＯＳトランジスタ素子２の個数が互いに異なっていてもよい。

また、上記第１実施形態では、番号Ａ１を付した活性領域３に入力側回路素子１０ａを形成したが、その活性領域３（Ａ１）以外の他の活性領域３（Ａ２〜Ａ６）に入力側回路素子１０ａを形成してもよい。

また、上記第１実施形態では、入力側回路素子１０ａが１個のＭＯＳトランジスタ素子２からなるようにしたが、入力側回路素子１０ａが２個以上のＭＯＳトランジスタ素子２からなるようにしてもよい。その場合、入力側回路素子１０ａである２個以上のＭＯＳトランジスタ素子２が１個の活性領域３にまとめて形成されていてもよいし、複数個の活性領域３のうちの２個以上の活性領域３のそれぞれが入力側回路素子１０ａであるＭＯＳトランジスタ素子２を持つようにしてもよい。

（第２実施形態）
図７は、本発明の第２実施形態による半導体装置の構成を説明するための図である。次に、図７を参照して、第２実施形態による半導体装置２０の構成について説明する。

第２実施形態の半導体装置２０では、図７に示すように、シリコン基板２１の一部に９個の活性領域２３（Ａ１〜Ａ９）が設けられている。この９個の活性領域２３は、互いに同一の形状で、かつ、同一のサイズとなっており、Ｘ方向（第１方向）およびＸ方向と直交するＹ方向（第２方向）に３個ずつ並べられた碁盤目状に配列されている。そして、９個の活性領域２３のそれぞれに、カレントミラー回路を構成する２７個のＭＯＳトランジスタ素子２２（Ｍ１〜Ｍ２７）が３個ずつ形成されている。なお、ＭＯＳトランジスタ素子２２は、本発明の「素子部」の一例である。

２７個のＭＯＳトランジスタ素子２２は、高い相対的精度が要求される入力側回路素子２０ａおよび出力側回路素子２０ｂの２種類に分類されている。この入力側回路素子２０ａおよび出力側回路素子２０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２２の数は互いに異なっており、２７個のＭＯＳトランジスタ素子２２のうちの番号Ｍ１４を付したＭＯＳトランジスタ素子２２が入力側を担う素子となっているとともに、それ以外の番号Ｍ１〜Ｍ１３およびＭ１５〜Ｍ２７を付した他のＭＯＳトランジスタ素子２２が出力側を担う素子となっている。なお、入力側回路素子２０ａおよび出力側回路素子２０ｂは、それぞれ、本発明の「第１回路素子」および「第２回路素子」の一例である。

ここで、第２実施形態では、碁盤目状に配列された９個の活性領域２３のうちの碁盤目の中央部に位置する活性領域２３（Ａ５）に、入力側回路素子２０ａである１個のＭＯＳトランジスタ素子２２（Ｍ１４）が少なくとも形成されている。具体的に言うと、碁盤目の中央部に位置する活性領域２３（Ａ５）には、入力側回路素子２０ａである１個のＭＯＳトランジスタ素子２２（Ｍ１４）と、出力側回路素子２０ｂである２個のＭＯＳトランジスタ素子２２（Ｍ１３およびＭ１５）とが混在しており、入力側回路素子２０ａである１個のＭＯＳトランジスタ素子２２（Ｍ１４）が出力側回路素子２０ｂである２個のＭＯＳトランジスタ素子２２（Ｍ１３およびＭ１５）に挟み込まれるように形成されている。そして、碁盤目の中央部の活性領域２３（Ａ５）を取り囲む他の活性領域２３（Ａ１〜Ａ４およびＡ６〜Ａ９）のそれぞれには、出力側回路素子２０ｂであるＭＯＳトランジスタ素子２２（Ｍ１〜Ｍ１２およびＭ１６〜Ｍ２７）が３個ずつ形成されている。すなわち、入力側回路素子２０ａおよび出力側回路素子２０ｂからなる第２実施形態の回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域２３のうちの少なくとも１個の活性領域２３に回路素子に含まれる２個以上のＭＯＳトランジスタ素子２２が形成され、複数個の活性領域２３のうちの他の活性領域２３のそれぞれに回路素子に含まれる残りのＭＯＳトランジスタ素子２２が形成された構造となっている。

これら２７個のＭＯＳトランジスタ素子２２は、上記第１実施形態のＭＯＳトランジスタ素子２と同様の構造を有している。すなわち、２７個のＭＯＳトランジスタ素子２２のゲート電極Ｇのゲート長およびゲート幅が互いに同じになっているとともに、隣接するＭＯＳトランジスタ素子２２間でソース領域Ｓまたはドレイン領域Ｄが共通化されている。さらに、２７個のＭＯＳトランジスタ素子２２のそれぞれのゲート電極Ｇが、活性領域２３と後述する素子分離領域Ｆとの境界からＭＯＳトランジスタ素子２２のチャネル方向に１０μｍ以上離されている。なお、２７個のＭＯＳトランジスタ素子２２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第２実施形態では、ＭＯＳトランジスタ素子２２の導電型がＰ型であるとする。

また、９個の活性領域２３のそれぞれの周辺は、隣接する活性領域２３間を互いに分離するための素子分離領域Ｆによって囲まれている。そして、その素子分離領域Ｆには、図２に示したＬＯＣＯＳ構造または図３に示したＳＴＩ構造が設けられている。

第２実施形態では、上記のように、９個の活性領域２３（Ａ１〜Ａ９）を碁盤目状に配列し、入力側回路素子２０ａであるＭＯＳトランジスタ素子２２（Ｍ１４）を碁盤目の中央部に位置する活性領域２３（Ａ５）に形成することによって、製造プロセスのウェハ面内均一性のバラツキやウェハ面内位置に依存した発熱および応力の影響が、活性領域２３（Ａ５）を取り囲む他の活性領域２３（Ａ１〜Ａ４およびＡ６〜Ａ９）に形成された出力側回路素子２０ｂであるＭＯＳトランジスタ素子２２（Ｍ１〜Ｍ１２およびＭ１６〜Ｍ２７）の全体で平均化される。そして、それが活性領域２３（Ａ５）に形成された入力側回路素子２０ａであるＭＯＳトランジスタ素子２２（Ｍ１４）に加わる影響に近づく。これにより、入力側回路素子２０ａおよび出力側回路素子２０ｂのそれぞれに含まれるＭＯＳトランジスタ素子２２の特性を高い精度で一致させることができる。

この第２実施形態のその他の効果は、上記第１実施形態と同様である。

なお、上記第２実施形態では、Ｐ型のＭＯＳトランジスタ素子２２を含む半導体装置２０について説明したが、ＭＯＳトランジスタ素子２２の導電型をＮ型にしてもよい。

また、上記第２実施形態では、９個の活性領域２３をＸ方向およびＹ方向に３個ずつ並べた碁盤目状に配列したが、活性領域２３がＸ方向およびＹ方向に奇数個ずつ並べられた碁盤目状に配列されていれば、活性領域２３の個数が９個でなくてもよい。

また、上記第２実施形態では、９個の活性領域２３のそれぞれにＭＯＳトランジスタ素子２２を３個ずつ形成したが、９個の活性領域２３のそれぞれに形成されるＭＯＳトランジスタ素子２２が何個であってもよい。また、９個の活性領域２３のそれぞれに形成されるＭＯＳトランジスタ素子２２の個数が互いに異なっていてもよい。

また、上記第２実施形態では、入力側回路素子２０ａが１個のＭＯＳトランジスタ素子２２からなるようにしたが、入力側回路素子２０ａが２個以上のＭＯＳトランジスタ素子２２からなるようにしてもよい。

（第３実施形態）
図８は、本発明の第３実施形態による半導体装置の構成を説明するための図である。次に、図８を参照して、第３実施形態による半導体装置３０の構成について説明する。

第３実施形態の半導体装置３０は、図８に示すように、シリコン基板３１の一部に作り込まれた１８個の拡散抵抗素子３２（Ｒ１〜Ｒ１８）を少なくとも備えている。この拡散抵抗素子３２は、本発明の「素子部」の一例である。

１８個の拡散抵抗素子３２は、それぞれが不純物拡散領域３２ａを有しており、その抵抗長および抵抗幅が互いに同じになっている。なお、１８個の拡散抵抗素子３２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第３実施形態では、拡散抵抗素子３２の導電型がＰ型であるとする。

また、１８個の拡散抵抗素子３２は、高い相対的精度が要求される入力側回路素子３０ａおよび出力側回路素子３０ｂの２種類に分類されている。具体的には、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２の数は互いに異なっており、１８個の拡散抵抗素子３２のうちの番号Ｒ１が付された拡散抵抗素子３２が入力側を担う素子となっているとともに、それ以外の番号Ｒ２〜Ｒ１８が付された他の拡散抵抗素子３２が出力側を担う素子となっている。なお、入力側回路素子３０ａおよび出力側回路素子３０ｂは、それぞれ、本発明の「第１回路素子」および「第２回路素子」の一例である。

ここで、第３実施形態では、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２が、互いに同一の形状で、かつ、同一のサイズを有する６個の活性領域３３（Ａ１〜Ａ６）のそれぞれに３個ずつ形成されている。具体的に言うと、６個の活性領域３３のうちの番号Ａ１を付した活性領域３３には、入力側回路素子３０ａである１個の拡散抵抗素子３２（Ｒ１）と、出力側回路素子３０ｂである２個の拡散抵抗素子３２（Ｒ２およびＲ３）とが形成されている。このため、番号Ａ１を付した活性領域３３には、入力側回路素子３０ａおよび出力側回路素子３０ｂが混在して形成されていることになる。その一方、番号Ａ２〜Ａ６を付した他の活性領域３３のそれぞれには、出力側回路素子３０ｂである拡散抵抗素子３２（Ｒ４〜Ｒ１８）が３個ずつ形成されている。すなわち、入力側回路素子３０ａおよび出力側回路素子３０ｂからなる第３実施形態の回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３３のうちの少なくとも１個の活性領域３３に回路素子に含まれる２個以上の拡散抵抗素子３２が形成され、複数個の活性領域３３のうちの他の活性領域３３のそれぞれに回路素子に含まれる残りの拡散抵抗素子３２が形成された構造となっている。

また、６個の活性領域３３のそれぞれの周辺は、隣接する活性領域３３間を互いに分離するための素子分離領域Ｆによって囲まれている。そして、その素子分離領域Ｆには、図２に示したＬＯＣＯＳ構造または図３に示したＳＴＩ構造が設けられている。素子分離領域ＦにＬＯＣＯＳ構造またはＳＴＩ構造を設けることの効果は、上記第１実施形態と同様である。

ところで、通常、活性領域の電流方向と直交する方向の端部側（活性領域と素子分離領域との境界側）に位置する拡散抵抗素子の抵抗値は、活性領域の他の部分に位置する拡散抵抗素子の抵抗値に比べて増大するという不都合がある。

たとえば、６０μｍ（距離Ｌ１）×１２０μｍ（距離Ｌ２）の活性領域に複数個のＰ型の拡散抵抗素子（抵抗長：５０μｍ、抵抗幅：２μｍ）が５μｍの間隔で配列された半導体装置（図９参照）では、その特性を評価すると、複数個の拡散抵抗素子のそれぞれの抵抗値が図１０に示すようになる。すなわち、活性領域と素子分離領域との境界から不純物拡散領域までの距離ｄが１０μｍ以上である拡散抵抗素子の抵抗値は略一定である一方、活性領域と素子分離領域との境界から不純物拡散領域までの距離ｄが１０μｍを下回っている拡散抵抗素子の抵抗値は他の拡散抵抗素子の抵抗値に比べて増大する。これは、活性領域の電流方向と直交する方向の端部側（活性領域と素子分離領域との境界側）の方が、活性領域の他の部分に比べて素子分離領域から受ける応力の影響が大きくなっているためであると考えられる。

したがって、図８に示した第３実施形態の半導体装置３０では、１８個の拡散抵抗素子３２のそれぞれの不純物拡散領域３２ａの形成位置を、活性領域３３と素子分離領域Ｆとの境界から拡散抵抗素子３２の電流方向と直交する方向に１０μｍ以上離している。

上記のように構成された第３実施形態の半導体装置３０は、光電変換システムのＬＳＩチップに適用される。この光電変換システムは、フォトインタラプタやＩｒＤＡなどの光信号送受信用デバイスであり、送信用ＩＣ、受信用ＩＣおよびＬＥＤなどを含んでいる。

第３実施形態では、上記のように、互いに同一の形状で、かつ、同一のサイズを有する６個の活性領域３３のそれぞれに、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２を３個ずつ形成することによって、活性領域３３の周辺の素子分離領域Ｆから活性領域３３に応力が加わった際に、６個の活性領域３３のそれぞれに加わる応力の大きさが互いに同じになるので、全ての拡散抵抗素子３２に対して互いに同じ大きさの応力が加わることになる。これにより、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２の特性を一致させることが可能となる。

また、第３実施形態では、上記のように、拡散抵抗素子３２の不純物拡散領域３２ａの形成位置を、活性領域３３と素子分離領域Ｆとの境界から拡散抵抗素子３２の電流方向と直交する方向に１０μｍ以上離すことによって、拡散抵抗素子３２が素子分離領域Ｆから受ける応力の影響を低減することができる。これにより、入力側回路素子３０ａおよび出力側回路素子３０ｂのそれぞれに含まれる拡散抵抗素子３２の特性を高い精度で一致させることができる。

また、第３実施形態の半導体装置３０を光電変換システムに適用することによって、光信号出力部や光信号受光部などの回路において所望の特性を示すデバイスを容易に設計することができる。

なお、上記第３実施形態では、Ｐ型の拡散抵抗素子３２を含む半導体装置３０について説明したが、拡散抵抗素子３２の導電型をＮ型にしてもよい。ただし、応力によるキャリア移動度の変動はＰ型の拡散抵抗素子の方が大きいため、拡散抵抗素子３２の導電型がＰ型であった方がより大きい効果を得られる。

また、上記第３実施形態では、６個の活性領域３３を設けたが、活性領域３３が何個であってもよい。また、その活性領域３３の配置位置に特に制限はなく、どのように配置してもよい。

また、上記第３実施形態では、６個の活性領域３３のそれぞれに拡散抵抗素子３２を３個ずつ形成したが、６個の活性領域３３のそれぞれに形成される拡散抵抗素子３２が何個であってもよい。また、６個の活性領域３３のそれぞれに形成される拡散抵抗素子３２の個数が互いに異なっていてもよい。

また、上記第３実施形態では、番号Ａ１を付した活性領域３３に入力側回路素子３０ａを形成したが、その活性領域３３（Ａ１）以外の他の活性領域３３（Ａ２〜Ａ６）に入力側回路素子３０ａを形成してもよい。

また、上記第３実施形態では、入力側回路素子３０ａが１個の拡散抵抗素子３２からなるようにしたが、入力側回路素子３０ａが２個以上の拡散抵抗素子３２からなるようにしてもよい。その場合、入力側回路素子３０ａである２個以上の拡散抵抗素子３２が１個の活性領域３３にまとめて形成されていてもよいし、複数個の活性領域３３のうちの２個以上の活性領域３３のそれぞれが入力側回路素子３０ａである拡散抵抗素子３２を持つようにしてもよい。

（第４実施形態）
図１１は、本発明の第４実施形態による半導体装置の構成を説明するための図である。次に、図１１を参照して、第４実施形態による半導体装置４０の構成について説明する。

第４実施形態の半導体装置４０では、図１１に示すように、シリコン基板４１の一部に９個の活性領域４３（Ａ１〜Ａ９）が設けられている。この９個の活性領域４３は、互いに同一の形状で、かつ、同一のサイズとなっており、Ｘ方向（第１方向）およびＸ方向と直交するＹ方向（第２方向）に３個ずつ並べられた碁盤目状に配列されている。そして、９個の活性領域４３のそれぞれに、２７個の拡散抵抗素子４２（Ｒ１〜Ｒ２７）が３個ずつ形成されている。なお、拡散抵抗素子４２は、本発明の「素子部」の一例である。

２７個の拡散抵抗素子４２は、高い相対的精度が要求される入力側回路素子４０ａおよび出力側回路素子４０ｂの２種類に分類されている。この入力側回路素子４０ａおよび出力側回路素子４０ｂのそれぞれに含まれる拡散抵抗素子４２の数は互いに異なっており、２７個の拡散抵抗素子４２のうちの番号Ｒ１４を付した拡散抵抗素子４２が入力側を担う素子となっているとともに、それ以外の番号Ｒ１〜Ｒ１３およびＲ１５〜Ｒ２７を付した他の拡散抵抗素子４２が出力側を担う素子となっている。なお、入力側回路素子４０ａおよび出力側回路素子４０ｂは、それぞれ、本発明の「第１回路素子」および「第２回路素子」の一例である。

ここで、第４実施形態では、碁盤目状に配列された９個の活性領域４３のうちの碁盤目の中央部に位置する活性領域４３（Ａ５）に、入力側回路素子４０ａである１個の拡散抵抗素子４２（Ｒ１４）が少なくとも形成されている。具体的に言うと、碁盤目の中央部に位置する活性領域４３（Ａ５）には、入力側回路素子４０ａである１個の拡散抵抗素子４２（Ｒ１４）と、出力側回路素子４０ｂである２個の拡散抵抗素子４２（Ｒ１３およびＲ１５）とが混在しており、入力側回路素子４０ａである１個の拡散抵抗素子４２（Ｒ１４）が出力側回路素子４０ｂである２個の拡散抵抗素子４２（Ｒ１３およびＲ１５）に挟み込まれるように形成されている。そして、碁盤目の中央部の活性領域４３（Ａ５）を取り囲む他の活性領域４３（Ａ１〜Ａ４およびＡ６〜Ａ９）のそれぞれには、出力側回路素子４０ｂである拡散抵抗素子４２（Ｒ１〜Ｒ１２およびＲ１６〜Ｒ２７）が３個ずつ形成されている。すなわち、入力側回路素子４０ａおよび出力側回路素子４０ｂからなる第４実施形態の回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域４３のうちの少なくとも１個の活性領域４３に回路素子に含まれる２個以上の拡散抵抗素子４２が形成され、複数個の活性領域４３のうちの他の活性領域４３のそれぞれに回路素子に含まれる残りの拡散抵抗素子４２が形成された構造となっている。

これら２７個の拡散抵抗素子４２は、上記第３実施形態の拡散抵抗素子３２と同様の構造を有している。すなわち、２７個の拡散抵抗素子４２は、それぞれが不純物拡散領域４２ａを有しており、その抵抗長および抵抗幅が互いに同じになっている。さらに、２７個の拡散抵抗素子４２のそれぞれの不純物拡散領域４２ａが、活性領域４３と後述する素子分離領域Ｆとの境界から拡散抵抗素子４２の電流方向と直交する方向に１０μｍ以上離されている。なお、２７個の拡散抵抗素子４２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第４実施形態では、拡散抵抗素子４２の導電型がＰ型であるとする。

また、９個の活性領域４３のそれぞれの周辺は、隣接する活性領域４３間を互いに分離するための素子分離領域Ｆによって囲まれている。そして、その素子分離領域Ｆには、図２に示したＬＯＣＯＳ構造または図３に示したＳＴＩ構造が設けられている。

第４実施形態では、上記のように、９個の活性領域４３（Ａ１〜Ａ９）を碁盤目状に配列し、入力側回路素子４０ａである拡散抵抗素子４２（Ｒ１４）を碁盤目の中央部に位置する活性領域４３（Ａ５）に形成することによって、製造プロセスのウェハ面内均一性のバラツキやウェハ面内位置に依存した発熱および応力の影響が、活性領域４３（Ａ５）を取り囲む他の活性領域４３（Ａ１〜Ａ４およびＡ６〜Ａ９）に形成された出力側回路素子４０ｂである拡散抵抗素子４２（Ｒ１〜Ｒ１２およびＲ１６〜Ｒ２７）の全体で平均化される。そして、それが活性領域４３（Ａ５）に形成された入力側回路素子４０ａに含まれる拡散抵抗素子４２（Ｒ１４）に加わる影響に近づく。これにより、入力側回路素子４０ａおよび出力側回路素子４０ｂのそれぞれに含まれる拡散抵抗素子４２の特性を高い精度で一致させることができる。

この第４実施形態のその他の効果は、上記第３実施形態と同様である。

なお、上記第４実施形態では、Ｐ型の拡散抵抗素子４２を含む半導体装置４０について説明したが、拡散抵抗素子４２の導電型をＮ型にしてもよい。

また、上記第４実施形態では、９個の活性領域４３をＸ方向およびＹ方向に３個ずつ並べた碁盤目状に配列したが、活性領域４３がＸ方向およびＹ方向に奇数個ずつ並べられた碁盤目状に配列されていれば、活性領域４３の個数が９個でなくてもよい。

また、上記第４実施形態では、９個の活性領域４３のそれぞれに拡散抵抗素子４２を３個ずつ形成したが、９個の活性領域４３のそれぞれに形成される拡散抵抗素子４２が何個であってもよい。また、９個の活性領域４３のそれぞれに形成される拡散抵抗素子４２の個数が互いに異なっていてもよい。

また、上記第４実施形態では、入力側回路素子４０ａが１個の拡散抵抗素子４２からなるようにしたが、入力側回路素子４０ａが２個以上の拡散抵抗素子４２からなるようにしてもよい。

（第５実施形態）
図１２は、本発明の第５実施形態による半導体装置の構成を説明するための図である。次に、図１２を参照して、第５実施形態による半導体装置５０の構成について説明する。

第５実施形態の半導体装置５０は、図１２に示すように、シリコン基板５１の一部に作り込まれた４個のＭＯＳトランジスタ素子５２（Ｍ１〜Ｍ４）を少なくとも備えている。なお、ＭＯＳトランジスタ素子５２は、本発明の「素子部」の一例である。

４個のＭＯＳトランジスタ素子５２は、カレントミラー回路を構成するものであって、高い相対的精度が要求される入力側回路素子５０ａおよび出力側回路素子５０ｂの２種類に分類されている。この入力側回路素子５０ａおよび出力側回路素子５０ｂのそれぞれに含まれるＭＯＳトランジスタ素子５２の数は互いに異なっており、４個のＭＯＳトランジスタ素子５２のうちの番号Ｍ１を付したＭＯＳトランジスタ素子５２が入力側を担う素子となっているとともに、それ以外の番号Ｍ２〜Ｍ４を付した他のＭＯＳトランジスタ素子５２が出力側を担う素子となっている。なお、入力側回路素子５０ａは、本発明の「第１回路素子」の一例であり、出力側回路素子５０ｂは、本発明の「第２回路素子」の一例である。

ここで、第５実施形態では、入力側回路素子５０ａである１個のＭＯＳトランジスタ素子５２（Ｍ１）および出力側回路素子５０ｂである３個のＭＯＳトランジスタ素子５２（Ｍ２〜Ｍ４）の全てが１個の活性領域５３にまとめて形成されている。すなわち、入力側回路素子５０ａおよび出力側回路素子５０ｂからなる第５実施形態の回路素子は、その回路素子に含まれる全て（４個）のＭＯＳトランジスタ素子５２が１個の活性領域５３にまとめて形成された構造となっている。なお、この第５実施形態では、入力側回路素子５０ａおよび出力側回路素子５０ｂの少なくとも一方が形成された活性領域５３が１個しか存在しない。

また、４個のＭＯＳトランジスタ素子５２は、上記第１実施形態のＭＯＳトランジスタ素子２と同様の構造を有している。すなわち、４個のＭＯＳトランジスタ素子５２のゲート電極Ｇのゲート長およびゲート幅が互いに同じになっているとともに、隣接するＭＯＳトランジスタ素子５２間でソース領域Ｓまたはドレイン領域Ｄが共通化されている。さらに、４個のＭＯＳトランジスタ素子５２のそれぞれのゲート電極Ｇが、活性領域５３と後述する素子分離領域Ｆとの境界からＭＯＳトランジスタ素子５２のチャネル方向に１０μｍ以上離されている。なお、４個のＭＯＳトランジスタ素子５２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第５実施形態では、ＭＯＳトランジスタ素子５２の導電型がＰ型であるとする。

また、１個の活性領域５３の周辺は、素子分離領域Ｆによって取り囲まれている。そして、その素子分離領域Ｆには、図２に示したＬＯＣＯＳ構造または図３に示したＳＴＩ構造が設けられている。

第５実施形態では、上記のように、入力側回路素子５０ａおよび出力側回路素子５０ｂのそれぞれに含まれるＭＯＳトランジスタ素子５２を、１個の活性領域５３にまとめて形成することによって、その活性領域５３の周辺の素子分離領域Ｆから活性領域５３に応力が加わった際に、全てのＭＯＳトランジスタ素子５２に対して互いに同じ大きさの応力が加わることになる。これにより、入力側回路素子５０ａおよび出力側回路素子５０ｂのそれぞれに含まれるＭＯＳトランジスタ素子５２の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、入力側回路素子５０ａおよび出力側回路素子５０ｂのそれぞれに含まれるＭＯＳトランジスタ素子５２の特性を一致させることが可能となる。

この第５実施形態のその他の効果は、上記第１実施形態と同様である。

なお、上記第５実施形態では、Ｐ型のＭＯＳトランジスタ素子５２を含む半導体装置５０について説明したが、ＭＯＳトランジスタ素子５２の導電型をＮ型にしてもよい。

また、上記第５実施形態では、１個の活性領域５３に４個のＭＯＳトランジスタ素子５２を形成したが、１個の活性領域５３に形成されるＭＯＳトランジスタ素子５２が何個であってもよい。

また、上記第５実施形態では、入力側回路素子５０ａが１個のＭＯＳトランジスタ素子５２からなるようにしたが、入力側回路素子５０ａが２個以上のＭＯＳトランジスタ素子５２からなるようにしてもよい。

（第６実施形態）
図１３は、本発明の第６実施形態による半導体装置の構成を説明するための図である。次に、図１３を参照して、第６実施形態による半導体装置６０の構成について説明する。

第６実施形態の半導体装置６０は、図１３に示すように、シリコン基板６１の一部に作り込まれた４個の拡散抵抗素子６２（Ｒ１〜Ｒ４）を少なくとも備えている。なお、拡散抵抗素子６２は、本発明の「素子部」の一例である。

４個の拡散抵抗素子６２は、高い相対的精度が要求される入力側回路素子６０ａおよび出力側回路素子６０ｂの２種類に分類されている。この入力側回路素子６０ａおよび出力側回路素子６０ｂのそれぞれに含まれる拡散抵抗素子６２の数は互いに異なっており、４個の拡散抵抗素子６２のうちの番号Ｒ１を付した拡散抵抗素子６２が入力側を担う素子となっているとともに、それ以外の番号Ｒ２〜Ｒ４を付した他の拡散抵抗素子６２が出力側を担う素子となっている。なお、入力側回路素子６０ａは、本発明の「第１回路素子」の一例であり、出力側回路素子６０ｂは、本発明の「第２回路素子」の一例である。

ここで、第６実施形態では、入力側回路素子６０ａである１個の拡散抵抗素子６２（Ｒ１）および出力側回路素子６０ｂである３個の拡散抵抗素子６２（Ｒ２〜Ｒ４）の全てが１個の活性領域６３にまとめて形成されている。すなわち、入力側回路素子６０ａおよび出力側回路素子６０ｂからなる第６実施形態の回路素子は、その回路素子に含まれる全て（４個）の拡散抵抗素子６２が１個の活性領域６３にまとめて形成された構造となっている。なお、この第６実施形態では、入力側回路素子６０ａおよび出力側回路素子６０ｂの少なくとも一方が形成された活性領域６３が１個しか存在しない。

また、４個の拡散抵抗素子６２は、上記第３実施形態の拡散抵抗素子３２と同様の構造を有している。すなわち、４個の拡散抵抗素子６２は、それぞれが不純物拡散領域６２ａを有しており、その抵抗長および抵抗幅が互いに同じになっている。さらに、４個の拡散抵抗素子６２のそれぞれの不純物拡散領域６２ａが、活性領域６３と後述する素子分離領域Ｆとの境界から拡散抵抗素子６３の電流方向と直交する方向に１０μｍ以上離されている。なお、４個の拡散抵抗素子６２の導電型は、Ｐ型およびＮ型のいずれであってもよいが、第６実施形態では、拡散抵抗素子６２の導電型がＰ型であるとする。

また、１個の活性領域６３の周辺は、素子分離領域Ｆによって取り囲まれている。そして、その素子分離領域Ｆには、図２に示したＬＯＣＯＳ構造または図３に示したＳＴＩ構造が設けられている。

第６実施形態では、上記のように、入力側回路素子６０ａおよび出力側回路素子６０ｂのそれぞれに含まれる拡散抵抗素子６２を、１個の活性領域６３にまとめて形成することによって、その活性領域６３の周辺の素子分離領域Ｆから活性領域６３に応力が加わった際に、全ての拡散抵抗素子６２に対して互いに同じ大きさの応力が加わることになる。これにより、入力側回路素子６０ａおよび出力側回路素子６０ｂのそれぞれに含まれる拡散抵抗素子６２の特性の変動量が互いに同じになる。その結果、回路素子の面積の増大を抑制しながら、入力側回路素子６０ａおよび出力側回路素子６０ｂのそれぞれに含まれる拡散抵抗素子６２の特性を一致させることが可能となる。

この第６実施形態のその他の効果は、上記第３実施形態と同様である。

なお、上記第６実施形態では、Ｐ型の拡散抵抗素子６２を含む半導体装置６０について説明したが、拡散抵抗素子６２の導電型をＮ型にしてもよい。

また、上記第６実施形態では、１個の活性領域６３に４個の拡散抵抗素子６２を形成したが、１個の活性領域６３に形成される拡散抵抗素子６２が何個であってもよい。

また、上記第６実施形態では、入力側回路素子６０ａが１個の拡散抵抗素子６２からなるようにしたが、入力側回路素子６０ａが２個以上の拡散抵抗素子６２からなるようにしてもよい。

今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第６実施形態では、ＭＯＳトランジスタ素子や拡散抵抗素子などを本発明の「素子部」としたが、本発明はこれに限らず、埋め込み拡散構造を有するバイポーラトランジスタ７０ａとＭＯＳトランジスタ７０ｂおよび７０ｃとを混載するＢｉＣＭＯＳ素子７０（図１４参照）を本発明の「素子部」としてもよい。この場合、埋め込み拡散層７１上に形成されたエピタキシャル層７２に加わる応力は通常のシリコン基板よりも大きいため、より大きい効果が得られる。

また、上記第１〜第４実施形態では、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のそれぞれに回路素子に含まれる素子部を同じ数ずつ形成するようにしたが、本発明はこれに限らず、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のうちの少なくとも１個の活性領域に回路素子に含まれる２個以上の素子部が形成され、複数個の活性領域のうちの他の活性領域のそれぞれに回路素子に含まれる残りの素子部が形成されていればよい。

具体的には、図１５に示す半導体装置７０のように、シリコン基板７１の一部に６個のＭＯＳトランジスタ素子（素子部）７２を作り込む場合、互いに同一の形状で、かつ、同一のサイズを有する２個の活性領域７３のうちの一方の活性領域７３（Ａ１）に２個のＭＯＳトランジスタ素子７２（Ｍ１およびＭ２）を形成し、他方の活性領域７３（Ａ２）に残りの４個のＭＯＳトランジスタ素子７２（Ｍ３〜Ｍ６）を形成してもよい。なお、たとえば、６個のＭＯＳトランジスタ素子７２のうちの番号Ｍ１を付したＭＯＳトランジスタ素子７２は入力側回路素子７０ａとなるものであり、番号Ｍ２〜Ｍ６を付したＭＯＳトランジスタ素子７２は出力側回路素子７０ｂとなるものである。

本発明の第１実施形態による半導体装置の構成を説明するための図である。 図１に示した第１実施形態による半導体装置の素子分離領域の構造を説明するための断面図である。 図１に示した第１実施形態による半導体装置の素子分離領域の構造を説明するための断面図である。 ＭＯＳトランジスタ素子の特性を説明するための図である。 ＭＯＳトランジスタ素子の特性を説明するためのグラフである。 第１実施形態の変形例による半導体装置の構成を説明するための図である。 本発明の第２実施形態による半導体装置の構成を説明するための図である。 本発明の第３実施形態による半導体装置の構成を説明するための図である。 拡散抵抗素子の特性を説明するための図である。 拡散抵抗素子の特性を説明するためのグラフである。 本発明の第４実施形態による半導体装置の構成を説明するための図である。 本発明の第５実施形態による半導体装置の構成を説明するための図である。 本発明の第６実施形態による半導体装置の構成を説明するための図である。 ＢｉＣＭＯＳ素子の構造を示した図である。 本発明の変形例による半導体装置の構成を説明するための図である。 カレントミラー回路の一例を示した回路図である。 従来のＭＯＳトランジスタ素子の配置方法を説明するための図である。 増幅型カレントミラー回路の一例を示した回路図である。 従来のＭＯＳトランジスタ素子の配置方法を説明するための図である。

符号の説明

１、２１、３１、４１、５１、６１、７１ シリコン基板
２、２２、５２、７２ ＭＯＳトランジスタ素子（素子部）
３、２３、３３、４３、５３、６３、７３ 活性領域
４、６ シリコン酸化膜（素子分離用絶縁体）
５ トレンチ
１０ａ、２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ 入力側回路素子（第１回路素子）
１０ｂ、２０ｂ、３０ｂ、４０ｂ、５０ｂ、６０ｂ、７０ｂ 出力側回路素子（第２回路素子）
３２、４２、６２ 拡散抵抗素子（素子部）
３２ａ、４２ａ、６２ａ 不純物拡散領域
７０ ＢｉＣＭＯＳ素子（素子部）
Ｆ 素子分離領域
Ｇ ゲート電極

Claims (14)

1. 所定数の素子部を含む第１回路素子と、
   前記第１回路素子に含まれる素子部の数とは異なる数の素子部を含む第２回路素子とを備え、
   前記第１回路素子および前記第２回路素子は相対的な精度が要求されるものであり、
   前記第１回路素子および前記第２回路素子からなる回路素子は、前記回路素子に含まれる全ての素子部が１個の活性領域にまとめて形成された構造となっているか、または、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域のうちの少なくとも１個の活性領域に前記回路素子に含まれる２個以上の素子部が形成され、前記複数個の活性領域のうちの他の活性領域のそれぞれに前記回路素子に含まれる残りの素子部が形成された構造となっていることを特徴とする半導体装置。
2. 互いに同一の形状で、かつ、同一のサイズを有する前記複数個の活性領域のそれぞれに前記回路素子に含まれる素子部が形成されている場合、前記複数個の活性領域は、第１方向および前記第１方向と直交する第２方向に奇数個ずつ並べられた碁盤目状に配列されており、
   前記第１回路素子の素子部は、碁盤目状に配列された前記複数個の活性領域のうちの碁盤目の中央部に位置する活性領域に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記素子部がＭＯＳトランジスタ素子であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記活性領域の周辺が素子分離領域に囲まれており、
   前記ＭＯＳトランジスタ素子のゲート電極が、前記活性領域と前記素子分離領域との境界から前記ＭＯＳトランジスタ素子のチャネル方向に１０μｍ以上離されていることを特徴とする請求項３に記載の半導体装置。
5. 前記ＭＯＳトランジスタ素子がＰ型のＭＯＳトランジスタ素子であることを特徴とする請求項３または４に記載の半導体装置。
6. 前記第１回路素子および前記第２回路素子によりカレントミラー回路が構成されていることを特徴とする請求項３〜５のいずれかに記載の半導体装置。
7. 前記素子部が拡散抵抗素子であることを特徴とする請求項１または２に記載の半導体装置。
8. 前記活性領域の周辺が素子分離領域に囲まれており、
   前記拡散抵抗素子の不純物拡散領域が、前記活性領域と前記素子分離領域との境界から前記拡散抵抗素子の電流方向と直交する方向に１０μｍ以上離されていることを特徴とする請求項７に記載の半導体装置。
9. 前記拡散抵抗素子がＰ型の拡散抵抗素子であることを特徴とする請求項７または８に記載の半導体装置。
10. 前記素子部が、埋め込み拡散構造を有するバイポーラトランジスタとＭＯＳトランジスタとを混載するＢｉＣＭＯＳ素子であることを特徴とする請求項１または２に記載の半導体装置。
11. 前記活性領域の周辺が素子分離領域に囲まれているとともに、前記素子分離領域に素子分離用絶縁体が形成されており、
    前記素子分離用絶縁体がシリコン基板を熱酸化することにより得られるシリコン酸化膜であることを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
12. 前記活性領域の周辺が素子分離領域に囲まれているとともに、前記素子分離領域に素子分離用絶縁体が形成されており、
    前記素子分離用絶縁体がトレンチに埋め込まれていることを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
13. 前記活性領域の周辺が素子分離領域に囲まれており、
    前記第１回路素子および前記第２回路素子が、前記素子分離領域から加わる応力によって特性が変動する回路素子であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置。
14. 請求項１〜１３のいずれかに記載の半導体装置を備えていることを特徴とする光電変換システム。

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