TW202025443A - 具有帶有升高之閘極的觸指之閘極式二極體 - Google Patents

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Abstract

一種積體電路具有一帶有一或多個二極體觸指之第一閘極式二極體。每一個二極體觸指具有一升高式閘極、一下層p型擴散部、以及一下層n型擴散部。每一擴散部具有一基部區及位於該基部區與該升高式閘極間之一環狀側區，因此該等擴散部具有可支援該二極體觸指用之較大電流位準的增加之側向表面積，此舉可使閘極式二極體能夠以較少之觸指實施且因此相較於無升高式閘極之等效傳統閘極式二極體具有更少之佈局面積。該第一閘極式二極體可以一類似之第二閘極式二極體實施以形成該積體電路用之ESD保護電路。

Description

具有帶有升高之閘極的觸指之閘極式二極體
發明領域 本發明係有關於積體電路(IC)且，更特定地，係有關於IC二極體，諸如該等用於靜電放電(ESD)保護者。
發明背景 一積體電路係藉著以一製造步驟序列選擇式添加材料至一半導體基材或自一半導體基材移除材料的方式製造。例如，p(正)或n(負)摻雜井區域係藉著遮罩仍保持無摻雜之區域且接著施加一適當p或n型摻雜物材料以於其餘無遮罩之區域中形成p/n井的方式形成在一基材上。於此一製造步驟期間，p/n井將全部形成以具有相同厚度(aka深度)，該厚度係由所期望之積體電路的需求來指定。
一習知型式之積體電路係ESD保護電路，該ESD保護電路係設計以保護相同基材上所形成之其他電路免除靜電放電(ESD)事件而於該期間一過電壓(例如，一足夠高於IC高供應電壓VDD之電壓)或一低電壓(例如，一足夠低於IC低供應電壓VSS之電壓)係施加至IC之一輸入/輸出(I/O)埠(aka I/O接腳或I/O墊)。
圖1係一習知型式之ESD保護電路100之一示意電路圖，該ESD保護電路係組配來保護一I/O接腳130處之其他(亦即，受保護)電路120免除ESD事件。如圖1所示，ESD保護電路100具有連接於VSS與I/O接腳130間之一第一二極體112以及連接於I/O接腳130與VDD間之一第二二極體114。於正常操作期間施加至I/O接腳130之電壓位準保持在或高於低供應電壓位準VSS以及保持在或低於高供應電壓位準VDD，第一二極體112或第二二極體114將不會傳導電流。
假設且當，然而，施加至I/O接腳130之電壓位準開始下降低於VSS達一二極體電壓降(〜0.7V)時，電流將開始由VSS經第一二極體112流至I/O接腳130，藉此限制I/O接腳130處之低電壓狀況之大小且防止一非期望之大型低電壓施加至受保護電路120。類似地，假設且當施加至I/O接腳130之電壓位準開始超過VDD達一二極體電壓降(〜0.7V)時，電流將開始由I/O接腳130經第二二極體114流至VDD，藉此限制I/O接腳130處之過電壓狀況之大小且防止一非期望之大型過電壓施加至受保護電路120。為了提供足夠之ESD保護予受保護電路120，二極體112與114必需設計及組配成快速地將足夠大量之電流分流離開I/O接腳130。
圖2係對應可用以實施圖1之第一二極體112之一傳統N+/隔離式Pwell閘極式二極體200之一半導體基材202之區域之一橫截面側視圖。熟悉本技藝人士將理解一類似P+/Nwell閘極式二極體可用以實施圖1之第二二極體114。
如圖2中所代表者，閘極式二極體200具有六個二極體觸指210(1)-210(6)，每一觸指包含上方之一介電質閘極212且分離一P+擴散部214與一相鄰N+擴散部216。注意，除了最外側之P+擴散部214(1)與214(4)以外，每一P+與N+擴散部214與216均由二個相鄰觸指210共用。例如，N+擴散部216(1)係由觸指210(1)與210(2)共用、P+擴散部214(2)係由觸指210(2)與210(3)共用，以及以此類推。
如圖2中所代表者，每一P+擴散部214係藉著一對應導電(例如，金屬)接觸件218連接至VSS，以及每一N+擴散部216係藉著一對應接觸件218連接至一對應I/O接腳(例如，圖1之I/O接腳130)。雖然圖2中未顯示，然而每一閘極212係連接至其對應P+擴散部214。因此，閘極212(1)係連接至P+擴散部214(1)、閘極212(2)與212(3)兩者係連接至共用之P+擴散部214(2)、閘極212(4)與212(5)兩者係連接至共用之P+擴散部214(3)、以及閘極212(6)係連接至P+擴散部214(4)。
假設且當施加至I/O接腳之電壓開始下降低於VSS達一二極體電壓降(〜0.7V)時，電流將開始由P+擴散部214流至N+擴散部216，如圖2中之水平箭號所代表者。可在閘極式二極體200內流動之最大電流之大小，除其他者以外，係閘極式二極體200中之觸指210之數量及每一P+與N+擴散部214與216之側壁之側向表面積之一函數。每一擴散部之側向表面積係擴散部之厚度之一函數。
於典型IC製造程序中，一單一製造步驟係用以在半導體基材上形成若干P+擴散部因此全部之該等P+擴散部均具有相同厚度。類似地，另一製造步驟係用以在半導體基材上形成若干N+擴散部因此全部之該等N+擴散部均具有相同厚度，該厚度係典型地但不必然與P+擴散部之厚度相同。
於一典型IC中，一閘極式二極體，諸如圖2中之閘極式二極體200，中之N+與P+擴散部之厚度係由相同半導體基材上所形成之其他(亦即，非ESD保護)電路之需求指定。因此，因為P+與N+擴散部之厚度係由該等其他需求固定，所以為使具有閘極式二極體200之架構之一閘極式二極體能夠支援ESD保護用之一足夠數量之電流，閘極式二極體必需以一足夠數量之觸指的方式設計，更大之最大電流位準需要更多觸指且因此在半導體基材上需要更大之底面積以供該等閘極式二極體之用。
擁有無需一過量基材資產之ESD保護裝置用之一閘極式二極體將係有利的。
發明概要 依據本發明之一實施例，係提供一種積體電路，其包含具有一或多個二極體觸指的一第一閘極式二極體，每一個二極體觸指包含一升高式閘極及位於該升高式閘極之相對側上之一p型擴散部與一n型擴散部，其中：該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區；以及該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區。
詳細說明 本發明之一態樣係一種積體電路包含一第一閘極式二極體其包含一或多個二極體觸指，每一個二極體觸指包含一升高式閘極及位於該升高式閘極之相對側上之一p型擴散部與一n型擴散部。該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區，以及該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區。
本發明之另一態樣係一種用以製造一積體電路之一第一閘極式二極體之方法。該第一閘極式二極體之一或多個二極體觸指係形成在一基材上，每一個二極體觸指包含一升高式閘極及位於該升高式閘極之相對側上之一p型擴散部與一n型擴散部。該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區，以及該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區。至少一接觸件係形成連接至該第一閘極式二極體之每一個二極體觸指之每一該升高式閘極、該p型擴散部、以及該n型擴散部。
典型地可期望限制半導體基材上所形成之積體電路之底面積。因此，可期望設計及組配成閘極式二極體，諸如ESD電路例如圖1之ESD保護電路100中所使用之該等閘極式二極體，具有相對小之底面積同時仍支援ESD保護用之足夠高的電流位準。
典型地亦可期望限制製造積體電路時所實施之不同製造步驟之數量。因此，可期望用以在相同半導體基材上之其他電路中形成其他P+與N+擴散部之相同製造步驟期間於ESD保護電路中形成閘極式二極體之P+與N+擴散部。
圖3係對應，依據本發明之一實施例，可用以實施圖1之第一二極體112之一N+/隔離式Pwell閘極式二極體300之一半導體基材302之一區域之一橫截面側視圖。熟悉本技藝人士將理解一類似之P+/Nwell閘極式二極體可用以實施圖1之第二二極體114。
如圖3中所代表者，閘極式二極體300具有六個二極體觸指310(1)-310(6)，每一觸指包含上方之一介電質閘極312且分離一P+擴散部314與一相鄰N+擴散部316。注意，除了最外側之P+擴散部314(1)與314(4)以外，每一P+與N+擴散部314與316均由二個相鄰觸指310共用。例如，N+擴散部316(1)係由觸指310(1)與310(2)共用、P+擴散部314(2)係由觸指310(2)與310(3)共用，以及以此類推。
每一P+擴散部314係藉著一對應導電(例如，金屬)接觸件318連接至VSS，以及每一N+擴散部316係藉著一對應接觸件318連接至一對應I/O接腳(例如，圖1之I/O接腳130)。雖然圖3中未顯示，然而每一閘極312係，例如，藉著金屬層M1中之一跡線連接至其對應P+擴散部314。因此，閘極312(1)係連接至P+擴散部314(1)、閘極312(2)與312(3)兩者係連接至共用之P+擴散部314(2)、閘極312(4)與312(5)兩者係連接至共用之P+擴散部314(3)、以及閘極312(6)係連接至P+擴散部314(4)。
假設且當施加至I/O接腳之電壓開始下降低於VSS達一組二極體電壓降(〜0.7V)時，電流將開始由P+擴散部314流至N+擴散部316，如圖3中之水平箭號所代表者。可在閘極式二極體300內流動之電流之大小，除其他者以外，係閘極式二極體300中之觸指310之數量及每一P+與N+擴散部314與316之側壁之側向表面積之一函數。
圖4係圖3之二極體觸指310(3)之一放大橫截面側視圖，該二極體觸指包含閘極312(3)、P+擴散部314(2)、以及N+擴散部316(2)。P+擴散部314(2)具有一厚度T1之一下基部區410以及一高度T2之一環狀上側區420。類似地，N+擴散部316(2)具有一厚度T1之一下基部區430以及一高度T2之一環狀上側區440。注意，於其他實施例中，二個基部區410與430之厚度無需相同及/或二個環狀側區420與440之高度無需相同。
閘極312(3)基於介入之環狀側區420與440之存在而提升高於基部區410與430。相同情況對於圖3之閘極式二極體300中之每一閘極312而言係真實者。因此，圖3之閘極312在此係稱為”升高式閘極”。此與圖2中所示之傳統電路之架構不同其中並無環狀側區，且閘極212之底部與P+及N+擴散部214與216之頂部實質地一致。圖2之閘極212並非如同此處所使用之該術語的升高式閘極。
如下文進一步說明者，於目前優選實施例中，基部區410與430之厚度T1係與相同製造步驟期間於相同半導體基材上所形成之其他、非ESD保護電路中之P+與N+擴散部之厚度相同。顯著地，基部區410與430之厚度T1典型地係由該等其他P+與N+擴散部用之厚度需求指定。然而，側區420與440之高度T2並非直接地相依於該等其他P+與N+擴散部用之厚度需求(雖然高度T2用之最大可能值將受限於積體電路之其他特性，諸如其內形成P+與N+擴散部之下層隔離式Pwell之厚度)。
因此，對於具有與圖2之積體電路用之擴散厚度需求相同之擴散厚度需求的積體電路而言，基於圖3與4之擴散部314與316中之環狀側區420與440之存在圖3與4之每一P+與N+擴散部314與316之側向表面積將大於圖2之每一P+與N+擴散部214與216之側向表面積。特定地，每一基部區410與430之側向表面積將實質地等效於圖2之每一P+與N+擴散部214與216之側向表面積。因此，基於環狀側區420與440之存在，每一P+及N+擴散部314與316之整體側向表面積將大於圖2之每一P+及N+擴散部214與216之整體側向表面積。因此，圖3之每一觸指310將可較圖2之每一觸指210傳導更多電流。因此，具有圖3之閘極式二極體300之架構之一閘極式二極體可以較少之觸指實施且因此相較於具有圖2之閘極式二極體200之架構之一對應閘極式二極體而言可有較小之IC底面積，同時支援一等效之最大電流位準。
圖5A-5C係對應閘極式二極體300用之IC製造程序期間之三個不同階段處之圖3之閘極式二極體300之半導體基材302之部分之橫截面側視圖。
特定地，圖5A顯示已實施下列製造步驟後之半導體基材302： 選擇式施加n型摻雜物以於p型基材302中形成深層Nwell 502； 選擇式施加p型摻雜物以於深層Nwell 502上方形成隔離式Pwell 504； 選擇式施加n型摻雜物以形成圍繞隔離式Pwell 504之N+保護環506；以及 在隔離式Pwell 504之頂面形成六個閘極312(1)-312(6)。 熟悉本技藝人士將理解有不同之可能技術用以實施每一此類不同製造步驟。典型技術包含光蝕刻法其中基材302之選擇區域係被遮罩以便形成對應特徵。用以形成閘極312之一可能技術包含增長均勻介電質層及接著一聚矽或金屬導電層至基材302之頂面上、選擇式遮罩對應閘極312之介電質層與導電層之區域、以及接著(濕式或乾式)從無遮罩區域蝕刻移除導電材料與介電質材料。
圖5B顯示已有七個溝槽ED(1)-ED(7)在圖5A之基材302中形成後之半導體基材302。於一可能之技術中，利用將形成六個閘極312(1)-312(6)用之光罩材料保持於原位(且將額外光罩材料添加至深層Nwell 502與N+保護環506之外露頂面上之後)的方式，以(濕式或乾式)蝕刻從隔離式Pwell 504移除材料以形成溝槽ED。注意溝槽ED之深度係實質地等於圖3與4之P+與N+擴散部314與316之環狀側壁420與440之高度T2。
圖5C顯示已有四個P+擴散部314(1)-314(4)與三個N+擴散部316(1)-316(3)在圖5B之基材302中形成後之半導體基材302。於一可能之技術中，P+與N+擴散部314與316係利用下列製造步驟形成： 選擇式施加p型摻雜物以於隔離式Pwell 504中形成四個P+擴散部314(1)-314(4)； 選擇式施加n型摻雜物以於隔離式Pwell 504中形成三個N+擴散部316(1)-316(3)；以及 在矽與閘極上沉積介電質(未顯示於圖式中)且形成接觸件318。 於一可能技術中，利用將形成七個溝槽ED(1)-ED(7)用之光罩材料保持於原位且將額外光罩材料添加至溝槽ED(2)、ED(4)、與ED(6)之後的方式，施加p型摻雜物至四個無遮罩之溝槽ED(1)、ED(3)、ED(5)、與ED(7)以形成四個P+擴散部314(1)-314(4)。接著，利用從溝槽ED(2)、ED(4)、與ED(6)上移除光罩材料且將額外光罩材料添加至四個P+擴散部314(1)-314(4)上之後的方式，施加n型摻雜物至三個無遮罩之溝槽ED(2)、ED(4)、與ED(6)以形成三個N+擴散部316(1)-316(3)。注意，於一替代性技術中，N+擴散部316係在P+擴散部314之前形成。
如圖5C中所代表者，當添加p型摻雜物以形成P+擴散部314時，p型摻雜物變成植入至對應溝槽ED之側壁內以及該等溝槽ED之底部內以產生具有基部區(諸如基部區410)與環狀側區(諸如環狀側區420)兩者之P+擴散部314。類似地，當添加n型摻雜物以形成N+擴散部316時，n型摻雜物變成植入至對應溝槽ED之側壁內以及該等溝槽ED之底部內以產生具有基部區(諸如基部區430)與環狀側區(諸如環狀側區440)兩者之N+擴散部316。
於一依據40奈米IC技術之一可能建置中，利用圖2之架構用以實施圖1之第一二極體112之閘極式二極體具有類似於圖3之觸指310之50個觸指，每一觸指具有約0.27µm之一閘極長度、約0.36µm之一閘極-閘極距離、約1000A之閘極高度(亦即，圖4之T2)、以及約1000A之基部厚度(亦即，圖4之T1)。此一閘極式二極體，可採一較利用圖2之傳統架構實施之一閘極式二極體之底面積小約35%之底面積予以實施以支援一等效最大電流。
圖5A-5C代表用以製造圖3之閘極式二極體300之一可能技術而該閘極式二極體具有升高式閘極312及具有基部區與環狀側區兩者之P+與N+擴散部314與316。於圖5A-5C之技術中，升高式閘極312係藉著在施加介電質材料後蝕刻移除基材材料以形成溝槽ED的方式形成。於熟悉本技藝人士將理解之替代性技術中，類似之升高式閘極可藉著在施加介電質閘極材料前選擇式增長下層基材材料以形成溝槽ED的方式形成。
圖6係對應，依據本發明之一實施例，可用以實施圖1之第二二極體114之一P+/Nwell閘極式二極體600之半導體基材之區域之一橫截面側視圖。熟悉本技藝人士將理解閘極式二極體600可採用類似於該等用以形成圖3之閘極式二極體300之程序步驟製造。
對於熟悉本技藝人士應屬明顯的是本發明可以許多其他特定型式體現而並未偏離本發明之精神或範圍。特定地，應理解的是本發明可以下列型式體現。
雖然本發明已以具有六個觸指310(1)-310(6)之圖3之閘極式二極體300之情境說明，然而熟悉本技藝人士將理解本發明之閘極式二極體可具有任何適當數量之一或多個觸指。
雖然本發明已以具有深層Nwell 502與隔離式Pwell 504之p型半導體基材302上所形成之閘極式二極體300之情境說明，然而熟悉本技藝人士將理解本發明之閘極式二極體可在具有不同井結構之其他適當型式與組態之半導體基材上實施。例如，於某些替代性建置中，每一P+擴散部314係在一p型輕度摻雜式汲極(PLDD)區域內實施及/或每一N+擴散部316係在一n型LDD (NLDD)區域內實施。
半導體基材302可為任何適當之半導體材料諸如但不限於矽、鍺、絕緣體上之矽(SOI)、以及GaAs。
雖然本發明已以ESD保護電路用之閘極式二極體之情境說明，然而熟悉本技藝人士將理解本發明之閘極式二極體亦可在其他型式之積體電路中使用。
基於此處之目的，信號及對應之端子、節點、埠、或路徑可以相同名稱指示且可互換。
基於本說明之目的，術語”耦接(couple)”、”耦接(coupling)"、"耦接(coupled)"、"連接(connect)"、"連接(connecting)"、或”連接(connected)”係指本技藝中習知或稍後發展之任何方式其中能量係容許在二或多個元件之間轉移，且考慮到一或多個額外元件之介入，雖然係不必要的。相反地，術語”直接地耦接”、”直接地連接”、等則意味著此類額外元件之從缺。
本實例及實施例將視為說明而非限制，且本發明並未受限於此處所給予之細節，反而可在隨附請求項之範圍與等效性內修改。
112:第一二極體 114:第二二極體 120:受保護電路 130:信號接腳 200:傳統N+/隔離式Pwell閘極式二極體 202、302:半導體基材 210、210(1)-210(6)、310、310(1)-310(6):二極體觸指 212、212(1)-212(6)、312、312(1)-312(6):閘極 214、214(1)-214(4)、314、314(1)-314(4):P+擴散部 216、216(1)-216(3)、316、316(1)-316(3):N+擴散部 218、318:接觸件 300:N+/隔離式Pwell閘極式二極體 410、430:基部區 420、440:環狀側區 502:深層Nwell 504:隔離式Pwell 506:N+保護環 600:P+/Nwell閘極式二極體
本發明，連同其目的與優點，可藉著參考下列目前優選實施例之說明及隨附圖式獲得最佳理解其中：
圖1係一習知型式之ESD保護電路之一示意電路圖；
圖2係對應一傳統N+/隔離式Pwell閘極式二極體之一半導體基材之一區域之一橫截面側視圖；
圖3係對應依據本發明之一實施例之一N+/隔離式Pwell閘極式二極體之一半導體基材之區域之一橫截面側視圖；
圖4係圖3之一個二極體觸指之一放大橫截面側視圖；
圖5A-5C係對應圖3之閘極式二極體用之IC製造程序期間之三個不同階段處之圖3之閘極式二極體之半導體基材之部分之橫截面側視圖；以及
圖6係對應依據本發明之一實施例之一P+/Nwell閘極式二極體之圖3之半導體基材之區域之一橫截面側視圖。
300:N+/隔離式Pwell閘極式二極體
302:半導體基材
310(1)-310(6):二極體觸指
312(1)-312(6):閘極
314(1)-314(4):P+擴散部
316(1)-316(3):N+擴散部
318:接觸件

Claims (8)

  1. 一種積體電路，其包含具有一或多個二極體觸指的一第一閘極式二極體，每一個二極體觸指包含一升高式閘極及位於該升高式閘極之相對側上之一p型擴散部與一n型擴散部，其中： 該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區；以及 該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區。
  2. 如請求項1之積體電路，其中該第一閘極式二極體包含多個二極體觸指。
  3. 如請求項1之積體電路，進一步包含一高供應電壓(VDD)節點、一低供應電壓(VSS)節點、一輸入/輸出(I/O)接腳、及連接至該VDD節點、該VSS節點、與該I/O接腳之受保護電路，其中： 該第一閘極式二極體為該積體電路之ESD保護電路之部分； 該ESD保護電路進一步包含一第二閘極式二極體； 該第一閘極式二極體係連接於該I/O接腳與該VDD節點之間，且組配來藉著將電流從該I/O接腳經由該第一閘極式二極體分流至該VDD節點的方式，保護該受保護電路免除施加至該I/O接腳之一過電壓；以及 該第二閘極式二極體係連接於該I/O接腳與該VSS節點之間，且組配來藉著將電流從該VSS節點經由該第二閘極式二極體分流至該I/O接腳的方式，保護該受保護電路免除施加至該I/O接腳之一低電壓。
  4. 一種用以製造一積體電路之一第一閘極式二極體之方法，該方法包含： 在一基材上形成該第一閘極式二極體之一或多個二極體觸指，每一個二極體觸指包含一升高式閘極及位於該升高式閘極之相對側上之一p型擴散部與一n型擴散部，其中： 該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區；及 該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區；以及 形成連接至該第一閘極式二極體之每一個二極體觸指之每一該升高式閘極、該p型擴散部、及該n型擴散部之至少一第一接觸件。
  5. 如請求項4之方法，其中每一個二極體觸指係由下列步驟形成： 施加閘極材料至對應於該升高式閘極之該基材； 從該基材移除材料以在該閘極材料之相對側上形成第一與第二溝槽以形成該升高式閘極； 施加一p型摻雜物至該第一溝槽以形成該p型擴散部；以及 施加一n型摻雜物至該第二溝槽以形成該n型擴散部。
  6. 如請求項4之方法，其中每一個二極體觸指係由下列步驟形成： 施加基材材料至該基材以產生對應於該升高式閘極之該基材之一升高式區域； 施加閘極材料至該升高式區域以形成該升高式閘極； 施加一p型摻雜物至該升高式閘極之一側上之該基材以形成該p型擴散部；以及 施加一n型摻雜物至該升高式閘極之相對側上之該基材以形成該n型擴散部。
  7. 如請求項4之方法，進一步包含： 在該基材上形成一第二閘極式二極體之一或多個二極體觸指，該第二閘極式二極體之每一個二極體觸指包含一升高式閘極及位於該第二閘極式二極體之該升高式閘極之相對側上之一p型擴散部與一n型擴散部，其中： 該第二閘極式二極體之該p型擴散部包含一p型基部區及介於該p型基部區與該升高式閘極間之一p型環狀側區；及 該第二閘極式二極體之該n型擴散部包含一n型基部區及介於該n型基部區與該升高式閘極間之一n型環狀側區；以及 形成至少一第二接觸件，其連接至該第二閘極式二極體之每一個二極體觸指之該升高式閘極、該p型擴散部、及該n型擴散部中之各者。
  8. 如請求項7之方法，其中： 該積體電路進一步包含一高供應電壓(VDD)節點、一低供應電壓(VSS)節點、一輸入/輸出(I/O)接腳、及連接至該VDD節點、該VSS節點、與該I/O接腳之受保護電路； 該第一與第二閘極式二極體為該積體電路之ESD保護電路之部分； 該第一閘極式二極體係連接於該I/O接腳與該VDD節點之間，且組配來藉著將電流從該I/O接腳經由該第一閘極式二極體分流至該VDD節點的方式，保護該受保護電路免除施加至該I/O接腳之一過電壓；以及 該第二閘極式二極體係連接於該I/O接腳與該VSS節點之間，且組配來藉著將電流從該VSS節點經由該第二閘極式二極體分流至該I/O接腳的方式，保護該受保護電路免除施加至該I/O接腳之一低電壓。
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