KR100630649B1 - Ｅｓｄ 보호 회로 - Google Patents
Ｅｓｄ 보호 회로 Download PDFInfo
- Publication number
- KR100630649B1 KR100630649B1 KR1020030073969A KR20030073969A KR100630649B1 KR 100630649 B1 KR100630649 B1 KR 100630649B1 KR 1020030073969 A KR1020030073969 A KR 1020030073969A KR 20030073969 A KR20030073969 A KR 20030073969A KR 100630649 B1 KR100630649 B1 KR 100630649B1
- Authority
- KR
- South Korea
- Prior art keywords
- well
- node
- diffusion region
- conductivity type
- impurity concentration
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 claims abstract 18
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 claims abstract 15
- 238000009792 diffusion process Methods 0.000 claims description 91
- 239000012535 impurity Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Abstract
LSI 는 복수의 개별 전원 시스템, 및 두 개의 전원 시스템의 접지 라인 (GND1, GND2) 간에 접속된 ESD 보호 회로 (40) 를 갖는다. 보호 회로 (40) 은 접지 라인 (GND1, GND2) 사이에 마주하는 방향으로 서로 평행하게 접속된 한 쌍의 사이리스터 (10, 20) 를 포함한다.
ESD, 사이리스터, 반도체 디바이스
Description
도 1 은 본 발명의 일 실시형태에 따른 ESD 보호 회로의 등가회로도.
도 2 는 도 1 의 ESD 보호 회로에 대한 레이아웃 패턴을 나타내는 개략적인 평면도.
도 3a 및 도 3b 각각은 도 2 의 A-A' 라인에 따른 단면도 및 대응하는 등가 회로도.
도 4a 및 도 4b 각각은 도 2 의 B-B' 라인에 따른 단면도 및 대응하는 등가 회로도.
도 5a 내지 도 5f 는 도 1 의 ESD 보호 회로를 제조하기 위한 공정의 제조 단계를 연속적으로 나타내는 단면도.
도 6a 및 도 6b 각각은 제 1 변형의 ESD 보호 디바이스에 대한 개략적인 평면도 및 도 6a 의 C-C' 라인에 따른 단면도.
도 7a 및 도 7b 각각은 제 2 변형의 ESD 보호 디바이스에 대한 개략적인 평면도 및 도 7a 의 E-E' 라인에 따른 단면도.
도 8a 및 도 8b 각각은 제 3 변형의 ESD 보호 디바이스에 대한 개략적인 평면도 및 도 8a 의 F-F' 라인에 따른 단면도.
도 9a 및 도 9b 는 제 2 변형으로부터의 추가 변형의 ESD 보호 디바이스에 대한 개략적인 평면도.
도 10 은 상이한 전원 시스템들의 접지 라인들간에 접속되어 있는 종래의 ESD 보호 디바이스에 대한 등가회로도.
도 11 은 도 10 의 ESD 보호 디바이스에 대한 레이아웃의 개략적인 평면도.
도 12a 및 도 12b 각각은 도 11 의 P-P' 라인에 따른 단면도 및 대응하는 등가회로도.
도 13a 및 도 13b 각각은 도 11 의 Q-Q' 라인에 따른 단면도 및 대응하는 등가회로도.
도 14a 및 도 14b 는 내부 회로들 사이에 접속되어 있는 ESD 보호 회로를 나타내는 LSI 의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
N1: 제 1 노드 N2: 제 2 노드
10A, 20A: 애노드 10K, 20K: 캐소드
10G, 20G: 게이트 10: 제 1 사이리스터
20: 제 2 사이리스터 40: ESD 보호회로
본 발명은 ESD (electrostatic discharge) 보호 회로에 관한 것으로, 보다 구체적으로는, 서로 아이솔레이팅된 복수개 전원 시스템을 갖는 반도체 디바이스에 이용되는 ESD 보호 회로에 관한 것이다.
반도체 디바이스 (이하에서는 LSI 라고 함) 는 상이한 내부 회로들에 이용하기 위한 복수개 전원 시스템을 가질 수 있다. 예를 들어, 하나의 LSI 칩에 아날로그 회로와 디지털 회로를 포함하는 LSI 의 경우, 아날로그 회로가 전압 변동에 보다 민감하다는 관점에서, 디지털 회로의 동작으로 인해 아날로그 회로에 대한 전원 전압이 변동하는 것을 방지하기 위해, 아날로그 회로와 디지털 회로에 대해 개별적인 전원 라인과 개별적인 접지 라인을 이용한다.
한편, 하나의 LSI 칩에 메모리 회로와 대용량의 외부 부하를 구동할 수 있는 CMOS 버퍼 회로를 갖는 LSI 의 경우, 메모리 회로가 전원 전압의 변동에 보다 민감하다는 관점에서, 외부 부하를 구동하는 버퍼 회로에 의해 야기되는 전압 변동으로 인해 메모리 회로의 전원 전압이 변동하는 것을 방지하기 위해, 메모리 회로와 CMOS 버퍼 회로에 대해 개별적인 전원 라인과 개별적인 접지 라인이 제공될 수 있다.
특허공보 JPA-1988-36557 및 JPA-1998-173134 에는, 각각이 복수개의 전원 시스템을 갖는 LSI 들에 제공되는 ESD 보호 회로가 개시되어 있다. 도 10 은 상기 공보들에 개시되어 있는, 상이한 전원 시스템들 사이에 제공되는 종래의 ESD 보호 회로를 예시하는데, LSI 의 제 1 내부 회로의 전원 시스템에 대한 접지 라인 (GND1) 과 제 2 내부 회로의 전원 시스템에 대한 접지 라인 (GND2) 사이에 제공되는 ESD 보호 회로 (100) 의 등가회로도를 나타낸다. 상기 공보들에 구체적으로 나타내지는 않았지만, ESD 보호 회로의 레이아웃 패턴은 도 11 에 나타낸 것과 같 을 수 있으며, 이하에서는 도 11 을 참조하여 종래의 ESD 보호 회로를 설명한다. 도 12a 및 13a 는 각각 도 11 의 P-P' 및 Q-Q' 라인에 따른 단면도를 나타내는 한편, 도 12b 및 도 13b 는 각각 도 12a 및 도 13a 에 대응하는 등가회로도를 나타낸다.
대체적으로 참조번호 100 으로 지시되는 ESD 보호 회로는 반대 방향으로 병렬 접속되어 있는 2 개의 다이오드 (다이오드 110 및 다이오드 120) 를 포함한다. 보다 구체적으로, 다이오드 (110) 의 애노드와 다이오드 (120) 의 캐소드는 접지 라인 (GND1) 에 접속되어 있는 한편, 다이오드 (110) 의 캐소드와 다이오드 (120) 의 애노드는 접지 라인 (GND2) 에 접속되어 있다. 다이오드 (110) 는 소망의 회로 소자가 형성되어 있는 P-형 실리콘 기판 (103) 의 메인 표면상에 형성되어 있는 P-웰 (111), P-웰 (111) 에 형성되어 있는 N-웰 (112), N-웰 (112) 에 형성되어 접지 라인 (GND1) 에 접속되어 있는 고농도-도핑된 P-형 확산 영역 (113 ; heavily-doped P-type diffusion region) 및 N-웰 (112) 에 형성되어 접지 라인 (GND2) 에 접속되어 있는 고농도-도핑된 N-형 확산 영역 (114) 을 포함한다.
다이오드 (120) 는 P-형 실리콘 기판 (103) 의 메인 표면상에 형성되어 있는 P-웰 (121), P-웰 (121) 에 형성되어 있는 N-웰 (122), N-웰 (122) 에 형성되어 접지 라인 (GND1) 에 접속되어 있는 고농도-도핑된 N-형 확산 영역 (124) 및 N-웰 (122) 에 형성되어 접지 라인 (GND2) 에 접속되어 있는 고농도-도핑된 P-형 확산 영역 (123) 을 포함한다. 보호링 (guard ring) 을 구성하는 고농도-도핑된 P-형 확산 영역 (115) 이 P-웰에 대한 웰 컨택 및 실리콘 기판 (103) 에 대한 기판 컨택으로서 기능하는 한편, 고농도-도핑된 P-형 확산 영역 (125) 은 P-웰 (121) 에 대한 웰 컨택 및 실리콘 기판 (103) 에 대한 기판 컨택으로서 기능한다.
상술한 바와 같은 구성의 경우, 접지 라인 (GND1) 이 접지 라인 (GND2) 에 대하여 포지티브인 상태에서, ESD 스트레스가 접지 라인 (GND1) 과 접지 라인 (GND2) 사이에 인가되면, 예를 들어, 다이오드 (110) 는 보호 디바이스로서 기능한다. 이러한 경우, 다이오드 (110) 의 애노드를 구성하는 고농도-도핑된 P-형 확산 영역 (113) 으로부터 다이오드 (110) 의 캐소드를 구성하는 고농도-도핑된 P-형 확산 영역 (114) 을 통해 접지 라인 (GND2) 으로 포워드 전류 (I1 ; forward current) 가 흐름으로써, 고농도-도핑된 P-형 확산 영역 (113), N-웰 (112) 및 P-웰 (111) 에 의해 형성되는 기생 PNP 트랜지스터 (parasitic PNP transistor) 가 턴온되어 전류 (I2) 가 전도된다.
한편, 접지 라인 (GND2) 이 접지 라인 (GND1) 에 대해 포지티브가 되도록 ESD 스트레스가 인가되면, 다이오드 (120) 가 보호 디바이스로서 기능한다. 이 경우, 다이오드 (120) 의 애노드를 구성하는 고농도-도핑된 P-형 확산 영역 (123) 으로부터 다이오드 (120) 의 캐소드를 구성하는 고농도-도핑된 N-형 확산 영역 (124) 을 통해 접지 라인 (GND1) 으로 포워드 전류 (I1) 가 흐르긴 하지만, P-웰 (121) 이 웰 컨택을 구성하는 P-웰 (125) 을 통해 접지 라인 (GND2) 에 접속되기 때문에, 고농도-도핑된 P-형 확산 영역 (123), N-웰 (122) 및 P-웰 (121) 에 의해 형성되는 기생 PNP 트랜지스터가 턴온되어 P-웰 (121) 로부터 N-웰 (122) 로의 포워드 전류 (I3) 를 발생하지 않는다.
상술한 바와 같이, 다이오드들이 반대 방향으로 병렬 접속되어 있는 종래의 ESD 보호 회로의 경우, 다이오드 (110) 가 보호 디바이스로서 기능하는 경우와 같이, 기생 PNP 트랜지스터가 턴온되어 ESD 전류에 대한 방전 경로를 형성하긴 하지만, 기생 PNP 트랜지스터의 전류 이득은 아주 작다. 따라서, ESD 전류에 대해 저저항을 채택함으로써 충분한 ESD 강건성을 확보하기 위해, 보호 디바이스를 구성하는 다이오드 (110 및 120) 의 디멘전 (dimensions) 은 커야한다. 그러나, 보호 디바이스를 구성하는 다이오드들의 디멘전이 클수록 접지 라인 (GND1) 과 접지 라인 (GND2) 사이에 높은 기생 용량이 발생하게 되는데, 이는 LSI 가 정상적으로 동작하는 동안, 이들 사이에 고주파 잡음이 전달될 수 있다는 문제와 관련이 있다.
종래의 ESD 보호 회로에 대한 이러한 문제점의 관점에서, 본 발명의 목적은 복수개 전원 시스템을 가진 LSI 에, 충분한 ESD 강건성을 가지며 LSI 의 정상적인 동작 동안 전원 시스템들의 접지 라인들간에 고주파 잡음이 전달되는 것을 억제할 수 있는 ESD 보호 회로를 제공하는 것이다.
일 태양으로서, 본 발명은 제 1 및 제 2 노드; 제 1 노드에 접속되어 있는 애노드 및, 양자 모두 제 2 노드에 접속되어 있는 캐소드와 게이트를 갖는 제 1 사이리스터; 및 제 2 노드에 접속되어 있는 애노드 및, 양자 모두 제 1 노드에 접속되어 있는 캐소드와 게이트를 갖는 제 2 사이리스터를 포함함으로써, 제 1 노드에 인가된 ESD 스트레스는 제 2 노드로 방출하고 제 2 노드에 인가된 ESD 스트레스는 제 1 노드로 방출하는 ESD (electrostatic protection discharge) 보호 회로를 제 공한다.
다른 태양으로서, 본 발명은 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로를 제공하는데, 이러한 ESD 보호 회로는 제 1 및 제 2 노드; 반도체 기판의 표면 영역에 형성되어 있는 제 1 내지 제 3 웰로서, 제 1 전도형에 반대되는 제 2 전도형의 제 1 웰, 제 1 웰과 떨어져 위치하는 제 2 전도형의 제 2 웰 및, 제 1 웰과 제 2 웰을 일주하며 제 1 노드에 접속되어 있는 제 1 전도형의 제 3 웰; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 대향하도록 제 3 웰에 형성되어 제 1 노드에 접속되어 있는, 제 2 전도형의 제 1 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 대향하도록 제 3 웰에 형성되어 제 2 노드에 접속되어 있는, 제 2 전도형의 제 2 확산 영역; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 형성되어 제 1 노드에 접속되어 있는, 제 2 전도형의 제 3 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 형성되어 제 2 노드에 접속되어 있는, 제 2 전도형의 제 4 확산 영역; 제 3 웰보다 높은 불순물 농도를 가지며 제 3 웰로부터 떨어진 제 1 웰에 형성되어 제 2 노드에 접속되어 있는, 제 1 전도형의 제 5 확산 영역; 및 제 3 웰보다 높은 불순물 농도를 가지며 제 4 확산 영역으로부터 떨어진 제 2 웰에 형성되어 제 1 노드에 접속되어 있는, 제 1 전도형의 제 6 확산 영역을 포함한다.
또 다른 태양으로서, 본 발명은 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로를 제공하는데, 이러한 ESD 보호 회로는 제 1 및 제 2 라인; 반도체 기판의 표면 영역에 형성되어 있는 제 1 내지 제 4 웰로서, 제 1 전도형에 반대되는 제 2 전도형의 제 1 웰, 제 1 웰과 떨어져 위치하는 제 2 전도형의 제 2 웰, 제 1 웰을 일주하며 제 1 라인에 접속되어 있는 제 1 전도형의 제 3 웰 및, 제 2 웰을 일주하며, 제 3 웰과 떨어져 위치하여 제 2 라인에 접속되어 있는 제 1 전도형의 제 4 웰; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 대향하도록 제 3 웰에 형성되어 제 1 라인에 접속되어 있는, 제 2 전도형의 제 1 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 대향하도록 제 4 웰에 형성되어 제 2 라인에 접속되어 있는, 제 2 전도형의 제 2 확산 영역; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 형성되어 제 1 라인에 접속되어 있는, 제 2 전도형의 제 3 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 형성되어 제 2 라인에 접속되어 있는, 제 2 전도형의 제 4 확산 영역; 제 3 웰보다 높은 불순물 농도를 가지며 제 3 웰로부터 떨어진 제 1 웰에 형성되어 제 2 라인에 접속되어 있는, 제 1 전도형의 제 5 확산 영역; 및 제 4 웰보다 높은 불순물 농도를 가지며 제 4 확산 영역으로부터 떨어진 제 2 웰에 형성되어 제 1 라인에 접속되어 있는, 제 1 전도형의 제 6 확산 영역을 포함한다.
또 다른 태양으로서, 본 발명은 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로를 제공하는데, 이러한 ESD 보호 회로는 제 1 및 제 2 라인; 반도체 기판의 표면 영역에 형성되어 있는 제 1 내지 제 4 웰로서, 제 1 전도형에 반대되는 제 2 전도형의 제 1 웰, 제 1 웰과 떨어져 위치하는 제 2 전도형의 제 2 웰, 제 1 웰을 일주하며 제 1 라인에 접속되어 있는 제 1 전도형의 제 3 웰 및, 제 2 웰을 일주하며, 제 3 웰과 떨어져 위치하여 제 1 라인에 접속되어 있는 제 1 전도형의 제 4 웰; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 대향하도록 제 3 웰에 형성되어 제 1 라인에 접속되어 있는, 제 2 전도형의 제 1 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 대향하도록 제 4 웰에 형성되어 제 2 라인에 접속되어 있는, 제 2 전도형의 제 2 확산 영역; 제 1 웰보다 높은 불순물 농도를 가지며 제 1 웰에 형성되어 제 1 라인에 접속되어 있는, 제 2 전도형의 제 3 확산 영역; 제 2 웰보다 높은 불순물 농도를 가지며 제 2 웰에 형성되어 제 2 라인에 접속되어 있는, 제 2 전도형의 제 4 확산 영역; 제 3 웰보다 높은 불순물 농도를 가지며 제 3 웰로부터 떨어진 제 1 웰에 형성되어 제 2 라인에 접속되어 있는, 제 1 전도형의 제 5 확산 영역; 및 제 4 웰보다 높은 불순물 농도를 가지며 제 4 확산 영역으로부터 떨어진 제 2 웰에 형성되어 제 1 라인에 접속되어 있는, 제 1 전도형의 제 6 확산 영역을 포함한다.
본 발명의 ESD 보호 디바이스에 따르면, 개개의 전원 라인들 사이에서 고주파 잡음이 전달되는 것을 억제하면서, LSI 의 정상 동작 동안 동일한 전압을 갖는 (접지 라인과 같은) 개개의 전원 라인들 사이에서 ESD 스트레스가 효과적으로 방출될 수 있다.
도 1 을 참조하면, 2 개의 상이한 전원 시스템에 대한 접지 라인들간에 접속되어 있는, 본 발명의 제 1 실시형태에 따른 ESD 보호 회로를 포함하는 LSI 의 등가회로가 도시되어 있다. 도 1 에 도시된 LSI (50) 는 고전위 소스 라인 (VDD1) 과 저전위 소스 라인 또는 접지 라인 (GND1) 을 갖는 제 1 전원 시스템에 의해 구동되는 제 1 내부 회로 및 고전위 소스 라인 (VDD2) 과 저전위 소스 라인 또는 접지 라인 (GND2) 을 갖는 제 2 전원 시스템에 의해 구동되는 제 2 내부 회로를 포함하며, 접지 라인 (GND1) 과 접지 라인 (GND2) 은 각각 제 1 및 제 2 접지 터미널에 접속되어 있다. 본 실시형태의 ESD 보호 회로 (40) 는 접지 라인 (GND1) 과 접지 라인 (GND2) 사이에 접속된다. 본 실시형태의 ESD 보호 회로 (40) 는 제 1 노드 (N1) 에 접속되어 있는 애노드 (10A) 및 제 2 노드 (N2) 에 함께 접속되어 있는 캐소드 (10K) 와 게이트 (10G) 를 갖는 사이리스터 (10) 및 제 2 노드 (N2) 에 접속되어 있는 애노드 (20A) 및 제 1 노드 (N1) 에 함께 접속되어 있는 캐소드 (20K) 와 게이트 (20G) 를 갖는 사이리스터 (20) 를 포함한다. LSI (50) 의 입/출력 터미널과 같은 다른 터미널들은 간략화를 위해 생략하였다.
도 2 는 도 1 의 ESD 보호 회로에 대한 레이아웃 패턴을 나타내고, 도 3a 및 도 3b 는 도 2 의 A-A' 라인에 따른 단면도와 그의 등가회로도이며, 도 4 는 도 2 의 B-B' 라인에 따른 단면도이다. 본 실시형태의 ESD 보호 회로 (40) 가 탑재되는 P-전도형의 실리콘 기판 (30) 은 3 내지 10 Ωㆍcm 의 특정한 저항율 (resistivity) 을 가지며, N-웰 (제 1 웰 ; 11), N-웰 (11) 로부터 떨어져 위치하는 N-웰 (제 2 웰 ; 21) 및, N-웰 (11) 과 N-웰 (21) 을 일주하는 P-웰 (제 3 웰 12) 을 포함하는데, 이들 모두는 실리콘 기판 (30) 의 메인 표면상에 형성된다.
N-웰 (11) 보다 높은 불순물 농도를 갖는 고농도-도핑된 N-형 확산 영역 (제 1 확산 영역 ; 13) 이 N-웰 (11) 에 대향하는 P-웰 (12) 내에 배치되어 접지 라인 (GND2) 에 접속되어 있다. N-웰 (21) 보다 높은 불순물 농도를 갖는 또 하나의 고농도-도핑된 N-형 확산 영역 (제 2 확산 영역 ; 23) 이 N-웰 (21) 에 대향하는 P-웰 (12) 내에 배치되어 접지 라인 (GND1) 에 접속되어 있다. N-웰 (21) 보다 높은 불순물 농도를 갖는 또 하나의 고농도-도핑된 N-형 영역 (제 3 확산 영역 ; 15) 이 N-웰 (11) 내에 배치되어 접지 라인 (GND2) 에 접속되어 있다. N-웰 (21) 보다 높은 불순물 농도를 갖는 또 하나의 고농도-도핑된 N-형 영역 (제 4 확산 영역 ; 25) 이 N-웰 (21) 내에 배치되어 접지 라인 (GND1) 에 접속되어 있다. P-웰 (12) 보다 높은 불순물 농도를 갖는 고농도-도핑된 P-형 확산 영역 (제 5 확산 영역 ; 14) 이 고농도-도핑된 N-형 영역 (13) 과 고농도-도핑된 N-형 영역 (15) 사이의 N-웰 (11) 내에 배치되어 접지 라인 (N1) 에 접속되어 있다. P-웰 (12) 보다 높은 불순물 농도를 갖는 또 하나의 고농도-도핑된 P-형 영역 (제 6 확산 영역 ; 24) 이 고농도-도핑된 N-형 영역 (23) 과 고농도-도핑된 N-형 영역 (25) 사이의 N-웰 (21) 내에 배치되어 있다. P-웰 (12) 보다 높은 불순물 농도를 갖는 또 하나의 고농도-도핑된 P-형 영역 (제 7 확산 영역 ; 16) 이 P-웰 (12) 의 주변부에 배치되어 접지 라인 (GND2) 에 접속되어 있다.
상기 구성에서, N-웰 (11), P-웰 (12), 고농도-도핑된 N-형 영역 (13) 및 고농도-도핑된 P-형 영역 (14) 은 고농도-도핑된 N-형 영역 (13), 고농도-도핑된 P-형 영역 (14) 및 고농도-도핑된 N-형 영역 (15) 각각에 캐소드, 애노드 및 게이트를 갖는 사이리스터 (10) 를 구성하는 한편, N-웰 (21), P-웰 (12), 고농도-도핑된 N-형 영역 (23) 및 고농도-도핑된 P-형 영역 (24) 은 고농도-도핑된 N-형 영역 (23), 고농도-도핑된 P-형 영역 (24) 및 고농도-도핑된 N-형 영역 (25) 각각에 캐 소드, 애노드 및 게이트를 갖는 사이리스터 (20) 를 구성한다.
도 2 에 나타낸 바와 같이, N-웰 (11 및 21) 은 X- 및 Y-방향으로 연장하는 직교 에지를 가진 직사각형이고 Y-방향에서 서로 분리되어 있다. P-웰 (12) 은 직사각형이고 N-웰 (11 및 21) 을 수용한다.
고농도-도핑 N형 영역 (13) 은 직사각형 형상으로, X방향에서 N 웰 (11) 과 분리되어 있고 N 웰 (11) 의 Y방향 에지와 평행하게 대향하는, Y 방향으로 연장하는 에지 (Y방향 에지) 를 갖는 P 웰 (12) 내에 배치되어 있다. 또한, 고농도-도핑 영역 (23) 도 직사각형 형상으로, X방향에서 N 웰 (21) 과 분리되어 있고 N 웰 (21) 의 Y 방향 에지와 평행한 Y 방향 에지를 갖는 P 웰 (12) 내에 배치되어 있다. 고농도-도핑 영역 (13) 은 N 웰 (21) 과 직접 대향하는 대향부가 없는 한편, 고농도-도핑 영역 (23) 은 N 웰 (11) 과 직접 대향하는 대향부가 없다.
고농도-도핑 P형 영역 (14) 과 고농도-도핑 N형 영역 (15) 은 서로 대향하고 이격되어 N 웰 (11) 내에 배치되어 있으면서, 이들 영역 (14 및 15) 의 Y 방향 에지는 서로의 Y 방향 에지와 평행하게 연장한다. 고농도-도핑 P형 영역 (24) 은 고농도-도핑 N형 영역 (25) 과 X 방향에서 이격되고 대향하여 배치되며, 고농도-도핑 N형 영역 (23) 과 고농도-도핑 N형 영역 (25) 간에 끼워넣어져 있다.
고농도-도핑 P형 영역 (16) 은 N웰 (21) 과 고농도-도핑 N형 영역 (13 및 23) 중 어느 영역으로부터 이격된 P웰 (12) 의 전체 주변영역에 배치되어, P웰 (12) 에 대하여 접촉 영역으로서, 사이리스터 (10 및 20) 에 대하여 보호 링으로서 기능한다.
사이리스터 (10) 는 4-영역 구조를 갖는데, P웰 (12), 고농도-도핑 N형 영역 (13), N웰 (11) 및 고농도-도핑 P 형 영역 (14) 이 P 전도형 (제 1 전도형) 제 1 웰, 제 1 웰에 형성된 N형 (제 2 전도형) 확산영역, 반도체 기판에 형성된 제 2 전도형 제 2 웰, 및 제 2 웰에 형성된 제 1 전도형 확산 영역을 구성한다. 사이리스터 (20) 는 4-영역 구조를 갖는데, P웰 (12), 고농도-도핑 N형 영역 (23), N웰 (21) 및 고농도-도핑 P형 영역 (24) 이 제 1 전도형 제 1 웰, 제 1 웰에 형성된 제 2 전도형 확산 영역, 반도체 기판에 형성된 제 2 전도형 제 2 웰, 및 제 2 웰에 형성된 제 1 전도형 확산 영역을 구성한다.
본 실시형태의 ESD 보호 회로 (40) 의 동작시, ESD 스트레스를 인가하여 접지 라인 (GND1) 으로부터 접지 라인 (GND2) 으로 전류를 전달하는 경우, 사이리스터 (10) 는 ESD 보호 디바이스로서 기능한다. 더욱 자세하게는, 도 3a 및 도 3b를 참조하면, 양의 ESD 스트레스를 접지 라인 (GND1) 에 인가하는 경우, 전류 (I1) 는 사이리스터 (10) 의 애노드 (10A) 를 구성하는 고농도-도핑 P형 영역 (14) 으로부터 N웰 (11) 및 고농도-도핑 N형 영역 (15) 을 통하여 접지 라인 (GND2) 으로 흐른다. 따라서, 고농도-도핑 P형 영역 (14), N웰 (11) 및 P웰 (12) 에 의해 형성된 기생 PNP 트랜지스터 (81) 는 턴온하며, N웰 (11), P웰 (12) 및 고농도-도핑 N형영역 (13) 에 의해 형성된 또 다른 기생 NPN 트랜지스터 (82) 의 턴온에 후속하여, 사이리스터 (10) 가 턴온하여, 전류 (ISCR) 가 낮은 저항을 가진 접지 라인 (GND2) 으로 방전한다.
한편, ESD 스트레스를 인가하여 접지 라인 (GND2) 으로부터 접지 라인 (GND1) 으로 전류를 전달하는 경우, 사이리스터 (20) 는 ESD 보호 디바이스로서 기능한다. 더욱 자세하게는, 도 4a 및 도 4b를 참조하면, 양의 ESD 스트레스를 접지 라인 (GND2) 에 인가하는 경우, 모두 실질적으로 동시에, 전류 (I1) 는 사이리스터 (20) 의 애노드 (20A) 를 구성하는 고농도-도핑 P 형 영역 (24) 으로부터 N웰 (21) 및 고농도-도핑 N 형 영역 (25) 을 통하여 접지 라인 (GND1) 으로 전류가 흐르며, 전류 (I2) 는 고농도-도핑 P 형 영역 (16) 영역으로부터 P 웰 (12) 및 고농도-도핑 N 형 영역 (23) 을 통하여 접지 라인 (GND1) 으로 흐르고, 전류 (I3) 는 고농도-도핑 P 형 영역 (16) 으로부터 N웰 (21) 및 고농도-도핑 N 형 영역 (25) 을 통하여 접지 라인 (GND1) 으로 흐른다. 따라서, N웰 (21) 의 웰 저항 (Rnw) 과 P웰 (12) 의 웰 저항 (Rpw) 으로부터 생기는 특정 전압 차이의 발생시, 사이리스터 (20) 는 턴온하여, 전류 (ISCR) 를 낮은 저항을 가진 접지 라인 (GND1) 으로 방전한다.
상술한 바와 같이, 2개의 사이리스터가 제 1 노드 (N1) 와 제 2 노드 (N2) 간에 반대 방향에서 서로 평행하게 접속하는 구성에 의해, 제 1 노드 (N1) 와 제 2 노드 (N2) 중 어느 한 노드에 ESD 스트레스의 인가시 사이리스터들중 한 사이리스터를 턴온시켜, ESD 스트레스를 제 1 노드 (N1) 와 제 2 노드 (N2) 중 다른 한 노드로 방전시킨다. 또한, ON 상태에서 사이리스터의 ON 저항이, 동일한 크기를 갖는 다이오드의 ON 저항보다 상당히 낮기 때문에, 보호 디바이스에 대하여 동일한 크기에서 ESD 전류의 방전 동안에 원하는 낮은 저항을 달성할 수 있다. 이에 의해, LSI의 정상 동작동안에 서로 분리되어 있을 필요가 있는 접지 라인의 기생 용량이 보다 낮은 값을 소모함으로써, 기생 용량을 통한 잡음의 전달을 억제할 수 있다.
이하, 도 2의 선 A-A’를 따라 절단한 단면도인, ESD 보호 회로 (40) 의 제조 단계를 연속하여 나타내는 도 5a 내지 도 5f를 참조하여, 본 실시형태의 ESD 보호 회로 (40) 를 제조하는 프로세스를 설명한다.
도 2의 ESD 보호 회로 (40) 의 크기는, 고농도-도핑 N 형 영역 (13, 15, 23 및 25) 이 Y 방향에서 Wn= 50㎛인 길이를 가지며, 고농도-도핑 P 형 영역 (14, 24) 이 Y 방향에서 길이 Wp= 50㎛ 인 길이를 갖는 것으로 나타낸다. 고농도-도핑 P 형 영역 (14) 과, X 방향에서 고농도-도핑 P 형 영역 (14) 과 대향하는 N웰 (11) 의 에지간의 갭에 더하여, 고농도-도핑 P 형 영역 (24) 과, X 방향에서 고농도-도핑 P 형 영역 (24) 과 대향하는 N웰 (21) 의 에지간의 갭은 dwa=0.4㎛으로 설정하는 한편, 고농도-도핑 N 형 영역 (13) 과, X 방향에서 고농도-도핑 N 형 영역 (13) 과 대향하는 N웰 (11) 의 에지간의 갭에 더하여, 고농도-도핑 N 형 영역 (23) 과, X 방향에서 고농도-도핑 N 형 영역 (23) 과 대향하는 N웰 (21) 의 에지간의 갭은 dwc=0.4㎛으로 설정한다. 그러나, 첨부한 도면에는, 보다 나은 이해를 위하여 어떠한 스케일도 표시하지 않았다.
먼저, 도 5a에 나타낸 바와 같이, 약 10Ω-cm인 비저항을 갖는 P 형 실리콘 기판 (30) 을 준비한다. 도 5b에 나타낸 바와 같이, 이온 주입 기술을 이용하 여, 약 5×1017cm-3 인 불순물 농도를 갖는 N웰 (11 및 21) 과 약 5×1017cm
-3 인 불순물 농도를 갖는 P웰 (12) 을 실리콘 기판 (30) 의 주면의 특정위치에 형성한다.
다음, 도 5c에 나타낸 바와 같이, 디바이스 영역을 서로 분리하는 쉘로우 트렌치 분리 기술을 이용하여 분리 트랜치 (55) 를 형성한다. 이후, 게이트 절연막 (도시 생략) 을 실리콘 표면상에 성장시킨 다음, 폴리실리콘의 성막과 그의 패터닝을 수행하여 게이트 구조물 (도시 생략) 을 형성한다.
다음, 포토레지스트 패턴 (61) 을 형성하여 이온주입할 원하는 영역 이외의 영역을 커버한 후, 도 5d에 나타낸 바와 같이, 예를 들면, 포토레지스트 패턴 (61) 을 마스크로 이용하여 약 1×1015/cm2 인 주입량에서 10keV인 가속 에너지로 원하는 영역을 비소 (As) 로 이온 주입하여 고농도-도핑 N형 영역 (13 및 15) 을 포함한 N 형 영역을 형성한다.
다음, 또 다른 포토레지스트 패턴 (63) 을 형성한 후, 이온 주입할 원하는 영역 이외의 영역을 커버한 후, 도 5e에 나타낸 바와 같이, 또 다른 포토레지스트 패턴 (63) 을 마스크로 이용하여 약 1×1015/cm2 인 주입량에서 5keV인 가속 에너지로 원하는 영역을 붕소 (B) 로 이온 주입하여 고농도-도핑 P형 영역 (14 및 16) 을 포함한 P 형 영역을 형성한다.
알려진 프로세스를 이용하여, 원하는 콘택트 홀을 형성한 다음, 도 5f에 나타낸 바와 같이, 금속과 같은 도전성 재료의 성막과 패터닝에 의해 배선 라인 (71) 을 형성하고, 후속해서 층간 절연막의 반복 성장과 패터닝, 및 금속의 성장과 패터 닝에 의해 다층 배선구조를 얻는다.
상술한 프로세스는 일반적인 CMOS LSI를 형성하는데 이용한 것으로, 본 실시형태의 ESD 보호회로에 대한 프로세스에 특정되는 것은 아니다. 즉, 일반적인 CMOS LSI에 대한 제조 프로세스에 어떠한 특정 프로세스를 추가한 것이 아니며, 상술한 프로세스에서의 프로세스 조건과 패턴 크기는 본 실시형태의 ESD 보호회로의 ESD 성능과 일반적인 CMOS LSI에 대한 프로세스 조건에 부합하는 한, 소망에 따라 선택할 수 있다.
본 발명은 상술한 특정 실시형태로 한정되지 않는다. 예를 들면, 보호 회로의 패턴 형상을 소망에 따라 변경할 수 있다. 이하, 상술한 실시형태로부터의 변형을 설명하며, 제 1 전도형과 제 2 전도형은 각각 P형과 N형이며, 상술한 실시형태의 경우와 마찬가지로, 보호 디바이스는 P 형 실리콘 기판의 주면에 형성한다.
도 6a 및 도6b를 참조하면, 상술한 실시형태로부터의 제 1 변형에서는, 사이리스터 (10) 와 사이리스터 (20) 를 상이한 P웰내에 형성한다. 더욱 자세하게는, 반도체 기판 (30) 은 내부에 제 1 웰 (N 웰; 11), N 웰 (11) 과 이격되어 배치된 제 2 웰 (N 웰; 21), N 웰 (11) 을 둘러싸는 제 3 웰 (P 웰; 12), 및 N 웰 (21) 을 둘러싸고 P 웰 (12) 과 이격되어 배치된 제 4 웰 (P 웰; 22) 을 포함한다.
N 웰 (11) 보다 높은 불순물 농도를 갖는 제 1 확산 영역 (고농도-도핑 N 형 영역; 13) 은 N 웰 (11) 과 대향하며 P 웰 (12) 내에 배치되어, 제 1 노드 또는 제 1 라인으로서 기능하며 접지 라인 (GND2) 과 접속한다. N 웰 (21) 보다 높은 불순물 농도를 갖는 제 2 확산 영역 (고농도-도핑 N 형 영역; 23) 은 N 웰 (21) 과 대향하며 P 웰 (22) 내에 배치되어, 제 2 노드 또는 제 2 라인으로서 기능하며 접지 라인 (GND1) 과 접속한다.
N 웰 (11) 보다 높은 불순물 농도를 갖는 제 3 확산 영역 (고농도-도핑 N 형 영역; 15) 은 N 웰 (11) 내에 배치되며 접지 라인 (GND2) 과 접속한다. N 웰 (21) 보다 높은 불순물 농도를 갖는 제 4 확산 영역 (고농도-도핑 N 형 영역; 25) 은 N 웰 (21) 내에 배치되며 접지 라인 (GND1) 과 접속한다. P 웰 (12) 보다 높은 불순물 농도를 갖는 제 5 확산 영역 (고농도-도핑 P 형 영역; 14) 은 고농도-도핑 N 형 영역 (13) 과 고농도-도핑 N 형 영역 (15) 간의 N 웰 (11) 내에 배치되며 접지 라인 (GND1) 과 접속한다. P 웰 (22) 보다 높은 불순물 농도를 갖는 제 6 확산 영역 (고농도-도핑 P 형 영역; 24) 은 고농도-도핑 N 형 영역 (23) 과 고농도-도핑 N 형 영역 (25) 간의 N 웰 (21) 내에 배치되며 접지 라인 (GND2) 과 접속한다. P 웰 (12) 보다 높은 불순물 농도를 갖는 제 7 확산 영역 (고농도-도핑 P 형 영역; 16) 은 P 웰 (12) 의 주변영역에 배치되며 접지 라인 (GND2) 과 접속한다. P 웰 (22) 보다 높은 불순물 농도를 갖는 제 8 확산 영역 (고농도-도핑 P 형 영역; 26) 은 P 웰 (22) 의 주변영역에 배치되며 접지 라인 (GND1) 과 접속한다.
N 웰 (11), P 웰 (12), 고농도-도핑 N 형 영역 (13) 및 고농도-도핑 P 형 영역 (14) 은 사이리스터 (10a) 를 공동으로 형성하며, 고농도-도핑 N 형 영역 (13), 고농도-도핑 P 형 영역 (14) 및 N 웰 (11) 은 캐소드, 애노드 및 게이트로서 각각 기능한다. 이와 유사하게, N 웰 (21), P 웰 (22), 고농도-도핑 N 형 영역 (23) 및 고농도-도핑 P 형 영역 (24) 은 사이리스터 (20a) 를 공동으로 형성하며, 고농도-도핑 N 형 영역 (23), 고농도-도핑 P 형 영역 (24) 및 N 웰 (21) 은 캐소드, 애노드 및 게이트로서 각각 기능한다.
양측이 직사각형 형상인 N 웰 (11) 및 N 웰 (21) 은 Y 방향에서 서로 이격되어 배치된다. 양측이 직사각형 형상인 P 웰 (12) 및 P 웰 (22) 은 N 웰 (11) 및 N 웰 (21) 을 각각 둘러싸며 Y 방향에서 서로 이격되어 배치된다.
고농도-도핑 N 형 영역 (13) 은 직사각형 형상으로, Y 방향에서 N 웰 (11) 과 이격되어 P 웰 (12) 에 배치되며 X 방향으로 연장하는 N 웰 (11) 의 에지와 대향하며 X 방향으로 연장하는 에지를 갖는다. 고농도-도핑 N 형 영역 (23) 은 직사각형 형상으로, Y 방향에서 N 웰 (21) 과 이격되어 P 웰 (22) 에 배치되며 X 방향으로 연장하는 N 웰 (21) 의 에지와 대향하며 X 방향으로 연장하는 에지를 갖는다.
고농도-도핑 P 형 영역 (14) 및 고농도-도핑 N 형 영역 (15) 은 Y 방향에서 서로 이격되어 N 웰 (11) 에 배치되며, 서로 대향하여 X 방향으로 연장하는 에지를 갖는다. 고농도-도핑 P 형 영역 (14) 은 고농도-도핑 N 형 영역 (13) 과 고농도-도핑 N 형 영역 (15) 간에 끼워져 있다. 고농도-도핑 P 형 영역 (24) 및 고농도-도핑 N 형 영역 (25) 은 Y 방향에서 서로 이격되어 N 웰 (21) 에 배치되며, 서로 대향하여 X 방향으로 연장하는 에지를 갖는다. 고농도-도핑 P 형 영역 (24) 은 고농도-도핑 N 형 영역 (23) 과 고농도-도핑 N 형 영역 (25) 간에 끼워져 있다.
고농도-도핑 P 형 영역 (16) 은 고농도-도핑 N 형 영역 (13) 과 N 웰 (11) 중 어느 하나와 이격된 P 웰 (12) 의 전체주변을 따라 배치되며 P 웰 (12) 에 대하여 콘택트 영역으로서 그리고 사이리스터 (10a) 에 대하여 보호링으로서 기능한다. 이와 유사하게, 고농도-도핑 P 형 영역 (26) 은 고농도-도핑 N 형 영역 (23) 과 N 웰 (21) 중 어느 하나와 이격된 P 웰 (22) 의 전체주변을 따라 배치되며 P 웰 (22) 에 대하여 콘택트 영역으로서 그리고 사이리스터 (20a) 에 대하여 보호링으로서 기능한다.
상술한 제 1 변형에서는, 사이리스터 (10a 및 20a) 는 상술한 실시형태의 사이리스터 (10 및 20) 와 동일한 4-영역 구조를 갖는다. 고농도-도핑 P 형 영역 (16) 에 의해 구현되는 사이리스터 (10a) 의 보호링은 접지 라인 (GND2) 과 접속하며, 고농도-도핑 P 형 영역 (26) 에 의해 구현되는 사이리스터 (20a) 의 보호링은 접지 라인 (GND1) 과 접속한다. 이 구성에서, ESD 스트레스를 인가하여 전류가 접지 라인 (GND1) 으로부터 접지 라인 (GND2) 으로 흐르는 경우, 상술한 실시형태의 사이리스터 (10) 와 동일하게 사이리스터 (10a) 는 보호 디바이스로서 기능한다. 한편, ESD 스트레스를 인가하여 전류가 접지 라인 (GND2) 으로부터 접지 라인 (GND1) 으로 흐르는 경우, 상술한 실시형태의 사이리스터 (20) 와 동일하게 사이리스터 (20a) 는 보호 디바이스로서 기능한다. 즉, 접지 라인 (GND1) 과 접지 라인 (GND2) 간의 보호 회로의 대칭 동작을 달성할 수 있다.
그러나, 고농도-도핑 P 형 영역 (16 및 26) 이 접지 라인 (GND2) 과 접지 라 인 (GND1) 과 각각 접속하며, 접지 라인 (GND1) 과 접지 라인 (GND2) 이 P 형 실리콘 기판 (30) 을 통하여 서로 접속한다. 따라서, 접지 라인들 간에 또는 전력원 시스템들 간에 고주파 잡음의 전달을 효과적으로 억제하기 위하여, 고농도-도핑 P 형 영역 (16) 과 고농도-도핑 P 형 영역 (26) 간의 갭 (Wg) 을 P형 실리콘 기판 (30) 의 비저항에 의존하여 충분한 거리로 두어야 한다. 제 1 변형에서, 고농도-도핑 P 형 영역 (16 및 26) 은 접지 라인 (GND1) 과 접지 라인 (GND2) 중 어느 하나와 접속할 수 있다.
도 7a 및 도 7b를 참조하면, 상술한 실시형태로부터의 제 2 변형을 설명한다. 이 변형에서, 사이리스터 (20b) 는 X 방향에서 P 웰 (12) 의 중심 라인에 대하여 도 2에 나타낸 사이리스터 (20) 의 구조를 역으로 하여 얻은 구성을 갖는다. 제 2 변형의 다른 구성들은 접지 라인 (GND1) 과 접지 라인 (GND2) 과의 접속에 더하여 사이리스터 (10a, 20a) 의 기능 및 구조를 포함하여 상술한 실시형태와 동일하다.
도 8a 및 도 8b를 참조하면, 상술한 실시형태로부터의 제 3 변형을 설명한다. 이 변형은 사이리스터 (10, 20) 의 구조를 90 도 만큼 회전하여 Y 방향에서 이 영역들을 재배열하여 얻는다. 즉, 이 변형은 제 1 변형에서의 P웰 (12) 과 P웰 (22) 을 서로 결합하여 얻는데, 이 P웰 (12) 과 P웰 (22) 은 접지 라인 (GND1) 또는 접지 라인 (GND2) 과 접속할 수 있다. 이 변형의 ESD 보호회로는 Y 방향으로 연장하는 접지 라인 (GND1) 과 접지 라인 (GND2) 간에 배치된다. 이 변형은, 접지 라인들과 영역들간의 접속에 대한 패터닝 설계를 단순화시킨다는 이점을 갖는다.
도 9a 및 도 9b는 제 2 변형으로부터의 또 다른 변형을 나타낸다. 이들 변형은, 접지 라인 (GND1) 과 접지 라인 (GND2) 간에 적절한 직사각형 영역을 구할 수 없는 경우에 적용하는 것이 바람직하다. 이들 변형에서, 사이리스터 (10) 의 패턴과 사이리스터 (20) 의 패턴간을 X 방향으로 오프셋하는데, 예를 들면, X 방향에서 사이리스터 (20b) 의 영역 (24) 과 정렬하는 사이리스터 (10b) 의 영역 (15) 은 Y 방향으로 연장하는 라인을 통하여 접속한다.
상술한 바와 같이, ESD 보호회로의 패턴은 보호할 접지 라인들간의 위치적 관계 및 접지 라인들과 ESD 보호회로간의 위치적 관계에 의존하여 소형크기를 얻도록 선택할 수 있다.
도 14a 및 도 14b 는 더 많은 수의 전력원 시스템을 포함한 LSIs의 간단한 경우로서 4개의 전력원 시스템을 갖는 LSIs에서의 ESD 보호회로를 나타낸다. 도 14a에서, 본 발명에 따른 각각의 ESD 보호회로 (1a 내지 1f) 는 상이한 전력원 시스템을 갖는 내부 회로들에 대하여 접지 라인 (GND1 내지 GND4) 중 각각 2개의 접지 라인간에 배치된다. 도 14b에서, 공통노드 (41) 가 4개의 접지 라인 (GND1 내지 GND4) 에 대하여 제공되는데, 본 발명의 각각의 ESD 보호회로 (1a 내지 1d) 는 공통 노드 (41) 와 접지 라인 (GND1 내지 GND4) 중 대응하는 하나의 접지 라인간에 배치된다. 도 14b의 경우, ESD 보호회로가 접지 라인들간의 미소하게 높은 전압으로 동작하지만, ESD 보호회로의 수는 감소될 수 있다.
상술한 실시형태는 단지 예를 들기 위하여 설명한 것이기 때문에, 본 발명은 상술한 실시형태로만 한정되지 않으며, 본 발명의 범위에 벗어나지 않고 여러 변형과 변경을 용이하게 구현할 수 있다.
본 발명에 의해, LSI의 정상 동작동안에 서로 분리되어 있을 필요가 있는 접지 라인의 기생 용량이 보다 낮은 값을 소모함으로써, 기생 용량을 통한 잡음의 전달을 억제할 수 있다.
Claims (16)
- 정전기 방전 (ESD) 보호 회로 (40) 에 있어서,제 1 노드 및 제 2 노드 (N1, N2);상기 제 1 노드 (N1) 에 접속된 애노드 (10A), 및 양쪽 모두 상기 제 2 노드에 접속된 캐소드 (10K) 및 게이트 (10G) 를 갖는 제 1 사이리스터 (10); 및상기 제 2 노드 (N2) 에 접속된 애노드 (20A), 및 양쪽 모두 상기 제 1 노드 (N1) 에 접속된 캐소드 (20K) 및 게이트 (20G) 를 갖는 제 2 사이리스터 (20) 를 포함하고,상기 제 1 노드 (N1) 에 인가된 ESD 전류를 상기 제 2 노드 (N2) 로 방전하고, 상기 제 2 노드 (N2) 에 인가된 ESD 전류를 상기 제 1 노드 (N1) 로 방전하며,상기 제 1 사이리스터 (10) 및 상기 제 2 사이리스터 (20) 각각은, 제 1 전도형의 제 1 웰 (12), 상기 제 1 웰에 형성된 제 2 전도형의 제 1 확산 영역 (13, 23), 상기 제 2 전도형의 제 2 웰 (11, 21), 및 상기 제 2 웰 (11, 21) 에 형성된 상기 제 1 전도형의 제 2 확산 영역 (14, 24) 을 포함하는 4-영역 구조를 가지고,상기 제 2 전도형은 상기 제 1 전도형에 반대이고,상기 ESD 보호 회로는상기 제 2 웰에 형성되는 상기 제 2 전도형의 제 3 확산 영역을 더 포함하며,상기 제 3 확산 영역은 상기 제 2 웰보다 높은 불순물 농도를 가지고,상기 제 2 확산 영역은 상기 제 1 노드 및 상기 제 2 노드 중 하나에 연결되고, 상기 제 3 확산 영역은 상기 제 1 노드 및 상기 제 2 노드 중 다른 하나에 연결되는 것을 특징으로 하는 정전기 방전 (ESD) 보호 회로 (40).
- 삭제
- 삭제
- 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로로서,제 1 노드 및 제 2 노드 (GND2, GND1);상기 제 1 전도형에 반대인 제 2 전도형의 제 1 웰 (11), 상기 제 1 웰 (11) 로부터 이격되어 배치된 상기 제 2 전도형의 제 2 웰 (21), 및 상기 제 1 웰 및 제 2 웰 (11, 21) 을 포위하고 상기 제 1 노드 (GND2) 에 접속된, 상기 제 1 전도형의 제 3 웰 (12);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 대향하여 상기 제 3 웰 (12) 에 형성되고 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 1 확산 영역 (13);상기 제 2 웰 (21) 보다 높은 불순물 농도를 가지며, 상기 제 2 웰 (21) 에 대향하여 상기 제 3 웰 (12) 에 형성되고 상기 제 2 노드 (GND1) 에 접속된, 상기 제 2 전도형의 제 2 확산 영역 (23);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 형성되고 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 3 확산 영역 (15);상기 제 2 웰 (21) 보다 높은 불순물 농도를 가지며, 상기 제 2 웰 (21) 에 형성되고 상기 제 2 노드 (GND1) 에 접속된, 상기 제 2 전도형의 제 4 확산 영역 (25);상기 제 3 웰 (12) 보다 높은 불순물 농도를 가지며, 상기 제 3 웰 (12) 로부터 이격되어 상기 제 1 웰 (11) 에 형성되고, 제 2 노드 (GND1) 에 접속된, 상기 제 1 전도형의 제 5 확산 영역 (14); 및상기 제 3 웰 (12) 보다 높은 불순물 농도를 갖지며, 상기 제 4 확산 영역 (25) 으로부터 이격되어 상기 제 2 웰 (21) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 1 전도형의 제 6 확산 영역 (24) 를 포함하고,상기 제 1 웰 내지 제 3 웰 (11, 21, 12) 은 상기 반도체 기판 (30) 의 표면 영역에 형성되는 것을 특징으로 하는 ESD 보호 회로.
- 제 4 항에 있어서,상기 제 1 확산 영역 (13) 은 상기 제 1 웰 (11) 의 에지에 대향하고 평행하게 연장하는 에지를 갖는 것을 특징으로 하는 ESD 보호 회로.
- 제 4 항에 있어서,상기 제 2 확산 영역 (23) 은 상기 제 2 웰 (21) 의 에지에 대향하고 평행하게 연장하는 에지를 갖는 것을 특징으로 하는 ESD 보호 회로.
- 제 4 항에 있어서,상기 제 5 확산 영역 (14) 은 상기 제 1 확산 영역 (13) 과 상기 제 3 확산 영역 (15) 사이에 배치되는 것을 특징으로 하는 ESD 보호 회로.
- 제 4 항에 있어서,상기 제 6 확산 영역 (24) 은 상기 제 2 확산 영역 (23) 과 상기 제 4 확산 영역 (25) 사이에 배치되는 것을 특징으로 하는 ESD 보호 회로.
- 삭제
- 삭제
- 삭제
- 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로로서,제 1 노드 및 제 2 노드 (GND2, GND1);상기 제 1 전도형에 반대인 제 2 전도형의 제 1 웰 (11), 상기 제 1 웰 (11) 로부터 이격되어 배치된 상기 제 2 전도형의 제 2 웰 (21), 상기 제 1 웰 (11) 을 포위하고 상기 제 1 노드 (GND2) 에 접속된 상기 제 1 전도형의 제 3 웰 (12), 및 상기 제 2 웰 (21) 을 포위하고 상기 제 3 웰 (12) 로부터 이격되어 배치되고 상기 제 2 노드 (GND1) 에 접속된 상기 제 1 전도형의 제 4 웰 (22);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 대향하여 상기 제 3 웰 (12) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 1 확산 영역 (13);상기 제 2 웰 (21) 보다 높은 불순물 농도를 가지며, 상기 제 2 웰 (21) 에 대향하여 상기 제 4 웰 (22) 에 형성되고, 상기 제 2 노드 (GND1) 에 접속된, 상기 제 2 전도형의 제 2 확산 영역 (23);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 3 확산 영역 (15);상기 제 2 웰 (21) 보다 높은 불순물 농도 가지며, 상기 제 2 웰 (21) 에 형성되고, 상기 제 2 노드 (GND1) 에 접속된 상기 제 2 전도형의 제 4 확산 영역 (25);상기 제 3 웰 (12) 보다 높은 불순물 농도를 가지며, 상기 제 3 확산 영역 (15) 으로부터 이격되어 상기 제 1 웰 (11) 에 형성되고, 제 2 노드 (GND1) 에 접속된, 상기 제 1 전도형의 제 5 확산 영역 (14); 및상기 제 4 웰 (22) 보다 높은 불순물 농도를 가지며, 상기 제 4 확산 영역 (25) 로부터 이격되어 상기 제 2 웰 (21) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 1 전도형의 제 6 확산 영역 (24) 을 포함하고,상기 제 1 웰 내지 제 4 웰 (11, 21, 12, 22) 는 상기 반도체 기판 (30) 의 표면 영역에 형성되는 것을 특징으로 하는 ESD 보호 회로.
- 제 1 전도형의 반도체 기판상에 형성된 ESD 보호 회로로서,제 1 노드 및 제 2 노드 (GND2, GND1);상기 제 1 전도형에 반대인 제 2 전도형의 제 1 웰 (11), 상기 제 1 웰 (11) 로부터 이격되어 배치된 상기 제 2 전도형의 제 2 웰 (21), 상기 제 1 웰 (11) 을 포위하고 상기 제 1 노드 (GND2) 에 접속된 상기 제 1 전도형의 제 3 웰 (12), 및 상기 제 2 웰 (21) 을 포위하고 상기 제 3 웰 (12) 로부터 이격되어 배치되고 상기 제 1 노드 (GND2) 에 접속된 상기 제 1 전도형의 제 4 웰 (12);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 대향하여 상기 제 3 웰 (12) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 1 확산 영역 (13);상기 제 2 웰 (21) 보다 높은 불순물 농도를 가지며, 상기 제 2 웰 (21) 에 대향하여 상기 제 4 웰 (12) 에 형성되고, 상기 제 2 노드 (GND1) 에 접속된, 상기 제 2 전도형의 제 2 확산 영역 (23);상기 제 1 웰 (11) 보다 높은 불순물 농도를 가지며, 상기 제 1 웰 (11) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 2 전도형의 제 3 확산 영역 (15);상기 제 2 웰 (21) 보다 높은 불순물 농도 가지며, 상기 제 2 웰 (21) 에 형성되고, 상기 제 2 노드 (GND1) 에 접속된 상기 제 2 전도형의 제 4 확산 영역 (25);상기 제 3 웰 (12) 보다 높은 불순물 농도를 갖고, 상기 제 3 확산 영역 (15) 로부터 이격되어 상기 제 1 웰 (11) 에 형성되고, 제 2 노드 (GND1) 에 접속된, 상기 제 1 전도형의 제 5 확산 영역 (14); 및상기 제 4 웰 (12) 보다 높은 불순물 농도를 갖고, 상기 제 4 확산 영역 (25) 으로부터 이격되어 상기 제 2 웰 (21) 에 형성되고, 상기 제 1 노드 (GND2) 에 접속된, 상기 제 1 전도형의 제 6 확산 영역 (24) 을 포함하고,상기 제 1 웰 내지 제 4 웰 (11, 21, 12, 12) 은 상기 반도체 기판 (30) 의 표면 영역에 형성되는 것을 특징으로 하는 ESD 보호 회로.
- 제 1 노드 및 제 2 노드;애노드, 캐소드, 제 1 게이트 및 제 2 게이트를 가지는 제 1 사이리스터;애노드, 캐소드, 제 1 게이트 및 제 2 게이트를 가지는 제 2 사이리스터를 포함하며,상기 제 1 사이리스터의 상기 캐소드, 상기 제 1 게이트 및 상기 제 2 게이트는 상기 제 1 노드에 연결되고, 상기 제 1 사이리스터의 상기 애노드는 상기 제 2 노드에 연결되며,상기 제 2 사이리스터의 상기 애노드 및 상기 제 2 게이트는 상기 제 1 노드에 연결되고, 상기 제 2 사이리스터의 상기 캐소드 및 상기 제 1 게이트는 상기 제 2 노드에 연결되는 것을 특징으로 하는 ESD 보호회로.
- 제 14 항에 있어서,상기 ESD 보호회로를 포함하는 반도체 장치의 통상 동작 모드 동안, 상기 제 1 노드 및 상기 제 2 노드는 공통 전위를 가지는 것을 특징으로 하는 ESD 보호회로.
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2002-00306992 | 2002-10-22 | ||
| JP2002306992A JP4215482B2 (ja) | 2002-10-22 | 2002-10-22 | 静電保護回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040035583A KR20040035583A (ko) | 2004-04-29 |
| KR100630649B1 true KR100630649B1 (ko) | 2006-10-02 |
Family
ID=32170924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030073969A KR100630649B1 (ko) | 2002-10-22 | 2003-10-22 | Ｅｓｄ 보호 회로 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6894321B2 (ko) |
| JP (1) | JP4215482B2 (ko) |
| KR (1) | KR100630649B1 (ko) |
| TW (1) | TWI226698B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4959139B2 (ja) * | 2005-01-27 | 2012-06-20 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| KR100617801B1 (ko) * | 2005-05-27 | 2006-08-28 | 삼성전자주식회사 | 이동통신 단말기의 정전기 및 감전 보호 장치 |
| KR100724335B1 (ko) * | 2005-08-10 | 2007-06-04 | 삼성전자주식회사 | 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체 |
| US7663190B2 (en) * | 2007-10-08 | 2010-02-16 | Intersil Americas Inc. | Tunable voltage isolation ground to ground ESD clamp |
| JP5310100B2 (ja) * | 2009-03-03 | 2013-10-09 | 富士通セミコンダクター株式会社 | 静電気保護回路および半導体装置 |
| US8493705B2 (en) * | 2010-12-30 | 2013-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge circuit for radio frequency transmitters |
| TWI501498B (zh) * | 2013-10-04 | 2015-09-21 | Silicon Motion Inc | 靜電放電保護電路及其靜電保護方法 |
| JP6512520B2 (ja) * | 2015-01-08 | 2019-05-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその設計方法 |
| US11342323B2 (en) | 2019-05-30 | 2022-05-24 | Analog Devices, Inc. | High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions |
| US11362203B2 (en) | 2019-09-26 | 2022-06-14 | Analog Devices, Inc. | Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions |
| CN113192932B (zh) * | 2021-04-28 | 2024-03-08 | 上海华力微电子有限公司 | 测试结构及测试方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693497B2 (ja) | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
| JP2870514B2 (ja) | 1996-12-16 | 1999-03-17 | 日本電気株式会社 | 半導体装置 |
| US6188088B1 (en) * | 1999-07-08 | 2001-02-13 | Maxim Integrated Products, Inc. | Electrostatic discharge protection for analog switches |
-
2002
- 2002-10-22 JP JP2002306992A patent/JP4215482B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-22 US US10/689,723 patent/US6894321B2/en not_active Expired - Fee Related
- 2003-10-22 TW TW092129241A patent/TWI226698B/zh not_active IP Right Cessation
- 2003-10-22 KR KR1020030073969A patent/KR100630649B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200409338A (en) | 2004-06-01 |
| KR20040035583A (ko) | 2004-04-29 |
| US6894321B2 (en) | 2005-05-17 |
| JP4215482B2 (ja) | 2009-01-28 |
| TWI226698B (en) | 2005-01-11 |
| US20040084730A1 (en) | 2004-05-06 |
| JP2004146440A (ja) | 2004-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108987462B (zh) | 具有深沟槽耗尽和隔离结构的开关 | |
| KR100431066B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| US8299533B2 (en) | Vertical NPNP structure in a triple well CMOS process | |
| US9633990B2 (en) | Bi-directional ESD protection device | |
| US20210407988A1 (en) | Methods of fabricating single-stack bipolar-based esd protection devices | |
| US7195958B1 (en) | Methods of fabricating ESD protection structures | |
| JP4312451B2 (ja) | 静電気保護素子及び半導体装置 | |
| JP3090081B2 (ja) | 半導体装置 | |
| TW201019422A (en) | Semiconductor device and method for manufacturing the same | |
| KR100630649B1 (ko) | Ｅｓｄ 보호 회로 | |
| US7456440B2 (en) | Electrostatic protection device | |
| US20200203334A1 (en) | Semiconductor integrated circuit device | |
| US10366975B1 (en) | Electrostatic discharge protective structures | |
| US11430881B2 (en) | Diode triggered compact silicon controlled rectifier | |
| JP3266644B2 (ja) | ゲートアレイ装置 | |
| CN110581126B (zh) | 含静电放电保护电路的半导体集成电路器件及其制造方法 | |
| JP2007019413A (ja) | 保護回路用半導体装置 | |
| EP3621111B1 (en) | Gated diode having fingers with elevated gates | |
| CN110137170B (zh) | 静电放电保护器件及其形成方法、静电放电保护结构 | |
| JPH11251533A (ja) | 半導体集積回路装置及びその製造方法 | |
| WO2023167083A1 (ja) | 半導体集積回路装置 | |
| US11398549B2 (en) | Thyristor semiconductor device and corresponding manufacturing method | |
| US6677215B2 (en) | Method of fabricating a diode protecting a gate electrode of a field effect transistor | |
| KR20020078073A (ko) | 정전기 보호장치가 구비된 반도체 장치 및 그의 제조방법 | |
| US20230238378A1 (en) | Semiconductor protection devices with high area efficiency |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120907 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130903 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |