TW202343736A - 具有高面積效率的半導體保護裝置 - Google Patents

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沙羅 詹姆士 迪
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Abstract

本揭露闡述具有高面積效率的半導體裝置。此一半導體裝置(200)可係定位在一隔離結構(245)內，且包含耦合至該隔離結構(245)之二極體。以此方式，該等半導體裝置利用在其他情況下可保留為一非作用空間(或不工作空間)的一區域來達成一較小佔用面積。進一步，該等半導體裝置可包含摻雜區(270、275)之多個指狀部，該等指狀部係水平地、垂直地或以水平與垂直之一組合方式配置。摻雜區之該等指狀部形成利用金屬線並聯連接之二極體，該等金屬線經平行化以有助於大量電流進行流動。具有經減小之長度之該等經平行化金屬線減輕了在ESD或突波事件期間與該等金屬線之寄生電阻相關聯之問題。

Description

具有高面積效率的半導體保護裝置
本揭露大體而言係關於半導體裝置之領域，且更特定而言係關於具有高面積效率的半導體保護裝置。
半導體晶片或積體電路(IC)通常包含連接在一起之多個功能區塊，諸如接收及傳輸電信號之一輸入/輸出(I/O)區塊、處置電信號之一信號處理區塊、管理IC之總功能態樣之一控制器區塊或諸如此類。IC之各功能區塊利用其自身的電源域進行操作，該等電源域具有不同操作特性。因此，各功能區塊之間的介面需要具有特定屬性，例如，隔離一個功能區塊與另一功能區塊之間的雜訊、在靜電放電(ESD)或突波事件期間在各功能區塊當中提供導電電流路徑，等等。
為此目的，可將一或多個半導體保護裝置放置在功能區塊之間的介面處。由於典型的IC包含大量此類保護裝置，因此使該等保護裝置具有面積效率以避免在處置所要ESD或突波電流位準時佔用IC之顯著面積將係合意的。在IC之正常操作期間，保護裝置係非作用的以便不會對正常操作造成干擾。儘管保護裝置係非作用的(例如，在一反向偏壓條件下之二極體)，但保護裝置之存在傾向於增加IC之寄生電容。因此，使保護裝置具有小佔用面積以為IC提供低電容亦將係合意的。
本揭露闡述具有高面積效率的半導體保護裝置。該等保護裝置可包含並聯且沿一相反方向連接之兩個或更多個二極體。本發明內容並非本揭露之一廣泛概述，且既不意欲識別本揭露之關鍵或緊要元件，亦不意欲劃定本揭露之範疇。相反，本發明內容之主要目的係以一簡化形式呈現本揭露之某些概念，以作為稍後所呈現之一更詳細說明之一前言。
在某些實施例中，一種半導體裝置包含：一第一二極體，其包含跨越一p型摻雜區及包含該p型摻雜區之一第一n型井之一第一pn接面，其中該第一n型井係耦合至一第一端子且該p型摻雜區係耦合至一第二端子；及一第二二極體，其包含跨越一p型井及與該p型井毗鄰之一第二n型井之一第二pn接面，其中該p型井係耦合至該第一端子且該第二n型井係耦合至該第二端子，且其中該第二n型井與環繞該半導體裝置之一隔離結構之一第三n型井重疊。
在某些實施例中，一種半導體裝置包含：一第一二極體，其包含跨越一n型摻雜區及包含該n型摻雜區之一p型井之一第一pn接面，其中該n型摻雜區係耦合至一第一端子且該p型井係耦合至一第二端子；及一第二二極體，其包含跨越一p型摻雜區及包含該p型摻雜區之一n型井之一第二pn接面，其中該p型摻雜區係耦合至該第一端子且該n型井係耦合至該第二端子，且其中該n型井與環繞該半導體裝置之一隔離結構之一深n型井重疊。
在某些實施例中，一種半導體裝置包含：一p型井，其包含一n型摻雜區，其中一第一二極體係形成為跨越該n型摻雜區及該p型井；及一n型井，其環繞該p型井，該n型井包含環繞該p型井之一p型摻雜區，其中一第二二極體係形成為跨越該p型摻雜區及該n型井，且其中該n型井與環繞該半導體裝置之一隔離結構之一深n型井重疊。
相關申請案之交叉參考
本專利申請案主張2022年1月24日提出申請之以「用於ESD保護之高度整合且緊湊的反平行二極體(Highly Integrated & Compact Anti-parallel Diodes for ESD Protection)」為標題之美國臨時專利申請案第63/302,409號之權益，該臨時專利申請案特此以其全文引用的方式併入本文中。
參考附圖闡述本揭露。各圖中之組件未按比例繪製。代替地，重點放在了清晰地對本揭露之總體特徵及原理進行圖解說明。參考各圖之實例實施例闡明諸多特定細節及關係以提供對本揭露之一理解。不同圖中之對應數字及符號通常係指對應部件，除非另外指示。將理解，各圖及實例並不意味著將本揭露之範疇限制於此等實例實施例，而藉助對所闡述或圖解說明之元件中之至少某些進行互換或修改，其他實施例係可能的。此外，當利用已知的組件可部分或完全地實施本揭露之元件時，闡述此等組件之有助於本揭露之一理解之彼等部分，且省略對此等組件之其他部分之詳細說明以便不會對本揭露造成模糊。
利用半導體程序技術可形成本文中所揭露之各種結構。舉例而言，利用沈積技術(例如，化學汽相沈積、物理汽相沈積、原子層沈積、旋塗、鍍覆)、熱程序技術(例如，氧化、氮化、磊晶)及/或其他合適的技術，可在一基板上方形成包含多種材料之層。類似地，例如利用蝕刻技術(例如，電漿(或乾式)蝕刻、濕式蝕刻)、化學機械平坦化及/或其他合適的技術，可選擇性地移除層之某些部分，該等技術中之某些技術可與光微影步驟進行組合。
本文中所闡述之半導體裝置、積體電路或IC組件可形成在包含各種半導體材料(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵、碳化矽或諸如此類)之一半導體基板(或晶粒)上。在某些情況下，基板係指一半導體晶圓。可藉由使用包含但不限於硼、銦、砷或磷之各種化學物種(其亦可被稱為受體或供體摻雜物原子)之摻雜技術來控制基板(或基板之區)之導電率(或電阻率)。藉由離子植入或其他合適的摻雜技術可在基板之初始形成或生成(或在基板上生成一磊晶層)期間執行摻雜。摻雜有p型摻雜物原子(例如，硼、銦或其他合適的受體摻雜物原子)之基板區或層可被稱為p型(第一導電率類型或p型摻雜)區、層、井或諸如此類。類似地，摻雜有n型摻雜物原子(例如，磷、砷或其他合適的供體摻雜物原子)之基板區或層可被稱為n型(第二導電率類型或n型摻雜)區、層、井或諸如此類。
如本文中使用，使用諸如「第一」及「第二」之術語來任意地對此等術語所闡述之元件之間進行區分。因此，在說明中及申請專利範圍中之此等術語並不意欲指示此等元件之時間優先或其他優先。此外，使用諸如「前」、「後」、「頂」、「底」、「上方」、「下方」、「垂直」、「水平」、「側向」、「低」、「高」、「較高」、「較低」或諸如此類之術語係指半導體裝置中之特徵鑒於各圖中所展示之定向的相對方向或位置。舉例而言，「較高」或「最高」可指比其他特徵定位在距一頁面之頂部更近之一特徵。應理解，如此使用之術語在適當之情形下可互換，使得本文中所闡述之技術之實施例能夠例如沿除本文中所圖解說明或以其他方式闡述之彼等定向之外的其他定向進行操作。在某些情況下，如本文中使用之術語「大約」可指引用值之±5%至±10%的變化。在其他情況下，術語「大約」可指引用值之±10%至±20%的變化。
本揭露闡述具有高面積效率的半導體裝置或電路。根據本揭露之半導體裝置包含耦合至圍繞半導體裝置之一隔離結構的二極體。以此方式，半導體裝置利用在其他情況下可保留為一非作用空間(或不工作空間)的一區域來改良其面積效率。半導體裝置可放置在IC之不同的電源域或接地域之間，來隔離自一個電源域(或接地域)至另一電源域(或接地域)之雜訊傳播。另外，在ESD或突波事件期間，半導體裝置可提供用於電流在IC之每對接腳之間進行流動之一持續的路徑，該等接腳可係連接至不同的功能區塊(及因此，不同的電源域或接地域)。根據本揭露之半導體裝置實驗性地表明瞭在維持相同或更優良效能(例如，ESD保護能力)的同時實現大約50%或更大的面積效率。
如本文中更詳細地闡述，半導體裝置可包含摻雜區(例如，摻雜有n型或p型摻雜物物種的一半導體基板之條帶)之多個指狀部，該等指狀部係水平地、垂直地或以水平與垂直之一組合方式配置。摻雜區之指狀部聯合與之連接之金屬線一起經配置以形成並聯連接之二極體，但該等二極體之陽極端子與陰極端子係反向的，亦即，其極性反向。換言之，一第一二極體之一陽極連接至一第二二極體之一陰極，且該第一二極體之一陰極連接至該第二二極體之一陽極。此等二極體可被稱為反平行(AP)二極體。此外，在ESD或突波事件期間，摻雜區之指狀部以有助於減小金屬線之長度之方式沿著電流流動方向配置。另外，金屬線經高度平行化以有助於攜載大量電流。具有經減小之長度之經平行化金屬線減輕了與金屬線之寄生電阻相關聯之問題。
圖1係根據本揭露之實施例之一半導體晶粒(或IC) 100之一示意圖。半導體晶粒100可係一混合式信號半導體晶片或一電源管理IC (PMIC)，該半導體晶粒包含多個功能區塊，該等功能區塊具有其自身電源域，例如類比電源域105 (亦個別地標識為105a至105c)、數位電源域110 (亦個別地標識為110a至110c)、時脈信號電源域115 (亦個別地標識為115a至115d)及電源域120 (亦個別地標識為120a及120b)。電源域120可係應用特定的，例如，用於PMIC之電源信號域。半導體晶粒100之每一個別電源域可具有不同操作特性，例如操作電壓位準、可容忍雜訊限度、接地電位或諸如此類。
半導體晶粒100包含AP二極體125 (AP二極體中之某些個別地標識為AP二極體125a至125i)，該等AP二極體中之每一者包含參考圖2A至圖5所闡述之半導體裝置之態樣。AP二極體125係位於兩個電源域之間。舉例而言，AP二極體125e位於具有類比接地(其可被視為相對無雜訊的接地)之類比電源域105a與具有電源接地(其可被視為相對有雜訊的接地)之電源域120a之間。AP二極體125在特定值內(例如，在300 mV內)緩解不同電源域之間的雜訊傳播。在某些實施例中，AP二極體125係堆疊的(例如，串聯連接)使得可在一更大值下(例如，在600 mV內)緩解雜訊傳播。另外，AP二極體125在不同電源域之間提供連接以安全地耗散由ESD或突波事件導致之電流。在此方面，半導體晶粒100之每一接腳透過一或多個AP二極體125耦合至另一接腳。舉例而言，連接至類比電源域105a之一接腳透過例如AP二極體125e、125d及125i耦合至連接至數位電源域110a之一接腳。
圖2A至圖2C圖解說明根據本揭露之實施例之一半導體裝置200之示意圖及一等效電路。圖2A展示由一隔離結構245環繞(封圍、圍繞)之半導體裝置200之一平面圖(其可被視為一合成佈局)；圖2B展示如圖2A中所標記之半導體裝置200及隔離結構245之一橫截面圖；圖2C係半導體裝置200之一等效電路。在下述討論中對此等圖同時進行闡述。
如圖2B中所展示，半導體裝置200可係利用一p型基板230製作，在該p型基板上形成一n型層235。此外，半導體裝置200包含在n型層235上形成之一p型層240。因此，n型層235係「掩埋」在p型層240下面，且可被稱為一n型掩埋層(NBL)。在某些實施例中，NBL 235之一淨摻雜密度可係大約1 × 10 18cm -3左右。在某些實施例中，NBL 235可省略。p型層240可係包含p型摻雜物原子之一磊晶層，且可被稱為一p型磊晶層240 (磊晶層240或p型磊晶層240)。在某些實施例中，p型磊晶層240之一淨摻雜密度可係小於1 × 10 16cm -3。在某些實施例中，在完成用以形成半導體裝置200之程序步驟之後，p型磊晶層240之厚度可係大約6微米(µm)。
如圖2A中繪示，半導體裝置200係由隔離結構245環繞。隔離結構245包含一深n型摻雜井246 (深n型井246)及一深溝槽隔離(DTI)結構247。深n型井246自半導體裝置200之p型磊晶層240之一表面201朝向基板230延伸，且連接至NBL 235。因此，深n型井246之深度大於磊晶層240之厚度(例如，大約6 µm)。在某些實施例中，深n型井246之深度可係距表面201大約9 µm。在某些實施例中，深n型井246之一淨摻雜密度可係大約1 × 10 18cm -3左右。由隔離結構245 (例如，深n型井246)圍繞之區域可被稱為一隔離槽250。因此，隔離槽250可係指受n型區侷限之p型磊晶層240。換言之，隔離槽250可由深n型井區246側向地環繞且藉由NBL 235與基板230垂直地分隔。
在某些實施例中，可自隔離結構245省略DTI結構247，如參考圖5所闡述。在此等實施例中，在完成用以形成半導體裝置(例如，半導體裝置500)之程序步驟後，p型磊晶層之厚度可係大約3 µm。此外，深n型井之深度大於磊晶層之厚度(例如，大約3 µm)，深n型井之深度可達距表面201深大約5.7 µm。
半導體裝置200包含一第一n型摻雜井260 (第一n型井260)。半導體裝置200亦包含環繞第一n型井260之一p型摻雜井265 (p型井265)。半導體裝置200亦包含環繞p型井265之一第二n型摻雜井261 (第二n型井261)。第二n型井261至少部分地與深n型井246重疊。此外，若隔離結構245包含DTI結構247，則第二n型井261可鄰接DTI結構247。在某些實施例中，第一n型井260及第二n型井261係同時形成的，例如在形成敞開對應於第一n型井260及第二n型井261之區之一光阻劑圖案之後，藉由執行離子植入程序步驟引入n型摻雜物原子。n型摻雜井及p型摻雜井之淨摻雜物濃度可係大約1 × 10 18cm -3左右。在某些實施例中，n型井260及261以及p型井265之深度可距表面201大約1.4 µm。因此，鑒於相比於具有一相對較深摻雜物分佈之深n型井246，n型井260及261以及p型井265具有相對較淺之摻雜物分佈，因此可被稱為淺n型井及一淺p型井，如圖2B中圖解說明。
第一n型井260包含至少一個p型摻雜區270 (圖2A及圖2B圖解說明兩個p型摻雜區270a及270b)及至少一個n型摻雜區275 (圖2A及圖2B圖解說明三個n型摻雜區275a至275c)。如圖2A及圖2B中所展示，第一n型井260內之p型摻雜區270及n型摻雜區275彼此交替。位於第一n型井260內之p型摻雜區270形成對應於如圖2B及圖2C中所標示之第一二極體D1之第一pn接面。第一n型井260係透過第一n型井260內之n型摻雜區275 (例如，n型摻雜區275a至275c)耦合至一第一端子N1/H (其可被稱為一節點1或一高節點)。第一n型井260內之p型摻雜區270係耦合至一第二端子N2/L (其可被稱為一節點2或一低節點)。第一端子及第二端子(例如，一高節點及一低節點)係任意地指定且因此在不影響半導體裝置200之操作之情況下可進行互換。n型摻雜區(其可被稱為n+區)及p型摻雜區(其可被稱為p+區)之淨摻雜物濃度可大於1 × 10 18cm -3。半導體裝置200亦包含如圖2B中所展示之淺溝槽隔離(STI)結構255，其將個別p型摻雜區270與個別n型摻雜區275彼此分隔(隔離)。在某些實施例中，可形成除STI結構255之外的隔離結構以將個別p型摻雜區270與個別n型摻雜區275彼此分隔，例如局部矽氧化(LOCOS)結構、矽化物區塊結構、多晶矽結構或諸如此類。
如上文所闡述，p型井265環繞第一n型井260，且第二n型井261環繞p型井265。因此，p型井265係位於第一n型井260與第二n型井261之間使得p型井265之一內邊界鄰接第一n型井260且p型井265之一外邊界鄰接第二n型井261。即，第二n型井261與p型井265之外邊界毗鄰。p型井265之外邊界與第二n型井261接觸形成對應於如圖2B及圖2C中所標示之第二二極體D2之一第二pn接面。換言之，第二二極體D2 (亦即，第二pn接面)係沿著p型井265之外邊界(或周邊)在p型井265與第二n型井261之間的介面處形成。p型井265係透過p型井265內之p型摻雜區(例如，p型摻雜區270c及270d)耦合至第一端子N1/H。第二n型井261係透過第二n型井261內之n型摻雜區(例如，n型摻雜區275d及275e)耦合至第二端子N2/L。因為第二n型井261與深n型井246重疊，因此將第二n型井261連接至第二端子N2/L之n型摻雜區(例如，n型摻雜區275d及275e)可被視為位於深n型井246內。
以此方式，第一二極體D1與第二二極體D2形成如圖2C中所展示之反平行二極體。換言之，在第二端子N2/L處第一二極體D1之一陽極(例如，p型摻雜區270a)連接至第二二極體D2之一陰極(例如，第二n型井261)，且在第一端子N1/H處第一二極體D1之一陰極(例如，第一n型井260)連接至第二二極體D2之一陽極(例如，p型井265)。參考圖1所闡述之AP二極體125可係半導體裝置200之實例或包含半導體裝置200之態樣。
如圖2A中所展示，半導體裝置200包含對應於第一端子N1/H之一第一導電結構280及對應於第二端子N2/L之一第二導電結構285。在某些實施例中，第一導電結構280及第二導電結構285包含金屬線(例如，鋁、銅、鎢)。此外，半導體裝置200包含將第一導電結構280及第二導電結構285連接至各別的p型摻雜區270及n型摻雜區275之接點290。p型摻雜區270與n型摻雜區275沿著p型磊晶層240之表面201沿一第一方向(例如，如沿圖2A中所展示之半導體裝置200之定向之一水平方向)彼此平行地延伸。第一導電結構280及第二導電結構285包含覆蓋接點290之部分(條帶或指狀部)，該等部分沿垂直於第一方向之一第二方向(例如，如沿圖2A中所展示之半導體裝置200之定向之一垂直方向)延伸。
導電結構280及285相對於p型摻雜區270及n型摻雜區275之佈局組態，聯合將p型摻雜區270及n型摻雜區275連接至各別的導電結構280及285之接點290之位置，有助於減小例如在ESD或突波事件期間電流流動穿過導電結構280及285之距離。該經減小之距離縮短第一導電結構280及第二導電結構285之導電條帶之長度，藉此減小該等導電條帶之薄片電阻，使得導電條帶上之電壓降之量可得以減小。具有彼此平行之多個條帶之導電結構280及285進一步幫助改良半導體裝置200之電流處置能力。
此外，半導體裝置200之佔用面積與隔離結構245之部分重疊。舉例而言，半導體裝置200之第二n型井261與隔離結構245之深n型井246重疊。換言之，半導體裝置200伸展(例如，擴展)至隔離槽250之邊界外。以此方式，當與侷限在隔離槽250內部、與隔離槽250 (例如，深n型井246)之邊界相距特定距離之其他AP二極體佈局相比時，半導體裝置200具有一經改良面積效率。
儘管圖2A至圖2C圖解說明包含兩個p型摻雜區270及三個n型摻雜區275之第一n型井260，但本揭露並不限於此。例如，第一n型井260可包含位於兩個n型摻雜區275之間的一個p型摻雜區270。此外，第一n型井260可包含彼此交替之三個或更多個p型摻雜區270及四個或更多個n型摻雜區275。
圖3A至圖3C圖解說明根據本揭露之實施例之一半導體裝置300之示意圖及一等效電路。圖3A展示由一隔離結構245環繞之半導體裝置300之一平面圖(其可被視為一合成佈局)；圖3B展示如圖3A中標記之半導體裝置300及隔離結構245之一橫截面圖；圖3C係半導體裝置300之一等效電路。在下述討論中對此等圖同時進行闡述。
半導體裝置300包含參考圖2A至圖2C所闡述之半導體裝置200之態樣。舉例而言，半導體裝置300包含如圖3B中所展示之一p型基板230、一n型掩埋層(NBL) 235及一p型磊晶層240。此外，半導體裝置300係由包含一深n型摻雜井246 (深n型井246)及一深溝槽隔離(DTI)結構247之隔離結構245環繞。深n型井246自半導體裝置300之表面301朝向基板230延伸，且連接至NBL 235。由隔離結構245 (例如，深n型井246)圍繞之區域可被稱為一隔離槽250。
半導體裝置300包含一p型摻雜井365 (p型井365)。半導體裝置300亦包含環繞p型井365之一n型摻雜井360 (n型井360)。n型井360至少部分地與深n型井246重疊。此外，若隔離結構245包含DTI結構247，則n型井360可鄰接DTI結構247。n型井360與p型井365分別包含第一n型井260及第二n型井261與p型井265之態樣，例如，摻雜物分佈、淨摻雜物濃度。因此，n型井360及p型井365可被稱為一淺n型井及一淺p型井。
p型井365包含至少一個n型摻雜區375 (圖3A及圖3B圖解說明兩個n型摻雜區375a及375b，該等n型摻雜區包含n型摻雜區275之態樣)及至少一個p型摻雜區370 (圖3A及圖3B圖解說明三個p型摻雜區370a至370c，該等p型摻雜區包含p型摻雜區270之態樣)。如圖3A及圖3B中所展示，p型井365內之p型摻雜區370與n型摻雜區375彼此交替。位於p型井365內之n型摻雜區375形成對應於如圖3B及圖3C中所標示之第一二極體D1之第一pn接面。p型井365內之n型摻雜區375係耦合至一第一端子N1/H (其可被稱為一節點1或一高節點)。p型井365係透過p型井365內之p型摻雜區370 (例如，p型摻雜區370a至370c)耦合至一第二端子N2/L (其可被稱為一節點2或一低節點)。
如上文所闡述，n型井360環繞(例如，封圍) p型井365。此外，n型井360包含至少一個p型摻雜區370 (圖3A及圖3B圖解說明兩個p型摻雜區370d及370e)及至少一個n型摻雜區375 (圖3A及圖3B圖解說明四個n型摻雜區375c至375f)。位於n型井360內之p型摻雜區370 (例如，p型摻雜區370d及370e)形成對應於如圖3B及圖3C中所標示之第二二極體D2之第二pn接面。n型井360內之p型摻雜區370 (例如，p型摻雜區370d及370e)係耦合至第一端子N1/H。n型井360係透過n型井360內之n型摻雜區375 (例如，n型摻雜區375c至375f)耦合至第二端子N2/L。如上文所闡述，n型井360與深n型井246重疊。因此，n型井360內之n型摻雜區375中之某些(例如，n型摻雜區375c及375e)亦可被視為位於深n型井246內。
以此方式，如圖3C中所展示，第一二極體D1與第二二極體D2形成反平行二極體。換言之，在第二端子N2/L處第一二極體D1之一陽極(例如，p型井365)連接至第二二極體D2之一陰極(例如，n型井360)，且在第一端子N1/H處第一二極體D1之一陰極(例如，n型摻雜區375a)連接至第二二極體D2之一陽極(例如，p型摻雜區370e)。參考圖1所闡述之AP二極體125可係半導體裝置300之實例或包含半導體裝置300之態樣。
半導體裝置300包含對應於第一端子N1/H之一第一導電結構380及對應於第二端子N2/L之一第二導電結構385，展示於圖3A中。第一導電結構380及第二導電結構385包含參考圖2A所闡述之第一導電結構280及第二導電結構285之態樣。半導體裝置300亦包含將第一導電結構380及第二導電結構385連接至各別的p型摻雜區370及n型摻雜區375之接點290。p型摻雜區370與n型摻雜區375沿著半導體裝置300之表面301沿一第一方向(例如，如沿圖3A中所展示之半導體裝置300之定向之一水平方向)彼此平行地延伸。第一導電結構380及第二導電結構385包含覆蓋接點290之部分(條帶或指狀部)，該等部分沿垂直於第一方向之一第二方向(例如，如沿圖3A中所展示之半導體裝置300之定向之一垂直方向)延伸。
與半導體裝置200一樣，導電結構380及385相對於p型摻雜區370及n型摻雜區375之佈局組態，聯合將p型摻雜區370及n型摻雜區375連接至各別的導電結構380及385之接點290之位置，有助於減小例如在ESD或突波事件期間電流流動穿過導電結構380及385之距離。該經減小之距離縮短第一導電結構380及第二導電結構385之導電條帶之長度，藉此減小該等導電條帶之薄片電阻，使得導電條帶上之電壓降之量可得以減小。具有彼此平行之多個條帶之導電結構380及385進一步幫助改良半導體裝置300之電流處置能力。
此外，半導體裝置300之佔用面積與隔離結構245之部分重疊。舉例而言，半導體裝置300之n型井360至少部分地與隔離結構245之深n型井246重疊。換言之，半導體裝置300伸展(例如，擴展)至隔離槽250之邊界外。當與侷限在隔離槽250內部、與隔離槽250 (例如，深n型井246)之邊界相距特定距離之其他AP二極體佈局相比時，半導體裝置300具有一經改良面積效率。
儘管圖3A至圖3C圖解說明包含兩個n型摻雜區375及三個p型摻雜區370之p型井365，但本揭露並不限於此。例如，p型井365可包含一個n型摻雜區375及兩個p型摻雜區370，p型摻雜區370中之每一者位於緊挨著n型摻雜區375之一各別側面之處。此外，p型井365可包含彼此交替之三個或更多個n型摻雜區375及四個或更多個p型摻雜區370。類似地，n型井360內之n型摻雜區375及p型摻雜區370之數量可在本揭露之範疇內進行改變(相比於圖3A及圖3B之彼等進行減少或增加)。舉例而言，代替在p型摻雜區370d (或p型摻雜區370e)之每側上具有兩個n型摻雜區375c及375d (或n型摻雜區375e及375f)，可省略n型摻雜區375d (或n型摻雜區375f)。
圖4圖解說明根據本揭露之實施例之一半導體裝置400之一示意圖。半導體裝置400包含參考圖2A至圖3C所闡述之半導體裝置200及300之態樣。舉例而言，半導體裝置400包含如圖3B中所展示之一p型基板230、一n型掩埋層(NBL) 235及一p型磊晶層240。圖4展示由一隔離結構245環繞之半導體裝置400之一平面圖(其可被視為一合成佈局)。半導體裝置400可被視為半導體裝置300之一變化形式，因為在半導體裝置400中將n型區375及p型區370旋轉了90度。因此，圖3B中所展示之橫截面圖對應於如圖4中標記之半導體裝置400之一橫截面圖。
半導體裝置400包含對應於各別第一端子N1/H及第二端子N2/L之第一導電結構480及第二導電結構485。在此方面，第一導電結構480及第二導電結構485可被視為具有第一導電結構380及第二導電結構385之經修改佈局以基於半導體裝置400之n型區375及p型區370之放置來形成AP二極體。此外，接點290經分佈使得p型摻雜區370及n型摻雜區375可適當地耦合至各別的第一導電結構480及第二導電結構485。因此，圖3C中所展示之等效電路可應用於半導體裝置400。
與半導體裝置300一樣，位於p型井365內之n型摻雜區375形成對應於如圖3B及圖3C中所標示之第一二極體D1之第一pn接面。p型井365內之n型摻雜區375係耦合至對應於第一端子N1/H之導電結構480。p型井365係透過p型井365內之p型摻雜區370耦合至對應於第二端子N2/L之導電結構485。
n型井360環繞(例如，封圍) p型井365。位於n型井360內之p型摻雜區370形成對應於如圖3B及圖3C中所標示之第二二極體D2之第二pn接面。n型井360內之p型摻雜區370係耦合至對應於第一端子N1/H之導電結構480。n型井360係透過n型井360內(或深n型井246內)之n型摻雜區375耦合至對應於第二端子N2/L之導電結構485。
以此方式，第一二極體D1與第二二極體D2形成如圖3C中所展示之反平行二極體。換言之，在第二端子N2/L處第一二極體D1之一陽極(例如，p型井365)連接至第二二極體D2之一陰極(例如，n型井360)，且在第一端子N1/H處第一二極體D1之一陰極(例如，p型井365內之n型摻雜區375)連接至第二二極體D2之一陽極(例如，n型井360內之p型摻雜區370)。參考圖1所闡述之AP二極體125可係半導體裝置400之實例或包含半導體裝置400之態樣。
如圖4中所展示，p型摻雜區370及n型摻雜區375沿著半導體裝置400之表面沿一第二方向(例如，如沿圖4中所展示之半導體裝置400之定向之一垂直方向)彼此平行地延伸。第一導電結構480及第二導電結構485包含覆蓋接點290之部分(條帶或指狀部)，該等部分與p型摻雜區370及n型摻雜區375沿相同方向(例如，第二方向、垂直方向)延伸。
與半導體裝置200及300一樣，導電結構480及485相對於p型摻雜區370及n型摻雜區375之佈局組態，聯合將p型摻雜區370及n型摻雜區375連接至各別的導電結構480及485之接點290之位置，有助於減小例如在ESD或突波事件期間電流流動穿過導電結構480及485之距離。該經減小之距離縮短第一導電結構480及第二導電結構485之導電條帶之長度，藉此減小該等導電條帶之薄片電阻，使得導電條帶上之電壓降之量可得以減小。具有彼此平行之多個條帶之導電結構480及485進一步幫助改良半導體裝置400之電流處置能力。此外，半導體裝置400之佔用面積與隔離結構245之部分重疊，例如，半導體裝置400之n型井360與隔離結構245之深n型井246重疊使得半導體裝置400具有一經改良面積效率。
圖5圖解說明根據本揭露之實施例之一半導體裝置500之一示意圖。圖5展示由包含一深n型井246之一隔離結構環繞之半導體裝置500之一平面圖(其可被視為一合成佈局)。與隔離結構245相比，環繞半導體裝置500之隔離結構缺少一DTI結構，例如，已自隔離結構245省略DTI結構247。半導體裝置500包含參考圖2A至圖4所闡述之半導體裝置200、300及400之態樣。舉例而言，半導體裝置500包含參考圖2B及圖3B所闡述之一p型基板230、一n型掩埋層(NBL) 235及一p型磊晶層240。深n型井246自半導體裝置500之表面朝向基板230延伸，且連接至NBL 235。由隔離結構(例如，深n型井246)環繞之區域可被稱為一隔離槽。半導體裝置500可被視為半導體裝置400之一變化形式，因為在半導體裝置500中對p型井365外之n型區375及p型區370進行修改以改良面積效率。
半導體裝置500包含一p型摻雜井365 (p型井365)。半導體裝置500亦包含環繞(例如，封圍) p型井365之一n型摻雜井360 (n型井360)。n型井360至少部分地與深n型井246重疊。n型井360與p型井365分別包含第一n型井260及第二n型井261與p型井265之態樣，例如，摻雜物分佈、淨摻雜物濃度。因此，n型井360及p型井365可被稱為一淺n型井及一淺p型井。
p型井365包含至少一個n型摻雜區375 (圖5圖解說明複數個n型摻雜區375)及至少一個p型摻雜區370 (圖5圖解說明複數個p型摻雜區370)。如圖5中所展示，p型井365內之p型摻雜區370及n型摻雜區375彼此交替。位於p型井365內之n型摻雜區375形成對應於第一二極體D1 (例如，圖3B及圖3C中所標示之D1二極體)之第一pn接面。p型井365內之n型摻雜區375係耦合至對應於一第一端子N1/H (其可被稱為一節點1或一高節點)之一第一導電結構580。p型井365係透過p型井365內之p型摻雜區370耦合至對應於一第二端子N2/L (其可被稱為一節點2或一低節點)之一第二導電結構585。
如上文所闡述，n型井360環繞(例如，封圍) p型井365。此外，n型井360包含至少一個p型摻雜區370 (圖5圖解說明兩個p型摻雜區370)及至少一個n型摻雜區375 (圖5圖解說明兩個n型摻雜區375a及375b)。此外，圖5繪示橫跨深n型井246及n型井360之一個n型摻雜區375c。位於n型井360內之p型摻雜區370形成對應於第二二極體D2 (例如，圖3B及圖3C中所標示之D2二極體)之第二pn接面。p型井365外之n型摻雜區375及p型摻雜區370環繞(例如，封圍) p型井365。以此方式，隔離槽之大部分區域用作n型摻雜區375及p型摻雜區370使得可進一步提高半導體裝置500之面積效率。
n型井360內之p型摻雜區370係耦合至第一端子N1/H (第一導電結構580)。n型井360係透過n型井360內之n型摻雜區375耦合至第二端子N2/L (第二導電結構585)。此外，橫跨深n型井246及n型井360之n型摻雜區375c亦係耦合至第二端子N2/L。以此方式，半導體裝置500之第一二極體D1與第二二極體D2形成如圖3C中所展示之反平行二極體。參考圖1所闡述之AP二極體125可係半導體裝置500之實例或包含半導體裝置500之態樣。
雖然上文已闡述本揭露之各種實施例，但應理解，該等實施例僅係以實例方式且不以限制方式呈現。在不背離本揭露之精神或範疇之情況下，可根據本文中之揭露內容對所揭露之實施例做出眾多改變。舉例而言，儘管上文參考圖2A至圖5所闡述之實例包含基於在一p型基板上方形成之一p型磊晶層之各種摻雜部分(例如，n型井、p型井、深n型井、n型摻雜區及p型摻雜區)，但在某些實施例中，反平行二極體可係基於在一n型基板上方形成之一n型磊晶層而製作，且各種摻雜部分處於相反極性，例如，對受體摻雜物原子與供體摻雜物原子進行了互換。此外，在某些實施例中，各種摻雜部分可係在一基板(n型晶圓或p型晶圓)中形成，在該基板上未形成一磊晶層。另外，雖然在圖解說明之實施例中各種特徵或組件已展示為具有特定配置或組態，但其他配置及組態係可能的。此外，在實例實施例之內容脈絡中所闡述之本技術之態樣可在其他實施例中進行組合或消除。因此，本揭露之廣度及範疇不受上述實施例中之任一者限制。
100:半導體晶粒/積體電路 105a:類比電源域 110a-110c:數位電源域 115a-115d:時脈信號電源域 120a-120b:電源域 125a-125i:反平行二極體 200:半導體裝置 201:表面 230:p型基板/基板 235:n型層/n型掩埋層 240:p型層/p型磊晶層/磊晶層 245:隔離結構 246:深n型摻雜井/深n型井/深n型井區 247:深溝槽隔離結構 250:隔離槽 255:淺溝槽隔離結構 260:第一n型摻雜井/第一n型井/n型井 261:第二n型摻雜井/第二n型井/n型井 265:p型摻雜井/p型井 270a-270d:p型摻雜區 275a-275e:n型摻雜區 280:第一導電結構/導電結構 285:第二導電結構/導電結構 290:接點 300:半導體裝置 301:表面 360:n型摻雜井/n型井 365:p型摻雜井/p型井 370:p型摻雜區/p型區 370a-370e:p型摻雜區 375:n型摻雜區/n型區 375a-375f:n型摻雜區 380:第一導電結構/導電結構 385:第二導電結構/導電結構 400:半導體裝置 480:第一導電結構/導電結構 485:第二導電結構/導電結構 500:半導體裝置 580:第一導電結構 585:第二導電結構 D1:第一二極體/二極體 D2:第二二極體/二極體 N1/H:第一端子 N2/L:第二端子
為了更完整地理解本揭露，現在聯合附圖來參考下述說明，附圖中：
圖1圖解說明根據本揭露之實施例之具有多個功能區塊及保護裝置之一半導體晶粒之一示意圖；
圖2A至圖2C圖解說明根據本揭露之實施例之一半導體裝置之示意圖及一等效電路；
圖3A至圖3C圖解說明根據本揭露之實施例之一半導體裝置之示意圖及一等效電路；
圖4圖解說明根據本揭露之實施例之一半導體裝置之一示意圖；且
圖5圖解說明根據本揭露之實施例之一半導體裝置之一示意圖。
200:半導體裝置
201:表面
230:p型基板/基板
235:n型層/n型掩埋層
240:p型層/p型磊晶層/磊晶層
245:隔離結構
246:深n型摻雜井/深n型井/深n型井區
247:深溝槽隔離結構
250:隔離槽
255:淺溝槽隔離結構
260:第一n型摻雜井/第一n型井/n型井
261:第二n型摻雜井/第二n型井/n型井
265:p型摻雜井/p型井
270a-270d:p型摻雜區
275a-275e:n型摻雜區
D1:第一二極體/二極體
D2:第二二極體/二極體
N1/H:第一端子
N2/L:第二端子

Claims (29)

  1. 一種半導體裝置，其包括： 一第一二極體，其包含跨越一p型摻雜區及包含該p型摻雜區之一第一n型井之一第一pn接面，其中該第一n型井係耦合至一第一端子且該p型摻雜區係耦合至一第二端子；及 一第二二極體，其包含跨越一p型井及與該p型井毗鄰之一第二n型井之一第二pn接面，其中該p型井係耦合至該第一端子且該第二n型井係耦合至該第二端子，且其中該第二n型井與環繞該半導體裝置之一隔離結構之一第三n型井重疊。
  2. 如請求項1之半導體裝置，其中該p型井鄰接該第一n型井。
  3. 如請求項1之半導體裝置，其中該第一n型井係透過該第一n型井內之一n型摻雜區耦合至該第一端子。
  4. 如請求項1之半導體裝置，其中該p型井係透過該p型井內之一p型摻雜區耦合至該第一端子。
  5. 如請求項1之半導體裝置，其中該第二n型井係透過該第三n型井內之一n型摻雜區耦合至該第二端子。
  6. 如請求項1之半導體裝置，其中該隔離結構包含鄰接該第二n型井之一深溝槽隔離(DTI)結構。
  7. 如請求項1之半導體裝置，其中該第三n型井係耦合至一n型掩埋層，該第一二極體及該第二二極體係位於該n型掩埋層上方。
  8. 如請求項1之半導體裝置，其中該p型井係耦合至一p型磊晶層，該第一二極體及該第二二極體係位於該p型磊晶層上方。
  9. 如請求項1之半導體裝置，其中該p型井環繞該第一n型井且該第二n型井環繞該p型井。
  10. 如請求項1之半導體裝置，其中該第二端子包含一導電結構，其中： 該p型摻雜區沿著該半導體裝置之一表面沿一第一方向延伸；且 該導電結構包含沿垂直於該第一方向之一第二方向延伸之一部分，該部分覆蓋與該p型摻雜區之一接點。
  11. 如請求項1之半導體裝置，其中該第一二極體與該第二二極體形成一反平行二極體。
  12. 一種半導體裝置，其包括： 一第一二極體，其包含跨越一n型摻雜區及包含該n型摻雜區之一p型井之一第一pn接面，其中該n型摻雜區係耦合至一第一端子且該p型井係耦合至一第二端子；及 一第二二極體，其包含跨越一p型摻雜區及包含該p型摻雜區之一n型井之一第二pn接面，其中該p型摻雜區係耦合至該第一端子且該n型井係耦合至該第二端子，且其中該n型井與環繞該半導體裝置之一隔離結構之一深n型井重疊。
  13. 如請求項12之半導體裝置，其中該p型井鄰接該n型井。
  14. 如請求項12之半導體裝置，其中該n型井係透過該深n型井內之一n型摻雜區耦合至該第二端子。
  15. 如請求項12之半導體裝置，其中該n型井係透過該n型井內之一n型摻雜區耦合至該第二端子。
  16. 如請求項12之半導體裝置，其中該p型井係透過該p型井內之一p型摻雜區耦合至該第二端子。
  17. 如請求項12之半導體裝置，其中該隔離結構包含鄰接該n型井之一深溝槽隔離(DTI)結構。
  18. 如請求項12之半導體裝置，其中該深n型井係耦合至一n型掩埋層，該第一二極體及該第二二極體係位於該n型掩埋層上方。
  19. 如請求項12之半導體裝置，其中該p型井係耦合至一p型磊晶層，該第一二極體及該第二二極體係位於該p型磊晶層上方。
  20. 如請求項12之半導體裝置，其中該n型井環繞該p型井。
  21. 如請求項12之半導體裝置，其中該第一端子包含一導電結構，其中： 該n型摻雜區沿著該半導體裝置之一表面沿一第一方向延伸；且 該導電結構包含沿垂直於該第一方向之一第二方向延伸之一部分，該部分覆蓋與該n型摻雜區之一接點。
  22. 如請求項12之半導體裝置，其中該第一端子包含一導電結構，其中： 該n型摻雜區沿著該半導體裝置之一表面沿一第一方向延伸；且 該導電結構包含沿該第一方向延伸之一部分，該部分覆蓋與該n型摻雜區之一接點。
  23. 如請求項12之半導體裝置，其中該第一二極體與該第二二極體形成一反平行二極體。
  24. 一種半導體裝置，其包括： 一p型井，其包含一n型摻雜區，其中一第一二極體係形成為跨越該n型摻雜區及該p型井；及 一n型井，其環繞該p型井，該n型井包含環繞該p型井之一p型摻雜區，其中一第二二極體係形成為跨越該p型摻雜區及該n型井，且其中該n型井與環繞該半導體裝置之一隔離結構之一深n型井重疊。
  25. 如請求項24之半導體裝置，其中該p型井鄰接該n型井。
  26. 如請求項24之半導體裝置，其中： 該p型井之該n型摻雜區係耦合至一第一端子； 該p型井係耦合至一第二端子； 該n型井之該p型摻雜區係耦合至該第一端子；且 該n型井係耦合至該第二端子。
  27. 如請求項26之半導體裝置，其中： 該p型井係透過該p型井內之一p型摻雜區耦合至該第二端子；且 該n型井係透過該n型井內之一n型摻雜區耦合至該第二端子，該n型摻雜區環繞該p型井。
  28. 如請求項26之半導體裝置，其中該第一端子包含一導電結構，其中： 該n型摻雜區沿著該半導體裝置之一表面沿一第一方向延伸；且 該導電結構包含沿該第一方向延伸之一部分，該部分覆蓋與該n型摻雜區之一接點。
  29. 如請求項24之半導體裝置，其中該第一二極體與該第二二極體形成一反平行二極體。
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