TWI742626B - 積體電路及形成半導體結構的方法 - Google Patents

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Abstract

本發明實施例提供一種積體電路。環繞式閘極奈米線電晶體具有垂直堆疊之複數奈米線通道、包裹奈米線通道的第一閘極介電層與包裹第一閘極介電層的第一閘極電極。環繞式閘極奈米片電晶體具有垂直堆疊之複數奈米片通道、包裹奈米片通道的第二閘極介電層與包裹第二閘極介電層的第二閘極電極。平面裝置具有平面通道、在平面通道上之第三閘極介電層與在第三閘極介電層上之第三閘極電極。第一與第二閘極介電層具有相同厚度。第三閘極介電層比第一和第二閘極介電層厚。奈米線通道與奈米片通道的寬度是小於平面通道的寬度。

Description

積體電路及形成半導體結構的方法
本揭露係有關於一種半導體裝置，且特別係有關於一種具有環繞式閘極裝置和平面裝置的半導體裝置。
垂直堆疊的環繞式閘極（gate-all-around，GAA）的水平奈米線（nanowire，NW）和奈米片（nanosheet，NS）裝置是有希望的下一世代積體電路（IC），因為它們具有良好的可控性閘極、低漏電和良好的可擴展性。GAA NW裝置和GAA NS裝置在其通道區域中分別具有多個垂直堆疊的線通道和片通道，它們被閘極介電層和閘極電極包裹。相鄰的線通道或片通道之間的垂直空間限制了閘極介電層的厚度。因此，GAA NW裝置和GAA NS裝置可能不適用於某些需要厚閘極介電層的應用，例如輸入/輸出（I/O）功能。在這方面需要改進。
本發明實施例提供一種積體電路。積體電路包括一基底、複數環繞式閘極奈米線電晶體在基底上、複數環繞式閘極奈米片電晶體在基底上以籍一第一平面裝置在基底上。每一環繞式閘極奈米線電晶體具有垂直堆疊之複數奈米線通道、包裹奈米線通道的一第一閘極介電層以及包裹第一閘極介電層的一第一閘極電極。每一環繞式閘極奈米片電晶體具有垂直堆疊之複數奈米片通道、包裹奈米片通道的一第二閘極介電層以及包裹第二閘極介電層的一第二閘極電極。第一平面裝置具有一第一平面通道、在第一平面通道上之一第三閘極介電層以及在第三閘極介電層上之一第三閘極電極。第一閘極介電層與第二閘極介電層具有相同厚度，且第三閘極介電層比第一和第二閘極介電層厚。奈米線通道的一第一寬度是小於奈米片通道的一第二寬度，且第二寬度是小於第一平面通道的一第三寬度。環繞式閘極奈米線電晶體以及環繞式閘極奈米片電晶體在積體電路的一核心區域中彼此相鄰，以及第一平面裝置是位於與核心區域分離的積體電路的一輸入/輸出區域中。
本發明實施例提供一種形成半導體結構的方法。接收一半導體基底，其中半導體基底具有一第一裝置區域和與第一裝置區域分開的一第二裝置區域。形成覆蓋第二裝置區域的一光罩。當光罩覆蓋第二裝置區域時，執行：在第一裝置區域中回蝕半導體基底；以及在回蝕之後，在第一裝置區域中交替地磊晶生長複數矽層和複數矽鍺層。在第一裝置區域中對矽層和矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區。在第二裝置區域中對半導體基底進行圖案化，以定義複數平面裝置的複數第三主動區。第一主動區的一第一寬度是小於第二主動區的一第二寬度，以及第二寬度小於第三主動區的一第三寬度。
本發明實施例提供一種形成半導體結構的方法。接收一半導體基底，其中半導體基底具有一第一裝置區域和與第一裝置區域分開的一第二裝置區域。在第一和第二裝置區域中交替地磊晶生長複數矽層和複數矽鍺層。形成覆蓋第一裝置區域的一光罩。當光罩覆蓋第一裝置區域時，執行：在第二裝置區域中回蝕矽層和矽鍺層；以及在回蝕之後，在第二裝置區域中磊晶生長一矽層。在第一裝置區域中對矽和矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區。在第二裝置區域中對矽層進行圖案化，以定義複數平面裝置的複數第三主動區。第一主動區的一第一寬度是小於第二主動區的一第二寬度，以及第二寬度小於第三主動區的一第三寬度。
以下揭露內容提供許多不同實施例或示範例，以便實施所提供標的之不同特徵。下文描述元件及排列之特定示範例以簡化本揭露。當然，此等僅為示範例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成附加特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各示範例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的，且本身並不指示所論述之各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（例如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述圖示中所顯示之一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）之關係。除了圖示所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。裝置可經其他方式定向（旋轉90度或處於其他定向）且由此可類似解讀本文所使用之空間相對性描述詞。此外，本文使用的「約」或「近似」等，除非另有說明，否則該術語旨在涵蓋所述數量的±10%範圍內的數字。例如，術語「約5nm」包含4.5nm至5.5nm的尺寸範圍。
本揭露大致上關於半導體裝置和製造方法，並且更具體地關於具有與平面裝置整合在同一基底上的垂直堆疊的環繞式閘極（gate-all-around，GAA）水平奈米線（nanowire，NW）裝置（或簡稱為“ GAA NW裝置”）以及垂直堆疊的GAA水平奈米片（nanosheet，NS）裝置（或簡稱為“ GAA NS裝置”）的積體電路（IC）。在一實施例中，GAA NW裝置和GAA NS裝置（統稱為“ GAA裝置”）設置在積體電路的核心區域中，例如分別用於低功率電路和高速電路，而平面裝置是設置在積體電路的輸入/輸出（I/O）區域中，以實現輸入/輸出電路、靜電放電（ESD）電路、雙極性電晶體（BJT）、電阻、電容，二極體或其他電路。平面裝置具有比GAA裝置更厚的閘極介電質。在另一實施例中，平面裝置和GAA裝置都設置在積體電路的核心區域中。平面裝置和GAA裝置具有相同的閘極介電質厚度，但是平面裝置的閘極長度比GAA裝置長得多。對於進一步的實施例，平面裝置可以用於實現雙極性電晶體、電阻、電容、二極體或其他電路，而GAA裝置可以用於實現高速電路和低功率電路。此外，GAA NS裝置被設計為具有比GAA NW裝置足夠大的通道寬度，以在兩種類型的裝置之間提供性能差異。例如，GAA NS裝置的通道寬度與GAA NW裝置的通道寬度之比可以在1.3至10的範圍內，例如從1.5到4。在更寬的通道下，GAA NS裝置更適合於高速應用。在更窄的通道下，GAA NW裝置更適合於低功率和低漏電的應用。本揭露的實施例提供了彈性的設計整合方案，以容納同一積體電路中的不同電路。根據本揭露的製造方法可容易地整合到現有的半導體製造流程中。本揭露的各種實施例的細節描述在第1-18D圖。
參考第1圖，第1圖係顯示根據本揭露一些實施例所述之半導體結構10（例如積體電路10）的示意性方塊圖。積體電路10包括核心區域100和輸入/輸出區域200。核心區域100包括邏輯電路、記憶體電路和其他核心電路。輸入/輸出區域200包括輸入/輸出單元、靜電放電單元和其他電路。核心區域100包括形成有GAA NW裝置120和GAA NS裝置140的裝置區域105。在一些實施例中，GAA NW裝置120和GAA NS裝置140是設置為彼此相鄰（或鄰接）。輸入/輸出區域200包括形成有平面裝置220的裝置區域205。平面裝置220與GAA裝置120和140的間距為“S1”。
參考第2圖，第2圖係顯示根據本揭露一些實施例所述之積體電路10的示意性方塊圖。在此實施例中，如上所述，積體電路10亦包括核心區域100和輸入/輸出區域200。積體電路10的核心區域100更包括有形成平面裝置160的裝置區域107。平面裝置160與GAA裝置120和140的間距為“ S2”。
在本實施例中，間隔S1和間隔S2分別是GAA裝置120或140的閘極間距的至少四（4）倍或是GAA裝置120或140的通道間距的至少四（4）倍。顯示在第6圖之示例性的閘極間距和示例性的通道間距是兩相鄰閘極之間的邊緣到邊緣的距離以及兩相鄰通道之間邊緣到邊緣的距離。在一些實施例中，可以使用中心到中心的距離而不是邊緣到邊緣的距離來定義閘極間距和通道間距。間隔S2被設計為當對裝置區域105和107圖樣化時藉由提供邊距（margin）來簡化製造過程。間隔S1被設計為通過在對裝置區域105和205圖樣化時藉由提供邊距來簡化製造過程。這些將在後面進一步討論。
參考第3圖，第3圖係顯示根據本揭露的一些實施例所述的一部分之裝置區域105的佈局圖。裝置區域105包括以列（row）和行（column）排列的單元（或標準單元）。第3圖顯示了4列的單元，其中單元Cell 1-n（n＝1〜4）排成一列；單元Cell 2-m（m=1〜5）排成一列；單元Cell 3-k（k=1〜4）排成一列；以及單元Cell 4-p（p=1〜5）排成一列。在各個實施例中，裝置區域105中的列可以包括比第3圖所示的佈局更多或更少的單元。在各種實施例中，裝置區域105可以包括比第3圖所示的佈局更多或更少的列以及更多或更少的行。仍然參考第3圖，每一單元是用一或多個GAA NW裝置或是一或多個GAA NS裝置所實現。具體地，單元可包括一對之NMOS場效電晶體（field effect transistor，FET） （或N型）GAA NS裝置以及PMOSFET（或P型）GAA NS裝置，以構成CMOSFET GAA NS單元（簡稱“ NS單元”）。單元可以包括一對之NMOSFET GAA NW裝置和一PMOSFET GAA NW裝置，以構成一個CMOSFET GAA NW單元（簡稱“ NW單元”）。N型GAA NS裝置和N型GAA NW裝置設置在P型井區上。P型GAA NS裝置和P型GAA NW裝置設置在N型井區上。在此實施例中，每列包括NS單元和NW單元兩者（稱為“混合列”）。混合列的高度（沿著行方向Y的尺寸）是由該行中NS單元的高度決定，該NS單元的通道比同一行中NW單元的通道還要寬。因此，佈局中的所有混合列都具有相同的高度H1，而這會使佈局設計更容易。一些混合列可更包括在NS單元與相鄰的NW單元之間的隔離基底。一些混合列可更包括“填充”單元，其除了隔離兩相鄰單元之外不提供電路功能。填充單元可以是非功能性NS單元或非功能性NW單元。
參考第4圖，第4圖係顯示本揭露一些實施利所述的一部分之裝置區域105的佈局圖。實施例中的裝置區域105亦包括以列和行排列的NS單元和NW單元。然而，在該實施例中，每列僅包括一種類型的單元，或者是全部NS單元者是全部是NW單元。此外，具有所有NS單元的列（稱為“ NS列”）和具有所有NW單元的列（稱為“ NW列”）被交替地排列。沿著行方向Y的每一NS列都比每個NW列寬，這是因為GAA NS裝置（在NS列中）具有比GAA NW裝置（在NW列中）更寬的通道。再者，在佈局中的一些列可更包括如上所述的“填充”單元。
參考第5圖，第5圖係顯示根據本揭露一些實施例所述一部分之裝置區域105的佈局圖。此實施例中的裝置區域105更包括以列和行佈置的NS單元和NW單元。然而，在此實施例中，一些列是混合列，而其他列是NW列，其中混合列和NW列被交替地佈置。一些混合列可包括填充單元，其可以是NS填充單元或是NW填充單元。一些NW列亦可包括填充單元，其為NW填充單元。
參考第6圖，第6圖係顯示一部分之裝置區域105的上視圖，該裝置區域105包括兩個標準單元：由GAA NS裝置形成的單元STD cell-1（即NS單元），以及由GAA NW裝置形成的單元STD cell-2（即NW單元）。第6圖顯示了兩個單元的各種元件。在此實施例中，單元STD cell-1是NAND閘極。單元STD cell-1包括一個N型GAA NS裝置140以及形成在N型井區（“ N_well”）中的一個P型GAA NS裝置140。在此實施例中，單元STD cell-2是反相器。單元STD cell-2包括一個N型GAA NW裝置120和形成在N型井區中的一個P型GAA NW裝置120。為了絕緣的目的，第6圖亦顯示了在單元的邊界處的介電閘極130和閘極末端介電層132。第6圖更顯示了各種源極和汲極接點以及導通孔插塞，而導通孔插塞包括閘極導通孔插塞（“ VG”）、汲極導通孔插塞（“ VD”）和源極導通孔插塞（“ VS”）。沿著行方向Y，兩單元 STD cell-1和STD cell-2具有相同的高度H1（參考第7圖）。
第7圖係顯示裝置區域105沿著第6圖中線段“Cross-section cut-1”和“Cross-section cut-2”的兩個剖面圖，其是分別沿著單元STD單元1的閘極電極146和單元STD單元2的閘極電極126所切開。第8圖係顯示裝置區域105沿著第6圖中直線“Cross-section cut-3”的剖面圖，其是縱向沿著單元STD單元1的通道144和單元STD單元2的通道124所切開。
參考第7圖，裝置區域105包括NMOSFET GAA NW裝置120和PMOSFET GAA NW裝置120。NMOSFET GAA NW裝置120形成在P型井區Pwell上方，而PMOSFET GAA NW裝置120形成在N型井區Nwell上方。P型井區Pwell和N型井區Nwell設置在基底12之中或之上。基底12可以包括矽基底（例如矽晶片）或另一種半導體，例如鍺；化合物半導體，包括碳化矽（silicon carbide）、氮化鎵（gallium nitride）、砷化鎵（gallium arsenide）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）和銻化銦（indium antimonide）；合金半導體，包括矽鍺（silicon germanium）、磷砷化鎵（gallium arsenide phosphide）、磷化鋁銦（aluminum indium phosphide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化鎵銦（gallium indium phosphide）和砷磷化鎵銦（gallium indium arsenide phosphide）； 或其組合。
兩個GAA NW裝置120的主動區是由絕緣結構所隔開，例如淺溝槽絕緣（STI）。兩個GAA NW裝置120中的每個包括垂直堆疊的多個通道122。儘管第7圖顯示了三個通道122，但是在各種實施例中，GAA NW裝置120可以包括兩或更多個垂直堆疊的通道122。例如，每一GAA NW裝置120中通道122的數量可以在2到10的範圍內。每一通道122包括矽或另一種合適的半導體材料。每一通道122具有寬度（或通道寬度）W2和厚度（或通道厚度）T2。每一通道122是由閘極介電層124包裹，其可以包括高介電常數之介電材料。閘極電極126包裹在閘極介電層124周圍。閘極電極126可包括一或多個功函數金屬層和塊狀金屬層。在此實施例中，PMOSFET和NMOSFET GAA NW裝置120共享相同的閘極電極126。閘極末端介電質132設置在STI上方並且在閘極電極126的末端。硬光罩134設置在閘極電極126上方。
仍參考第7圖，裝置區域105包括NMOSFET GAA NS裝置140和PMOSFET GAA NS裝置140。NMOSFET GAA NS裝置140形成在P型井區 Pwell上方，而PMOSFET GAA NS裝置140形成在N型井區 Nwell上方。P型井區Pwell和N型井區Nwell設置在基底12之中或之上。兩個GAA NS裝置140的主動區被絕緣結構所分開，例如淺溝槽絕緣（STI）。兩個GAA NS裝置140中的每個包括垂直堆疊的多個通道142。儘管第7圖顯示了三個通道142，但是在各種實施例中，GAA NS裝置140可以包括兩或更多個垂直堆疊的通道142。例如，每一GAA NS裝置140中的通道142的數量可以在2到10的範圍內。每一通道142包括矽或另一種合適的半導體材料。每一通道142具有寬度（或通道寬度）W1和厚度（或通道厚度）T1。每一通道142是由閘極介電層144所包裹，其可以包括高介電常數之介電材料。閘極電極146包裹在閘極介電層144周圍。閘極電極146可包括一或多個功函數金屬層和塊狀金屬層。在此實施例中，PMOSFET和NMOSFET GAA NS裝置140共享相同的閘極電極146。閘極末端介電質132設置在STI上方並且在閘極電極146的末端。硬光罩134設置在閘極電極146上方。
在此實施例中，每一GAA NW裝置120中通道122的數量與每一GAA NS裝置140中通道142的數量相同，而通道122中的材料是相同於或是大體上相同於通道142中的材料。厚度T1和厚度T2是相同或大體上相同。在各個實施例中，厚度T1和T2可以在3nm至8nm的範圍內。閘極介電層124和閘極介電層144具有相同或大體上相同的厚度，而在此實施例中為2.5nm或更小。寬度W1大於寬度W2。寬度W1等於或小於60nm，而寬度W2等於或小於20nm。例如，在各種實施例中，寬度W1在12nm至40nm的範圍內，而寬度W2在4nm至11nm的範圍內。W1與W2的比率可以在1.3至10的範圍內，例如從1.5至4。寬度W1和W2以及寬度W1與W2的比率被設計為在GAA NS裝置140和GAA NW裝置120的性能之間提供足夠的區別。GAA NS裝置140中較寬的通道可提供較高的驅動電流Ion，以及GAA NW裝置120中較窄的通道可提供較低的漏電流和較低的耗電。於是，GAA NS裝置140更適用於高速應用，而GAA NW裝置120更適用於低功率和非關鍵速度應用。假如W1與W2的比率太小（小於1.3或接近1.0），則GAA NS裝置140和GAA NW裝置120的性能大致相同，從而無法為電路設計人員提供足夠的設計靈活性。假如W1與W2之比太大（例如大於10），則出於至少兩個原因，在同一積體電路上製造該兩個裝置將具有挑戰性。一個原因是通道142是通過蝕刻和去除最初設置在兩垂直相鄰通道142之間的半導體材料（例如第16C圖中相鄰矽層113之間的矽鍺層111）而形成的。具有較寬的通道142會更難去蝕刻和去除那些半導體材料。另一個原因是，具有較寬的通道142使得更難以沉積閘極介電層144以包裹在通道142周圍。例如，假如通道很寬而通道之間的垂直空間很小，則沉積的材料到達通道142的表面將會更加困難。因此，本揭露中的W1與W2之比被限制為大約1.3至10，且W1和W2的值如上所述被限制。
參考第8圖，GAA NW裝置120更包括設置在閘極介電層124和閘極電極126之側壁上的間隙壁150和152。間隙壁150設置在垂直堆疊的通道122中最頂部通道的上方，並且也可被稱為外部間隙壁150。間隙壁152是設置在相鄰兩通道122之間以及最底部的通道122和基底12之間。間隙壁152也可被稱為內部間隙壁152。外部間隙壁150和內部間隙壁152可具有相同或不同的材料。在一實施例中，在形成內部間隙壁152之前會先形成外部間隙壁150。例如，外部間隙壁150和偽閘極（未示出）可設置在鰭上並與鰭接合，而該鰭包括交替排列的矽層和矽鍺層的堆疊。然後，蝕刻外部間隙壁150之外部的鰭與偽閘極，以形成源極/汲極溝槽，其是對應於源極/汲極“S/D”和源極/汲極接點“ CO”的空間。然後，蝕刻在外部間隙壁150正下方並通過源極/汲極溝槽暴露的矽鍺層，以在相鄰的矽層之間形成空腔。隨後，將一或多種介電材料填充到空腔中，以形成內部間隙壁152。這之後在源極/汲極溝槽中形成源極/汲極（例如，通過磊晶生長矽層並將適當的P型或N型摻雜物摻雜到矽層中），並用閘極介電質124和閘極電極126取代偽閘極。GAA NS裝置140相似地包括外部間隙壁150和內部間隙壁152，其設置在閘極介電層144和閘極電極146的側壁上。如第8圖所顯示，在源極/汲極和源極/汲極接點之間可能存在矽化物層。
第9圖係顯示一部分之裝置區域105的上視圖，而裝置區域105包括根據第4圖所示之佈局圖所放置的多個標準單元。參考第9圖，裝置區域105包括排列成一列的第一組NS單元和排列成另一列的第二組NW單元。每一NS單元包括一對之NMOSFET（或N型）GAA NS裝置140和PMOSFET（或P型）GAA NS裝置140。每一NW單元包括一對NMOSFET（或N型）GAA NW裝置120和PMOSFET（或P型）GAA NW裝置120。NS單元具有單元高度H1，而NW單元具有單元高度H2，其中H1大於H2。裝置區域105在單元的邊界處包括與閘極電極126和146平行（沿著Y方向）的介電閘極130。裝置區域105更包括在每一閘極電極126和146以及介電閘極130的兩端的閘極末端介電質132。通道124和144的長度是沿著列方向（X方向）而定向，並垂直於閘極電極126和146。通道124和144的寬度分別為W2和W1，如先前所描述。裝置區域105更包括源極接點“ Source CO”和汲極接點“ Drain CO”（統稱為“源極/汲極接點”）。NS單元的源極/汲極接點沿著Y方向具有寬度X1，而NW單元的源極/汲極接點沿著Y方向具有寬度X2，其中X1大於X2。例如，X1與X2的比率可以在1.1至5的範圍內。這是為了適應如上所述的W1大於W2且W1與W2的比率在1.3至10的範圍內的事實。
第10圖係顯示裝置區域105沿著第9圖的線段“cross-section cut-4”的剖面圖，其是沿著閘極電極126和146縱向切開的圖。參考第10圖，裝置區域105包括鄰接NW單元的NS單元。NS單元包括PMOSFET GAA NS裝置140和NMOSFET GAA NS裝置140。NW單元包括PMOSFET GAA NW裝置120和NMOSFET GAA NW裝置120。NS單元的閘極電極146和NW單元的閘極電極126是由閘極末端介電質132所隔開。NS單元的高度為H1，NW單元的高度為H2，其中H1大於 H2。第10圖中裝置區域105的其他方面是相同於第7圖，以相同的標號來代表相同的特徵。為了簡化，將省略第10圖的細節。
第11圖係顯示裝置區域105沿第9圖的線段“cross-section cut-5”的剖面圖，其是沿著GAA NS設備的通道142切開的圖。值得注意的是，當沿著GAA NW裝置的通道122切開時，裝置區域105具有相似的截面圖。因此，第11圖標有GAA NW裝置和GAA NS裝置的特徵。參考第11圖，裝置區域105包括基底12和在基底12上形成的井區。根據第9圖中截取剖面的位置，井區可以是N型摻雜（對於PMOSFET GAA NS或NW裝置）或P型摻雜（對於NMOSFET GAA NS或NW裝置）的圖。GAA NS或NW裝置位於井區上方，並具有通道142或122、閘極介電層144或124、閘極電極146或126、外部間隙壁150、內部間隙壁152、源極/汲極特徵、源極/汲極接點和矽化物特徵，如第8圖所描述。此外，相鄰單元是由介電閘極130所隔開。裝置區域105更包括STI特徵、在閘極電極126/146和外部間隙壁150上方的硬光罩134、以及在單元上方的層間介電（ILD）層。第11圖中裝置區域105的許多方面是相同於第8圖，以相同的標號來代表相同的特徵。為了簡化，將省略第11圖的細節。
第12圖係顯示平面裝置的裝置區域107或205中的示範佈局圖。第12圖顯示了一標準單元Circuit-N，儘管裝置區域107或205可包括任何數量的單元。單元Circuit-N包括PMOSFET平面裝置160或220以及NMOSFET平面裝置160或220，以形成CMOSFET平面電路。PMOSFET平面裝置160或220包括在P型平面主動區P-OD上的閘極電極。NMOSFET平面裝置160或220包括在N型平面主動區N-OD上的閘極電極。平面主動區P-OD和N-OD的通道寬度W3是大於GAA NS和NW裝置的通道寬度W1和W2。例如，寬度W3大於60nm，例如在60nm至3000nm的範圍內。在一實施例中，寬度W3大於120nm。這種較寬的通道適用於輸入/輸出單元、靜電放電單元、電容以及在裝置區域107和/或205中實現的其他類型的電路。此外，平面裝置的閘極長度Lg至少是GAA NS和GAA NW裝置的兩倍。例如，對於平面裝置160和220來說，Lg至少為50nm，而對於GAA NS和GAA NW裝置120和140來說，Lg至多為20nm。由於如此長的閘極長度，平面裝置160和220不會受到短通道效應的影響（例如汲極引起的阻障降低、碰撞電離、熱載子注入），而其是 GAA NS和NW裝置140和120設計上要克服的。這些平面裝置160和220被設計用於處理更高的負載、更高的驅動、靜電放電保護、類比功能和/或被動元件。接點特徵是設置在平面裝置的源極和汲極區中。某些隔離（非功能性）PMOSFET和NMOSFET設置在平面單元的邊界處，用以隔離相鄰單元。第13圖係顯示裝置區域107或205沿第12圖的線段“Cross-section cut-6”的剖面圖，其是沿著閘極電極的長度方向所切割。第14圖係顯示裝置區域107或205沿第12圖的線段 “Cross-section cut-7” 的剖面圖，其是平行於閘極電極的方向上沿著源極/汲極區域所切割。第14圖亦顯示裝置區域107或205沿第12圖的線段“Cross-section cut-8” 的剖面圖，其是在垂直於閘極電極的方向上沿裝置所切割。
參考第13圖，裝置區域107（205）包括形成在N型井區上的P型平面裝置160（220）以及形成在P井區上的N型平面裝置160（220）。每一平面裝置160（220）包括主動區162（222）、在主動區162上方的閘極介電層164（224）以及在閘極介電層164（224）上方的金屬閘極166（226）。主動區是由STI所分離，其深度D1可以為60 nm至300 nm。間隙壁168（228）設置在閘極電極166（226）的側壁上。在裝置區域107中，閘極介電層164具有與用於GAA NW和NS裝置的閘極介電層124和144相同或大體上相同的厚度。在一實施例中，閘極介電層164是等於或小於2.5nm。在裝置區域205中，閘極介電層224是比閘極介電層124、144和164還厚。在一實施例中，閘極介電層224是等於或大於3nm。較厚的閘極介電質會降低平面裝置220中的漏電流。
參考第14圖，在裝置區域107（205）中，平面裝置可包括磊晶生長的源極/汲極特徵170（230）、在源極/汲極特徵之上的矽化物特徵172（232）、在源極/汲極特徵之上的接點174（234）。裝置區域107（205）更包括在閘極電極166（226）和間隙壁168（228）上的介電層180（240），以及覆蓋平面裝置的ILD層。
第15A與15B圖係顯示根據本揭露一些實施例所述之的用於形成半導體結構10（或積體電路 10）之方法1500的流程圖。方法1500僅是個例子，並非用以限制本揭露內容在權利要求中明確記載的範圍之外。可以在方法1500之前、期間和之後提供附加操作，以及對於方法1500的附加實施例可以替換、消除或移動所描述的一些操作。下面結合第16A-16C與第1-14圖來描述方法1500。
在操作1502中，方法1500（第15A圖）接收具有第一裝置區域（例如對應於裝置區域105的區域）和第二裝置區域（例如對應於裝置區域107或205或兩者的區域）的半導體基底12，如第16A圖所顯示。第一裝置區域105用於建立GAA NS和NW裝置。第二裝置區域107或205用於建立平面裝置。這兩個裝置區域之間的距離至少為GAA NS和NW裝置的通道間距的四倍或是閘極間距的四倍。在一個實施例中，半導體基底12可以是矽晶片。
在操作1504，方法1500（第15A圖）用光罩15覆蓋第二裝置區域107或205（參考第16B圖）。這可包括在基底12上沉積硬光罩層、在硬光罩層上塗佈光阻層、將光阻層暴露於圖案化的放射線、將光阻顯影為光阻圖樣以及通過光阻圖樣蝕刻硬光罩層，以在硬掩膜之外形成光罩15。可替代地，光阻圖樣本身可以是覆蓋裝置區域107或205的光罩15，而不需要硬光罩。
在操作1506，方法1500（第15A圖）使用光罩15作為蝕刻掩膜，以回蝕第一裝置區域105中的基底12，如第16B圖所顯示。裝置區域105和裝置區域107或205之間的間隔（例如第1-2圖中的間隔S1或S2）為操作1504和1506的任何變化提供了邊距。
在操作1508中，方法1500（第15A圖）在第一裝置區域105中磊晶生長矽層113和矽鍺層111的堆疊，如第16C圖所顯示。矽層113和矽鍺層111是交替堆疊。在操作1510，方法1500（第15A圖）去除光罩15。在一些實施例中，可以在操作1512之前或在操作1514之後執行操作1508。
在操作1512中，方法1500（第15B圖）對矽層113和矽鍺層111進行圖案化，以定義GAA NS裝置的主動區和GAA NW裝置的主動區。這涉及微影製程，以在第一裝置區域105中形成島或鰭。每一島或鰭包括堆疊的矽層113和矽鍺層111，並成為GAA NS或NW裝置的主動區。可以根據第3、4、5、6和9圖中所示的佈局圖或是根據其他佈局圖來定義主動區。島或鰭之間的空間或溝槽填滿了絕緣基底，例如STI。
在操作1514中，方法1500（第15B圖）在第一裝置區域105中形成GAA NS裝置和GAA NW裝置。這可能涉及許多製程步驟。以下示範例說明了形成單一GAA NS或NW裝置的製程步驟。在示範例中，操作1514在島或鰭之一者上形成偽閘極、在偽閘極的側壁上形成外部間隙壁（例如外部間隙壁150）、蝕刻未被偽閘極或外部間隙壁覆蓋的島或鰭，以形成凹槽、去除暴露在凹槽中並直接在外部間隙壁下方的矽鍺層111的部分，以在矽層113之間形成空腔、並用介電材料填充凹槽和空腔、從凹槽中去除介電材料並將介電材料保留在空腔（成為內部間隙壁152）中、在凹槽中磊晶生長一源極/汲極特徵、去除偽閘極，以在外部間隙壁之間形成一個閘極溝槽、去除暴露在閘極溝槽中的矽鍺層111（留下矽層113作為通道120或140）、形成包裹在閘極溝槽中露出的矽層113周圍的閘極介電層（例如閘極介電層124或144），並形成包裹在閘極介質層周圍的金屬閘極（例如閘極電極126或146）。在各種實施例中，可以包括其他製程步驟，並且可以修改或替代上述一些製程步驟。
在操作1516中，方法1500（第15B圖）在第二裝置區域107和/或205中對矽基底12進行圖樣化，以定義平面裝置的主動區。這涉及微影製程，以在第二裝置區域107和/或205中形成島。可根據第12圖所顯示的佈局圖或是根據其他佈局圖來定義主動區。島之間的空間或溝槽填滿絕緣基底，例如STI。
在操作1518中，方法1500（ 第15B圖）在第二裝置區域107和/或205中形成平面裝置160和/或220。這可能涉及多個製程步驟，例如在主動區上方沉積偽閘極、形成間隙壁168或228（例如第13圖）、形成源極/汲極區域（例如第14圖）、沉積ILD層（例如第14圖）並替換在閘極介電層164或224上具有閘極電極166或226的偽閘極（例如第14圖）。於是，方法1500已經在同一基底12上形成了GAA NS裝置、GAA NW裝置和平面裝置。
在操作1520，方法1500（第15B圖）執行另外的步驟以完成積體電路10。例如，方法1500可形成連接GAA NS裝置、GAA NW裝置和平面裝置的互連層。
第17圖係顯示根據本揭露一些實施例所述之的用於形成半導體結構10（或積體電路 10）之方法1700的流程圖。方法1700僅是個例子，並非用以限制本揭露內容在權利要求中明確記載的範圍之外。可以在方法1700之前、期間和之後提供附加操作，以及對於方法1700的附加實施例可以替換、消除或移動所描述的一些操作。下面結合第18A-18D與第1-14圖來描述方法1700。
在操作1702，方法1700（第17圖）接收具有第一裝置區域（例如對應於裝置區域105的區域）和第二裝置區域（例如對應於裝置區域107、裝置區域205或兩者的區域）的半導體基底12，如第18A圖所顯示。該步驟相同於先前描述的操作1502。
在操作1703，方法1700（第17圖）在基底12上方形成矽層113和矽鍺層111的堆疊，如第18B圖所顯示。矽層113和矽鍺層111是交替堆疊。
在操作1704中，方法1700（第17圖）用光罩17覆蓋第一裝置區域105（參考第18C圖）。該操作相似於操作1504，除了是將光罩17設置在第一裝置區域105的正上方，而在操作1504中是將光罩15設置在第二裝置區域107或205的正上方。
在操作1706，方法1700（第17圖）使用光罩17作為蝕刻光罩在第二裝置區域107或205中回蝕矽層113和矽鍺層111，如第18C圖所顯示。裝置區域105和裝置區域107或205之間的間隔（例如第1-2圖中的間隔S1或S2）為操作1704和1706的任何變化提供了邊距。
在操作1708中，方法1700（第17圖）在第二裝置區域107或205的基底12上磊晶生長矽層115，如第18D圖所顯示。
在操作1710，方法1700（第17圖）去除光罩17，並且進行先前所描述之第15B圖所顯示的操作。可替代地，可以在第二裝置區域中的矽層115被圖案化之後並且在矽層113和矽鍺層111被圖案化之前去除光罩17。
儘管並不意欲限制，本案之一或更多實施例為半導體裝置及其形成提供眾多優點。例如，本揭露的實施例在同一基底上和同一積體電路中提供高性能GAA NS裝置、低漏電GAA NW裝置和平面裝置。GAA NS裝置和GAA NW裝置是設置在積體電路的核心區域，例如用於高速或低功率電路，而平面裝置是設置在積體電路的輸入/輸出區域中用以實施輸入/輸出電路、靜電放電電路、雙極性電晶體、電阻、電容、二極體或其他電路。平面裝置也可以設置在積體電路的核心區域中，以實現雙極性電晶體、電阻、電容、二極體或其他電路。GAA NS裝置、GAA NW裝置和核心區域平面裝置具有大約相同的閘極介電質厚度，而輸入/輸出區域的平面裝置具有較大的閘極介電質厚度。此外，GAA NS裝置的通道寬度充分地大於GAA NW裝置的通道寬度，以在兩種類型的裝置中產生性能差異。本實施例可使電路設計者能夠通過選擇不同類型的裝置來最佳化積體電路的不同區域中的電路。
本發明實施例提供一種積體電路。積體電路包括一基底、複數環繞式閘極奈米線電晶體在基底上、複數環繞式閘極奈米片電晶體在基底上以籍一第一平面裝置在基底上。每一環繞式閘極奈米線電晶體具有垂直堆疊之複數奈米線通道、包裹奈米線通道的一第一閘極介電層以及包裹第一閘極介電層的一第一閘極電極。每一環繞式閘極奈米片電晶體具有垂直堆疊之複數奈米片通道、包裹奈米片通道的一第二閘極介電層以及包裹第二閘極介電層的一第二閘極電極。第一平面裝置具有一第一平面通道、在第一平面通道上之一第三閘極介電層以及在第三閘極介電層上之一第三閘極電極。第一閘極介電層與第二閘極介電層具有相同厚度，且第三閘極介電層比第一和第二閘極介電層厚。奈米線通道的一第一寬度是小於奈米片通道的一第二寬度，且第二寬度是小於第一平面通道的一第三寬度。環繞式閘極奈米線電晶體以及環繞式閘極奈米片電晶體在積體電路的一核心區域中彼此相鄰，以及第一平面裝置是位於與核心區域分離的積體電路的一輸入/輸出區域中。
在一些實施例中，第二寬度與第一寬度的比率在1.3至10的範圍內。
在一些實施例中，第一寬度等於或小於20nm、第二寬度等於或小於60nm而第三寬度大於60nm。
在一些實施例中，每一環繞式閘極奈米線電晶體和環繞式閘極奈米片電晶體中具有小於20nm的閘極長度，以及第一平面裝置的閘極長度是大於50 nm。
在一些實施例中，每一第一和第二閘極介電層的厚度是小於2.5nm，以及第三閘極介電層的厚度是大於3nm。
在一些實施例中，每一奈米線通道和奈米片通道的厚度在3nm至8nm的範圍內、第一寬度在4nm至11nm的範圍內、第二寬度在12nm至40nm的範圍內以及第三寬度在60nm至3000nm的範圍內。
在一些實施例中，積體電路更包括一第二平面裝置在核心區域中。第二平面裝置具有一第二平面通道、在第二平面通道上方的一第四閘極介電層和在第四閘極介電層上方的一第四閘極電極。第一、第二和第四閘極介電層具有相同的厚度。第二平面裝置與環繞式閘極奈米片電晶體和環繞式閘極奈米線電晶體的距離至少為環繞式閘極奈米片電晶體 或是環繞式閘極奈米線電晶體之閘極間距的四倍，或是至少為環繞式閘極奈米片電晶體或是環繞式閘極奈米線電晶體之通道間距的四倍。
在一些實施例中，第二平面通道的一第四寬度是大於第二寬度，並且第二平面裝置的閘極長度至少是環繞式閘極奈米線電晶體或環繞式閘極奈米片電晶體的閘極長度的兩倍。
在一些實施例中，第四寬度在60nm至3000nm的範圍內。
本發明實施例提供一種形成半導體結構的方法。接收一半導體基底，其中半導體基底具有一第一裝置區域和與第一裝置區域分開的一第二裝置區域。形成覆蓋第二裝置區域的一光罩。當光罩覆蓋第二裝置區域時，執行：在第一裝置區域中回蝕半導體基底；以及在回蝕之後，在第一裝置區域中交替地磊晶生長複數矽層和複數矽鍺層。在第一裝置區域中對矽層和矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區。在第二裝置區域中對半導體基底進行圖案化，以定義複數平面裝置的複數第三主動區。第一主動區的一第一寬度是小於第二主動區的一第二寬度，以及第二寬度小於第三主動區的一第三寬度。
在一些實施例中，第一裝置區域和第二裝置區域之間的距離至少是第一主動區之間距的四倍。
在一些實施例中，第一寬度等於或小於20nm、第二寬度等於或小於60nm以及第二寬度與第一寬度的比率在1.3至10的範圍內。
在一些實施例中，形成半導體結構的方法更包括：使用第一主動區，形成環繞式閘極奈米線電晶體、使用第二主動區，形成環繞式閘極奈米片電晶體以及使用第三主動區，形成平面裝置。
在一些實施例中，形成環繞式閘極奈米線電晶體以及形成環繞式閘極奈米片電晶體之步驟更包括：沉積環繞式閘極奈米線電晶體和環繞式閘極奈米片電晶體中具有相同第一厚度的高介電常數之閘極介電層。形成平面裝置之步驟更包括：沉積具有一第二厚度的閘極介電層，其中第二厚度大於第一厚度。
在一些實施例中，形成環繞式閘極奈米線電晶體、形成環繞式閘極奈米片電晶體與形成平面裝置更包括：沉積環繞式閘極奈米線電晶體、環繞式閘極奈米片電晶體、平面裝置中具有相同厚度的閘極介電層。
本發明實施例提供一種形成半導體結構的方法。接收一半導體基底，其中半導體基底具有一第一裝置區域和與第一裝置區域分開的一第二裝置區域。在第一和第二裝置區域中交替地磊晶生長複數矽層和複數矽鍺層。形成覆蓋第一裝置區域的一光罩。當光罩覆蓋第一裝置區域時，執行：在第二裝置區域中回蝕矽層和矽鍺層；以及在回蝕之後，在第二裝置區域中磊晶生長一矽層。在第一裝置區域中對矽和矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區。在第二裝置區域中對矽層進行圖案化，以定義複數平面裝置的複數第三主動區。第一主動區的一第一寬度是小於第二主動區的一第二寬度，以及第二寬度小於第三主動區的一第三寬度。
在一些實施例中，形成半導體結構的方法更包括：在第二裝置區域中的矽層圖案化之後，去除光罩。
在一些實施例中，第一寬度等於或小於20nm、第二寬度等於或小於60nm以及第二寬度與第一寬度的比率在1.3至10的範圍內，其中第三寬度在60nm至3000nm的範圍內。
在一些實施例中，形成半導體結構的方法更包括：使用第一主動區，形成環繞式閘極奈米線電晶體；使用第二主動區，形成環繞式閘極奈米片電晶體；以及使用第三主動區，形成平面裝置。
在一些實施例中，環繞式閘極奈米線電晶體和環繞式閘極奈米線電晶體形成為具有相同的閘極介電層，並且平面裝置形成為具有比環繞式閘極奈米線電晶體和環繞式閘極奈米線電晶體更厚的閘極介電層。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體結構 12:半導體基底 100:核心區域 105,107,205:裝置區域 111:矽鍺層 113:矽層 120:GAA NW裝置 122,142:通道 124,144:閘極介電層 126、146:閘極電極 130:介電閘極 132:閘極末端介電層 134:硬光罩 140:GAA NS裝置 150:外部間隙壁 152:內部間隙壁 200:輸入/輸出區域 160,220:平面裝置 162,222:主動區 164,224:閘極介電層 166,226:金屬閘極 168,228:間隙壁 170,230:源極/汲極特徵 172,232:矽化物特徵 174,234:接點 180,240:介電層 1502-1520,1702-1710:操作 Cell 1-1,Cell 1-2,Cell 1-3,Cell 1-4:單元 Cell 2-1,Cell 2-2,Cell 2-3,Cell 2-4,Cell 2-5:單元 Cell 3-1,Cell 3-2,Cell 3-3,Cell 3-4:單元 Cell 4-1,Cell 4-2,Cell 4-3,Cell 4-4,Cell 4-5:單元 Circuit-N,Circuit-N+1,Circuit-N-1:標準單元 Drain CO:汲極接點 NS:奈米片 NW:奈米線 N_well,Nwell:N型井區 N-OD,P-OD:平面主動區 Pwell:P型井區 S1,S2:間距 Source CO:源極接點 STD cell-1,STD cell-2:單元 STI:淺溝槽絕緣 VD:汲極導通孔插塞 VG:閘極導通孔插塞 VS:源極導通孔插塞
第1圖係顯示根據本揭露一些實施例所述之半導體結構（例如積體電路）的示意性方塊圖。 第2圖係顯示根據本揭露一些實施例所述之半導體結構（例如積體電路）的示意性方塊圖。 第3-5圖係顯示根據本揭露的一些實施例所述之第1-2圖中一部分之半導體結構的標準單元陣列佈局圖。 第6圖係顯示根據本揭露的一些實施例所述之第1-2圖中一部分之半導體結構的上視圖。 第7、8圖係顯示根據本揭露的一些實施例所述之第6圖之半導體結構的剖面圖。 第9圖係顯示根據本揭露的一些實施例所述之第1-2圖中一部分之半導體結構的上視圖。 第10、11圖係顯示根據本揭露的一些實施例所述之第9圖之半導體結構的剖面圖。 第12圖係顯示根據本揭露的一些實施例所述之第1-2圖中一部分之半導體結構的上視圖。 第13、14圖係顯示根據本揭露的一些實施例所述之第12圖之半導體結構的剖面圖。 第15A與15B圖係顯示根據本揭露一些實施例所述之的用於形成第1-2圖之半導體結構之方法的流程圖。 第16A、16B與16C圖係顯示根據本揭露的一些實施例所述之第15A-15B圖之方法中一些製造步驟期間之半導體結構的上視圖與剖面圖。 第17圖係顯示根據本揭露一些實施例所述之的用於形成第1-2圖之半導體結構之方法的流程圖。 第18A、18B、18C與18D圖係顯示根據本揭露的一些實施例所述之第17圖之方法中一些製造步驟期間之半導體結構的上視圖與剖面圖。
10:半導體結構
100:核心區域
105,205:裝置區域
120:GAA NW裝置
140:GAA NS裝置
200:輸入/輸出區域
220:平面裝置
S1:間距

Claims (10)

  1. 一種積體電路，包括：一基底；複數環繞式閘極奈米線電晶體，設置在基底上，其中每一環繞式閘極奈米線電晶體具有垂直堆疊之複數奈米線通道、包裹上述奈米線通道的一第一閘極介電層以及包裹上述第一閘極介電層的一第一閘極電極；複數環繞式閘極奈米片電晶體，設置在上述基底上，其中每一環繞式閘極奈米片電晶體具有垂直堆疊之複數奈米片通道、包裹上述奈米片通道的一第二閘極介電層以及包裹上述第二閘極介電層的一第二閘極電極；以及一第一平面裝置，設置在上述基底上，其中上述第一平面裝置具有一第一平面通道、在上述第一平面通道上之一第三閘極介電層以及在上述第三閘極介電層上之一第三閘極電極，其中上述第一閘極介電層與上述第二閘極介電層具有相同厚度，且上述第三閘極介電層比上述第一閘極介電層和上述第二閘極介電層厚，其中上述奈米線通道的一第一寬度是小於上述奈米片通道的一第二寬度，且上述第二寬度是小於上述第一平面通道的一第三寬度，其中上述環繞式閘極奈米線電晶體以及上述環繞式閘極奈米片電晶體在上述積體電路的一核心區域中彼此相鄰，以及上述第一平面裝置是位於與上述核心區域分離的上述積體電路的一輸入/輸出區域中。
  2. 如請求項1所述之積體電路，其中每一上述奈米線通道和上述奈米片通道的厚度在3nm至8nm的範圍內、上述第一寬度在4nm至11nm的範圍內、上述第二寬度在12nm至40nm的範圍內以及上述第三寬度在60nm至3000nm的範 圍內。
  3. 如請求項1所述之積體電路，更包括：一第二平面裝置，設置在上述核心區域中，其中上述第二平面裝置具有一第二平面通道、在上述第二平面通道上方的一第四閘極介電層和在上述第四閘極介電層上方的一第四閘極電極，其中上述第一閘極介電層、上述第二閘極介電層和上述第四閘極介電層具有相同的厚度，其中上述第二平面裝置與上述環繞式閘極奈米片電晶體和上述環繞式閘極奈米線電晶體的距離至少為上述環繞式閘極奈米片電晶體或是上述環繞式閘極奈米線電晶體之閘極間距的四倍，或是至少為上述環繞式閘極奈米片電晶體或是上述環繞式閘極奈米線電晶體之通道間距的四倍。
  4. 如請求項3所述之積體電路，其中上述第二平面通道的一第四寬度是大於第二寬度，並且上述第二平面裝置的閘極長度至少是上述環繞式閘極奈米線電晶體或上述環繞式閘極奈米片電晶體的閘極長度的兩倍。
  5. 一種形成半導體結構的方法，包括：接收一半導體基底，其中上述半導體基底具有一第一裝置區域和與上述第一裝置區域分開的一第二裝置區域；形成覆蓋上述第二裝置區域的一光罩；當上述光罩覆蓋上述第二裝置區域時，執行以下操作：在上述第一裝置區域中回蝕上述半導體基底；以及在回蝕之後，在上述第一裝置區域中交替地磊晶生長複數矽層和複數矽鍺層； 在上述第一裝置區域中對上述矽層和上述矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區；以及在上述第二裝置區域中對上述半導體基底進行圖案化，以定義複數平面裝置的複數第三主動區，其中上述第一主動區的一第一寬度是小於上述第二主動區的一第二寬度，以及上述第二寬度小於上述第三主動區的一第三寬度。
  6. 如請求項5所述之方法，其中上述第一裝置區域和上述第二裝置區域之間的距離至少是上述第一主動區之間距的四倍。
  7. 如請求項5所述之方法，其中上述形成上述環繞式閘極奈米線電晶體以及上述形成上述環繞式閘極奈米片電晶體之步驟更包括：沉積上述環繞式閘極奈米線電晶體和上述環繞式閘極奈米片電晶體中具有相同第一厚度的高介電常數之閘極介電層，其中上述形成上述平面裝置之步驟更包括：沉積具有一第二厚度的閘極介電層，其中上述第二厚度大於上述第一厚度。
  8. 如請求項5所述之方法，上述形成上述環繞式閘極奈米線電晶體、上述形成上述環繞式閘極奈米片電晶體與上述形成上述平面裝置更包括：沉積上述環繞式閘極奈米線電晶體、上述環繞式閘極奈米片電晶體、上述平面裝置中具有相同厚度的閘極介電層。
  9. 一種形成半導體結構的方法，包括：接收一半導體基底，其中上述半導體基底具有一第一裝置區域和與上述第一裝置區域分開的一第二裝置區域； 在上述第一裝置區域和上述第二裝置區域中交替地磊晶生長複數矽層和複數矽鍺層；形成覆蓋上述第一裝置區域的一光罩；當上述光罩覆蓋上述第一裝置區域時，執行以下操作：在上述第二裝置區域中回蝕上述矽層和上述矽鍺層；以及在回蝕之後，在上述第二裝置區域中磊晶生長一矽層；在上述第一裝置區域中對上述矽層和上述矽鍺層進行圖樣化，以定義複數環繞式閘極奈米線電晶體的複數第一主動區以及複數環繞式閘極奈米片電晶體的複數第二主動區；以及在上述第二裝置區域中對上述矽層進行圖案化，以定義複數平面裝置的複數第三主動區，其中上述第一主動區的一第一寬度是小於上述第二主動區的一第二寬度，以及上述第二寬度小於上述第三主動區的一第三寬度。
  10. 如請求項9所述之方法，其中上述環繞式閘極奈米線電晶體和上述環繞式閘極奈米線電晶體形成為具有相同的閘極介電層，並且上述平面裝置形成為具有比上述環繞式閘極奈米線電晶體和上述環繞式閘極奈米線電晶體更厚的閘極介電層。
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