TW201909425A - 形成具有源極－汲極區之介電隔離之奈米片電晶體的方法及相關結構 - Google Patents

形成具有源極－汲極區之介電隔離之奈米片電晶體的方法及相關結構 Download PDF

Info

Publication number
TW201909425A
TW201909425A TW107109075A TW107109075A TW201909425A TW 201909425 A TW201909425 A TW 201909425A TW 107109075 A TW107109075 A TW 107109075A TW 107109075 A TW107109075 A TW 107109075A TW 201909425 A TW201909425 A TW 201909425A
Authority
TW
Taiwan
Prior art keywords
pair
transistor
substrate
insulating
semiconductor
Prior art date
Application number
TW107109075A
Other languages
English (en)
Other versions
TWI684280B (zh
Inventor
朱利安 弗羅吉爾
成敏圭
謝瑞龍
朴燦柔
史帝文 本利
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW201909425A publication Critical patent/TW201909425A/zh
Application granted granted Critical
Publication of TWI684280B publication Critical patent/TWI684280B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種根據本揭示內容的IC結構，包括：基板；一對電晶體部位，位在該基板上，其中，該基板橫向在該對電晶體部位之間的上表面界定分離區；一對奈米片堆疊，各自位在該對電晶體部位的其中一者上；絕緣襯裡，在該分離區內共形地位在該基板之該上表面上，以及位在該對電晶體部位之各者的側壁表面上；半導體心軸，位在該絕緣襯裡上且位於該分離區上方；一對絕緣體區，各自在該對電晶體部位之各者之側壁表面上橫向位於該半導體心軸與該絕緣襯裡之間；以及源極/汲極磊晶區，位於該對絕緣體區及該半導體心軸上方，其中，該源極/汲極磊晶區橫向抵接該對奈米片堆疊。

Description

形成具有源極-汲極區之介電隔離之奈米片電晶體的方法及相關結構
本揭示內容係有關於積體電路(IC)設計，且更特別的是，有關基於使用源極及汲極接觸之底部介電隔離之電性隔離堆疊奈米片場效電晶體結構的IC結構及其形成方法。
奈米片電晶體係指包括在一對源極/汲極磊晶區之間延伸之複數個堆疊奈米片的場效電晶體(FET)類型。FET通常包括形成於半導體基板中且被通道區分離的摻雜源極/汲極磊晶區。閘極絕緣層位於通道區之上而導電閘極電極位於該閘極絕緣層之上。閘極絕緣層及閘極電極可一起稱為裝置的“閘極堆疊”、“閘極結構”等等。藉由施加適當的電壓至閘極電極，通道區變成導電且允許電流在該結構的源極區、汲極區之間流動。
為了改善FET的操作速度以及提高FET在積體電路(IC)上的密度，設計的尺寸已逐漸變小。減小FET 的尺寸及通道長度可改善FET的切換速度。許多挑戰隨著FET及IC的特徵尺寸變小而出現。例如，習知平面FET的尺寸大幅縮減可能會產生靜電問題及電子移動率劣化。尺寸縮小的平面FET可能有更短的閘極長度使得它更加難以控制通道。例如“環繞式閘極”奈米線或奈米片結構的替代裝置架構允許進一步縮放IC，部分由於閘極經結構化成可纏繞通道。此結構可以較低的洩露電流來提供更好的控制、更快的操作、以及較低的輸出電阻。
奈米片電晶體與習知電晶體結構之間的結構差異以及形成奈米片電晶體所需的加工，可能與操作期間的效能差異相關。此類效能效應在結構上可能難以管理，包括個別電晶體之間有不同的分離距離，例如，在裝置之“短通道”區中的兩個橫向毗鄰電晶體與在“長通道”區中的兩個橫向毗鄰電晶體。在以統一流程形成有不同的橫向分離之奈米片電晶體的情形下，以單一製造方案形成有不同尺寸的結構可能會是技術上的挑戰。例如，不同製程的負載效應可能會在具有不同尺寸之結構的加工之間造成矛盾，例如，在較寬區域中可能形成比較小區域有更多的氧化物或其他物質。負載效應及類似的加工限制可能影響單一加工範例是否能成功地將目標電晶體結構與在裝置之另一區域中有不同物理尺寸、分離等等的電晶體一起形成在裝置之一區域中。
本揭示內容的第一方面提供一種積體電路 (IC)結構，包括：基板，具有一對電晶體部位(site)，其中該基板橫向在該對電晶體部位之間的上表面界定分離區；一對奈米片堆疊，各自位在該對電晶體部位的其中一者上；絕緣襯裡(liner)，在該分離區內共形地位在該基板之該上表面上；半導體心軸，位於該絕緣襯裡上且位於該基板之該分離區上方；一對絕緣體區，各自橫向位於該半導體心軸與在該對電晶體部位之各者之側壁表面上的該絕緣襯裡之間；以及源極/汲極磊晶區，位於該對絕緣體區及該半導體心軸上方，其中該源極/汲極磊晶區橫向抵接該對奈米片堆疊之各者。
本揭示內容的第二方面提供一種形成積體電路(IC)結構之方法，該方法包括：在基板的上表面上形成絕緣襯裡，該基板被包括在前驅結構(precursor structure)中，該前驅結構具有：橫向隔開的一對電晶體部位，界定於該基板內，其中該絕緣襯裡形成於該基板橫向在該對電晶體部位之間的該上表面上，各自位在該對電晶體部位中之一者上的一對奈米片堆疊，以及各自位在該對奈米片堆疊的其中一者上的一對閘極結構；在該絕緣襯裡上形成犧牲結構，其中該犧牲結構包括：位在該絕緣襯裡上的半導體心軸，以及位在該半導體心軸上的遮罩層，其中該遮罩層的上表面位於該對閘極結構之上；形成一對絕緣體區，該對絕緣體區之各者橫向位在該犧牲結構與該對電晶體部位的其中一者之間；以及移除該遮罩層以暴露該半導體心軸之該上表面；以及從該對奈米片堆疊的暴露側 壁與該半導體心軸之該暴露上表面，磊晶成長在該對奈米片堆疊之間的源極/汲極磊晶區。
本揭示內容的第三方面提供一種形成積體電路(IC)結構之方法，該方法包括：從基板形成第一對電晶體部位及第二對電晶體部位，其中該第一對電晶體部位之間的橫向分離距離小於該第二對電晶體部位之間的分離距離，且其中該第一對電晶體部位與該第二對電晶體部位各自包括各自位在該對電晶體部位的各自一者上的一對奈米片堆疊，以及各自位在該對電晶體部位的各自一者上的一對閘極結構；選擇性地形成絕緣區於該第一對電晶體部位之間以覆蓋該基板在該第一對電晶體部位之間的第一部分，其中該第二對電晶體部位與該基板在該第二對電晶體部位之間的第二部分在選擇性地形成該絕緣襯裡之後仍然暴露；從該對奈米片堆疊在該第一對電晶體部位上的暴露部分，磊晶成長第一源極/汲極磊晶區於該第一對半導體電晶體部位之間，致使該第一源極/汲極磊晶區上覆該絕緣區；以及從該基板的該第二部分與該對奈米片堆疊在該第二對電晶體部位上的暴露部分，磊晶成長一第二源極/汲極磊晶區於該第二對半導體電晶體部位之間。
50‧‧‧初始奈米片結構
100‧‧‧前驅結構
100L‧‧‧長通道區、區
100S‧‧‧短通道區、區
102‧‧‧基板
114‧‧‧奈米片堆疊、堆疊
114R‧‧‧凹部
116‧‧‧半導體奈米片、奈米片
118‧‧‧犧牲奈米片、奈米片
120‧‧‧閘極結構、虛擬閘極
122‧‧‧上半導體、上半導體區
124‧‧‧側壁間隔體
126‧‧‧上遮罩
128‧‧‧電晶體部位
130‧‧‧囊封襯裡
132‧‧‧犧牲半導體層
134‧‧‧凹部
134W‧‧‧橫向側壁
136‧‧‧遮罩層
138‧‧‧絕緣塗層
140‧‧‧犧牲結構
142‧‧‧半導體心軸
144‧‧‧絕緣襯裡
146‧‧‧絕緣區、絕緣體區
148‧‧‧內間隔體
150‧‧‧源極/汲極磊晶區、半導體區
160、160B‧‧‧IC結構、結構
162‧‧‧絕緣體
164‧‧‧溝槽矽化物
165‧‧‧保護襯裡
166‧‧‧功函數金屬
DF、DG‧‧‧橫向寬度
RL、RS‧‧‧分離距離
L‧‧‧開口
SU‧‧‧上表面
以下參考附圖詳述本揭示內容的具體實施例，其中類似的元件用相同的元件符號表示，且其中：第1圖的橫截面圖根據本揭示內容圖示基板與待加工成初級結構的奈米片堆疊。
第2圖的橫截面圖根據本揭示內容圖示形成一組閘極結構於該等奈米片堆疊上用於加工成初級結構。
第3圖的橫截面圖根據本揭示內容圖示蝕刻該等奈米片堆疊及基板在該等閘極結構之間的部分以形成一前驅結構。
第4圖的橫截面圖根據本揭示內容圖示共形地形成於暴露表面上的囊封襯裡。
第5圖的橫截面圖根據本揭示內容圖示使用共形製程沉積的犧牲半導體層。
第6圖的橫截面圖根據本揭示內容之數個具體實施例圖示經形成為可產生犧牲結構的遮罩層。
第7圖的橫截面圖根據本揭示內容之數個具體實施例圖示被選擇性地蝕刻的犧牲半導體層。
第8圖的橫截面圖根據本揭示內容之數個具體實施例圖示被移除的囊封襯裡。
第9圖根據本揭示內容之數個具體實施例圖示選擇性地凹陷交替奈米片以形成內間隔體凹部的製程。
第10圖的橫截面圖根據本揭示內容之數個具體實施例圖示共形地形成於暴露表面上的薄絕緣襯裡。
第11圖的橫截面圖根據本揭示內容之數個具體實施例圖示藉由非等向性沉積介電材料於絕緣襯裡上而形成的絕緣區。
第12圖的橫截面圖根據本揭示內容之數個具體實施例圖示共形地形成於暴露表面上以夾止(pinch-off)內間隔體凹部的薄絕緣襯裡。
第13圖根據本揭示內容之數個具體實施例圖示凹陷絕緣襯裡以形成內間隔體且暴露半導體心軸的製程。
第14圖的橫截面圖根據本揭示內容之數個具體實施例圖示磊晶成長源極/汲極磊晶區。
第15圖的橫截面圖圖示在按照本揭示內容的具體實施例形成第一金屬層級接觸於源極/汲極磊晶區上之後的IC結構。
第16圖根據本揭示內容之數個具體實施例圖示形成用於IC結構之功函數金屬的平面圖。
第17圖的橫截面圖根據本揭示內容之數個具體實施例圖示形成在數個連續閘極上共形地形成的囊封襯裡。
第18圖的橫截面圖根據本揭示內容之數個具體實施例圖示形成遮罩層於基板及數個連續閘極上面。
第19圖的橫截面圖根據本揭示內容之數個具體實施例圖示凹陷遮罩層以在短通道區中產生剩餘部分，接著是囊封襯裡的去角(chamfering)。
第20圖的橫截面圖根據本揭示內容之數個具體實施例圖示剝除在短通道區中的遮罩層且形成另一囊封襯裡。
第21圖的橫截面圖根據本揭示內容之數個具體實施例圖示從交替奈米片形成內間隔體凹部。
第22圖的橫截面圖根據本揭示內容之數個具體實施例圖示共形地形成於暴露表面上以夾止內間隔體凹部的絕緣塗層。
第23圖的橫截面圖根據本揭示內容之數個具體實施例圖示凹陷絕緣塗層以界定內間隔體且暴露交替奈米片。
第24圖的橫截面圖根據本揭示內容之數個具體實施例圖示磊晶成長源極/汲極磊晶區以產生IC結構。
第25圖的橫截面圖示在按照本揭示內容的具體實施例形成第一金屬層級接觸於源極/汲極磊晶區上之後的IC結構。
應注意，本揭示內容的附圖未按比例繪製。附圖旨在只描繪本揭示內容的典型方面，因此不應被視為限制本揭示內容的範疇。附圖中，類似的元件用相同的元件符號表示。
本揭示內容係有關於積體電路(IC)設計，且更特別的是，有關於包括使用源極及汲極接觸之底部介電隔離之(“奈米片電晶體”)的IC結構，及其形成方法。具體言之，本揭示內容提供具有使源極及汲極接觸與基板以物理及電氣方式分離之絕緣介電材料的各種IC結構，及其形 成方法。在奈米片電晶體結構中，通過從半導體奈米片邊緣成長的半導電源極/汲極磊晶區，可提供與閘極區中用作電晶體通道之各種奈米片的電性連接。在本揭示內容具體實施例中形成的源極/汲極磊晶區可位於在多個區域中為了加工一致性而形成的介電材料上方，以及提供與基板的物理及電氣分離。相較於習知加工，本文提及的各種具體實施例提供一致的加工技術以形成有電性隔離源極/汲極磊晶區的奈米片電晶體和對應接觸，於有不同的橫向閘極至閘極分離距離的多個區域中，同時維持與奈米片電晶體形成有關的優點。
也應瞭解，當例如層、區域或基板的元件被指為在另一元件“上”或“上方”時，它可直接在該另一元件上或也可存在中介元件。相比之下，當元件被指為“直接位在另一元件上(directly on)”或“直接位在另一元件上方(directly over)”時，則可不存在中介元件。也應瞭解，當元件被指為“連接(connected)”或“耦合(coupled)”至另一元件時，它可直接連接或耦合至該另一元件或可存在中介元件。相比之下，當元件被指為“直接連接(directly connected)”或“直接耦合(directly coupled)”至另一元件時，則不存在中介元件。
如本文所述的方法可使用於IC晶片的製造。所產生之積體電路晶片可與其他晶片、離散電路元件及/或其他訊號處理裝置整合成為(a)例如主板之中間產品或者是(b)最終產品的一部分。最終產品可為包括任何積體 電路晶片的任何產品。
第1圖的橫截面圖根據本揭示內容之數個具體實施例圖示將會被加工的初始奈米片結構50。初始奈米片結構50可加工成為將會根據具體實施例來加工的前驅結構100(第3圖)，且可為用於製造成描述於本文之前驅結構100的較大IC結構之一部分。初始奈米片結構50與前驅結構100可經結構化成各自有一部分包括“短通道”區100S與“長通道”區100L。如第1圖所示和本文所述，在各區100S、100L中的不同組件及次組件可實質或完全相同，除了不同組件之間有不同的橫向分離距離以外。
初始奈米片結構50可包括基板102。如圖示，基板102可包括任何當前已知或以後開發能夠加工成為電晶體結構的材料，且可包括，例如塊狀半導體層、絕緣體上覆半導體(SOI)基板等等，它可包括以形成電晶體為目標的一或多個部位，亦即，如本文在別處所述的“電晶體部位”。因此，基板102可上覆有不同材料及/或電氣性質的一或多個其他材料層，且附圖省略此類材料層以根據本揭示內容來較佳地圖解說明形成IC結構的結構及製程。基板102可包括任何當前已知或以後開發的半導體材料，這可包括但不限於：矽、鍺、碳化矽，以及實質由具有以公式A1X1GaX2InX3AsY1PY2NY3SbY4界定之組合物的一或更多III-V族化合物半導體組成者，在此X1、X2、X3、Y1、Y2、Y3及Y4為相對比例，各個大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其他合 適基板包括具有組合物ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，在此A1、A2、B1及B2為相對比例，各個大於或等於零且A1+A2+B1+B2=1(1為總莫耳量)。此外，基板102的全部或一部分可帶有應變。
基板102可具有各種組態，例如圖示的塊矽組態。基板102也可具有包括塊矽層、埋藏絕緣層及主動層的絕緣體上覆矽(SOI)組態，其中半導體裝置均形成於主動層中及主動層之上。基板102可由矽製成或可由除矽以外的材料製成。因此，用語“基板”或“半導體基板”應被理解成涵蓋所有半導體材料以及此類材料的所有形式。在基板102包括鰭形半導體區時，多個基板102可各自位在底下層(underlying layer)上且取向為互相平行。藉由形成半導體材料於底下結構(未圖示)上，可形成前驅結構100的基板102。為了示範和簡化，附圖已省略位於基板102下面的其他材料及/或層。此外，本文會以“橫過閘極的方向”描繪各種橫截面圖。亦即，基板102與從它形成的電晶體部位128(第3圖)可經定位成橫向鄰近一組溝槽、絕緣材料等等以用於電性隔離不同的電晶體結構。
根據一實施例，基板102可用沉積及/或晶圓接合(wafer bonding)形成，例如，氧離子植入隔離(separation by implantation of oxygen，SIMOX)。如本文所使用的，用語“沉積”可包括任何當前已知或以後開發適於沉積的技術，包括但不限於：例如，化學氣相沉積(CVD)，低壓CVD(LPCVD)，電漿增強CVD(PECVD)，半大氣CVD (SACVD)高密度電漿CVD(HDPCVD)，快速熱CVD(RTCVD)，超高真空CVD(UHVCVD)，有限反應處理CVD(LRPCVD)，金屬有機CVD(MOCVD)，濺鍍沉積，離子束沉積，電子束沉積，雷射輔助沉積，熱氧化，熱氮化，旋塗法，物理氣相沉積(PVD)，原子層沉積(ALD)，化學氧化，分子束磊晶(MBE)，鍍覆，及蒸鍍。
前驅結構100可包括例如用磊晶成長形成於基板102上的奈米片堆疊114，且奈米片堆疊114可包括位於基板102上面的交替材料層。奈米片堆疊114可包括，例如，複數個交替的半導體奈米片116及犧牲奈米片118。半導體奈米片116及犧牲奈米片118初始可在基板102的上表面上形成為交替材料層。半導體奈米片116可從任何當前已知或以後開發的半導體材料形成，例如，矽，其中有基板102的各種示範組合物可操作供使用於半導體奈米片116。相比之下，相對於半導體奈米片116的組合物，犧牲奈米片118可由不同的材料構成，例如，經選定成在後續加工利於換成不同材料的一或多種材料。根據一示範具體實施例，犧牲奈米片118可包括矽鍺(SiGe)。在此情形下，根據任何當前已知或以後開發的技術，犧牲奈米片118在後續加工可換成一或多種導電材料用於提供在半導體奈米片116之間的導電奈米片，例如，橫向蝕刻及移除半導體材料且用導電金屬填充及取代半導體材料。在任何情形下，相較於其他電晶體元件，藉由具有顯著減少的厚度，各奈米片116、118在結構上可與描述於本文的其 他元件不同。在一實施例中，堆疊114中的各奈米片116、118各有例如小於約5.0奈米(nm)的厚度。
藉由執行多個磊晶成長製程以產生或界定奈米片堆疊114，奈米片116、118可實質形成於整個基板102上。在此圖示實施例中，奈米片在奈米片堆疊114中的個數及厚度可隨著特定應用而有所不同。在圖示於此的實施例中，圖示的奈米片堆疊114包括3個半導體奈米片118。不過，實際上，可形成具有任何所欲個數之奈米片的奈米片堆疊114，包括單一半導體奈米片116及犧牲奈米片118。另外，奈米片堆疊114包括多個第二犧牲奈米片118，各奈米片118不需要形成為有相同的厚度，然而有些應用可能會如此。同樣，當奈米片堆疊114包括多個半導體奈米片116時，堆疊114內的各半導體奈米片116不需要形成為有相同的厚度，然而有些應用可能會如此。
翻到第2圖，一組閘極結構(或者，稱為“虛擬閘極”)120可直接位在奈米片堆疊114上。各閘極結構120初始可形成於塊狀奈米片材料的目標區上以界定個別電晶體結構的長度，且提供用於在後續加工產生目標電晶體結構的犧牲材料。在一具體實施例中，各閘極結構120可包括例如由非晶矽(a-Si)構成的上半導體(upper semiconductor)122。各閘極結構120可進一步包括橫向抵接上半導體區122的側壁間隔體124。例如用沉積及蝕刻之組合，可將用於閘極結構120的側壁間隔體124形成於奈米片堆疊114的初始結構上方且橫向鄰近上半導體區 122。側壁間隔體126可由各種不同材料構成，例如氮化矽、SiBCN、SiNC、SiN、SiCO及SiNOC等等，且各自可由相同或不同的材料製成。由一或多層絕緣或遮罩材料構成的上遮罩(也稱為硬遮罩)126位於上半導體區122上，用以在前驅結構100的後續加工期間保護上半導體區122及/或其他底下材料。具體而言，上遮罩126例如可包括位於一或多層遮罩材料下面由氮化物或氧化物材料構成的絕緣體，例如，氮化矽或氧化矽硬遮罩(用不同的剖面線表示)。根據一實施例，各閘極結構120的高度可在約50至約200奈米(nm)之間，長度可在約15奈米至約200奈米之間。
翻到第3圖，可例如用蝕刻及/或用於移除材料的其他製程(用向下箭頭表示)，移除奈米片堆疊114中不被閘極結構120覆蓋的部分，以在短通道區100S及長通道區100L中形成複數個奈米片堆疊114。例如，基於閘極結構120的尺寸，各奈米片堆疊114可經形成為具有預定長度和在相鄰奈米片堆疊114之間的橫向分離距離。在奈米片堆疊的形成期間，也可移除基板102的底下部分，例如，以界定在各奈米片堆疊114底下的電晶體部位128。各電晶體部位128在結構上可與基板102連續，且在有些情形下，在奈米片堆疊114形成後，可從基板102的上表面突出。在其他情形下，電晶體部位128可單純地被界定為基板102在一奈米片堆疊114下面的部分。因此，複數個奈米片堆疊114各自可位在對應的電晶體部位128的上表面上。
儘管前驅結構100的短通道區100S及長通道區100L可包括有不同尺寸的類似或相同組件，但各組件在其中的相對位置在各區之間可不同。在短通道區100S中，短通道區100S的閘極結構120與電晶體部位128之間的分離距離RS可實質小於長通道區100L的分離距離RL。根據一實施例，短通道區100S的電晶體部位128之間的分離距離RS可小於約20奈米。相比之下，長通道區100L的電晶體部位128之間的分離距離RL可大於約250奈米。各閘極結構120的閘極長度(例如，橫跨閘極結構120從側壁到側壁的橫向距離)在短通道區100S中可小於約15奈米，同時閘極結構120的長度在長通道區100L中可達約200奈米。
請參考第4圖，前驅結構100(第3圖)的短通道區100S及長通道區100L可被一起加工以產生根據本揭示內容的IC結構。在有些情形下，第4圖至第15圖省略短通道區100S用於與長通道區100L對應之組件的參考線路及數目只是為了使圖解說明清楚。本揭示內容的具體實施例可包括：在各區100S、100L中，共形地形成囊封襯裡130於基板102、電晶體部位128、奈米片堆疊114及閘極結構120的暴露表面上，如圖所示。囊封襯裡130可由任何當前已知或以後開發的絕緣材料構成，例如氧化物、氮化物及/或其他絕緣材料。適用於囊封襯裡130之組合物的材料可包括，例如二氧化矽(SiO2)、氮化矽(SiN)、(SiCO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化釔(Y2O3)、 氧化鉭(Ta2O5)、二氧化鈦(TiO2)、氧化鐠(Pr2O3)、氧化鋯(ZrO2)、氧化鉺(ErOx)、其他基於矽及氮化物的材料(例如，SiBCN、SiNC、SiNOC)、有機矽化合物，及其他當前已知或以後開發有類似性質的材料。
翻到第5圖，本揭示內容可包括，例如，藉由經由共形沉積於囊封襯裡130的暴露表面上來形成犧牲半導體層132於囊封襯裡130上，從而以橫向在長通道區100L的電晶體部位128之間在後續製程用於遮罩的一區域為目標。由於用於形成犧牲半導體層132的共形製程，犧牲半導體層132的厚度可大約等於RS，亦即，短通道區100S中的閘極之間的分離距離。在形成後，犧牲半導體層132可上覆長通道區100L中的基板102、電晶體部位128、奈米片堆疊114、閘極結構120及囊封襯裡130。犧牲半導體層132例如可由非晶矽(a-Si)構成或可包括可共形地沉積的不同半導體材料，例如矽鍺(SiGe)。
犧牲半導體層132的共形沉積，以及在長通道區100L中的較大分離距離，可在犧牲半導體層132中界定橫向在閘極結構120、奈米片堆疊114之間的凹部134。凹部134可僅部分伸入犧牲半導體層132的深度，致使犧牲半導體層132的一部分位在凹部134下面及基板102之上。如圖示，凹部134的下表面可與橫向相鄰的奈米片堆疊114的一或多個奈米片116、118(第1圖)實質對齊。凹部134也可包括從奈米片堆疊114之側壁表面橫移的一對橫向側壁134W和囊封襯裡130形成於其上之部 分。因此，可將凹部134的形狀製作成橫向位在電晶體部位128、奈米片堆疊114及閘極結構120之間但分離的犧牲結構，以便保護基板102及囊封襯裡130不受後續加工影響。
翻到第6圖，本揭示內容的具體實施例可包括：用其他材料填充凹部134(第5圖)以便保護底下層及/或組件。如圖示，本揭示內容可包括在凹部134內形成遮罩層136，致使遮罩層136直接位在犧牲半導體層132的一部分上和位在基板102及囊封襯裡130的底下部分之上。遮罩層136可包括當前已知或以後開發的一或多種物質，其經組配成可承受積體電路材料的微影加工，例如有機平坦化層(OPL)、軟遮罩材料及/或經組配成可保護底下組件的其他光阻材料。不管用什麼方法體現，遮罩層136可在形成後填充凹部134，例如，藉由沉積於犧牲半導體層132上，然後平坦化，致使遮罩層136的上表面與犧牲半導體層132的上表面實質共面。在如本文所述地形成及加工後，在仍然沒有短通道區100S時，遮罩層136可橫向位在長通道區100L的電晶體部位128、奈米片堆疊114及閘極結構120之間。
翻到第7圖，本揭示內容的具體實施例可包括：移除犧牲半導體層132的數個部分(第2圖至第5圖)，在基板102上方留下遮罩層136及其下的材料完好無損。依照任何當前已知或以後開發的移除半導體材料的製程，例如選擇性蝕刻，可移除犧牲半導體層132中不被遮 罩層136覆蓋的部分。蝕刻大致上是指移除材料(例如，形成於基板之上的各種結構)，且常用遮罩(例如，遮罩層136)在原位執行，使得可選擇性地從基板的某些區域移除材料，同時讓在基板之其他區域中的材料不受影響。第6圖中以向下的箭頭符號圖示蝕刻製程。大致有兩類蝕刻：(i)濕蝕刻與(ii)乾蝕刻。濕蝕刻用可選擇能夠選擇性地溶解給定材料(例如，氧化物)的溶劑(例如，酸或鹼)執行，同時留下相對完好無損的另一材料(例如，多晶矽或氮化物)。選擇性蝕刻給定材料的能力對許多半導體製程而言是基本的。濕蝕刻通常會等向性地蝕刻勻質材料(例如，氮化物)，但是濕蝕刻也可非等向性地蝕刻單晶材料(例如，矽晶圓)。乾蝕刻可用電漿執行。藉由調整電漿的參數，電漿系統可用數種模態操作。普通電漿蝕刻會產生在晶圓表面起反應的電中性(neutrally charged)高能自由基。由於中性粒子會從所有角度衝擊晶圓，因此此過程為等向性。離子研磨或濺鍍蝕刻用大約從一個方向接近晶圓的惰性氣體高能離子轟擊晶圓，因此此過程有高度非等向性。反應性離子蝕刻(RIE)在居於濺鍍、電漿蝕刻中間的條件下操作且可用來產生深、窄的特徵，例如STI溝槽。用於移除半導體材料的蝕刻材料及/或製程可移除犧牲半導體層132而不影響囊封襯裡130的數個部分。
簡略參考第8圖，根據本揭示內容的進一步加工可包括進一步移除囊封襯裡130(第3圖至第7圖)，例如，用對囊封襯裡130之材料組合物有選擇性而不影響 遮罩層136的蝕刻劑。在囊封襯裡130包括半導體材料的情形下，續續選擇性蝕刻暴露表面可從短通道區100S完全移除囊封襯裡130，同時在長通道區100L的遮罩層136下面只留下一部分的囊封襯裡130完好無損。
翻到第9圖，移除犧牲半導體層132及囊封襯裡130可暴露各奈米片堆疊114在電晶體部位128之上的橫向側壁。為了製備用於後續閘極形成的奈米片堆疊114，根據本揭示內容的進一步加工可包括橫向凹陷的交替奈米片(例如，犧牲奈米片118(第1圖))以在各奈米片堆疊114中產生複數個凹部114R。可提供交替奈米片的橫向凹陷，例如，藉由施加對犧牲奈米片118之組合物(例如，SiGe或類似結晶半導體)有選擇性的濕蝕刻劑，且留下其他結構(例如，基板102、電晶體部位128、遮罩層136等等)實質完好無損。隨後在凹部114中可形成附加絕緣材料，例如，內間隔體，如本文在別處所述的。
請參考第10圖，在凹部114R形成後，可形成附加絕緣材料於奈米片堆疊114上。例如，可形成包括例如一或多個絕緣氧化物及/或描述於本文之其他電絕緣材料的絕緣塗層138以對各奈米片堆疊114中的暴露凹部114R塗上一層。藉此，絕緣塗層138可提供經形成與奈米片堆疊114接觸之其他組件的附加電絕緣。描述於本文的製程可在長通道區100L中產生犧牲結構140。被遮罩層136覆蓋且先前沒有被移除的犧牲半導體層132的剩餘部分可在遮罩層136下面保持完好無損用作半導體心軸 142。犧牲結構140的遮罩層136之上表面在長通道區100L中可位於閘極結構120的上表面之上，如圖示。儘管在後續加工最終可從長通道區100L移除犧牲結構140的數個部分，但犧牲結構140在長通道區100L中的位置及形狀可允許在各區100S、100L中一致地形成鄰近電晶體部位128的附加材料。
請參考第11圖，本揭示內容的具體實施例可包括：在已加工結構的各區100S、100L中形成絕緣區146。長通道區100L中的各絕緣區146橫向位於犧牲結構140的側壁與一對應的電晶體部位128之間。犧牲結構140的所得結構允許絕緣區146成對地緊鄰各自之電晶體部位128而形成。由於在短通道區100S中的電晶體部位128之間的分離距離縮減，所以在沒有犧牲結構140存在於其中的情況下，可形成絕緣區146於短通道區100S中。除了形成於各區之電晶體部位128上以外，絕緣區146初始也可形成於遮罩層136及各閘極結構的上表面上，如圖示。隨後可移除奈米片堆疊114及遮罩層136上的絕緣區146而不影響形成於電晶體部位128上的絕緣區，如本文在別處所述的。長通道區100L的電晶體部位128與犧牲結構140的毗鄰側壁之間的分離距離可設計成大約等於在短通道區100S內的電晶體部位128之間的分離距離，例如，達約20奈米。可藉由非等向性高密度電漿(HDP)沉積絕緣材料(例如，SiO2或描述於本文的其他電絕緣材料)於其他絕緣材料上，例如，至少於在電晶體部位128與半導體心 軸142之間的絕緣塗層138上，及/或於奈米片堆疊114及遮罩層136的暴露表面上，而形成絕緣區146。在需要或適用時，絕緣材料的數個部分可從奈米片堆疊114及遮罩層136移除，或者可保持完好無損以形成奈米片堆疊114及/或遮罩層136的一部分。在各電晶體部位128之間，絕緣區146的上表面在基板102以上的高度可實質等於或大於半導體心軸142的上表面。
前往第12圖，本揭示內容的具體實施例可包括：除了奈米片堆疊114及閘極結構120中先前已形成絕緣塗層138的暴露表面以外，在遮罩層136及絕緣區146上形成附加絕緣塗層138。附加絕緣塗層138例如可包括氮化物襯裡及/或絕緣材料，用以在形成後“夾止”凹部114R(第8圖)以在奈米片堆疊114中產生位在交替奈米片之間的內間隔體148。內間隔體148可經定位成橫向鄰近各奈米片堆疊114的犧牲奈米片118(第1圖)，且垂直位在各奈米片堆疊114的半導體奈米片116(第1圖)之間。如圖示，絕緣塗層138的數個部分也可形成於遮罩層136及絕緣區146上。
請參考第13圖，可移除犧牲結構140(第10圖至第12圖)及絕緣塗層138的數個部分以製備奈米片堆疊114及半導體心軸142供後續加工用。如本文在別處所述的，犧牲結構140的位置及尺寸可允許同樣在鄰近短通道區100S及長通道區100L之電晶體部位128的空間內形成絕緣區146。為了形成奈米片電晶體之閘極的組件，可 從長通道區100L移除犧牲結構140的各種絕緣組件。例如，藉由用於移除暴露電絕緣材料的非選擇性蝕刻劑，可移除絕緣塗層138中不形成內間隔體148之數個部分的暴露部分。此類材料的移除另外可移除，例如，先前形成於奈米片堆疊114之上表面上的絕緣區146。由於內間隔體148存在於交替奈米片之間，所以內間隔體148在移除絕緣塗層138後仍然可實質完好無損。此外，可保護絕緣襯裡144在半導體心軸142下面的部分不被移除，從而也可保持完好無損。
除了移除絕緣塗層138的暴露部分外，本揭示內容的具體實施例也可包括：移除遮罩層136以暴露在其下面之半導體心軸142的上表面SU。任何剩餘的絕緣區146可與遮罩層136一起移除，例如，藉由在同一個製程一起移除此類剩餘部分與遮罩層136。用於移除遮罩層136的製程例如可包括選擇性蝕刻OPL物質及/或遮罩層136的類似材料而不實質影響基板102上的其他材料。根據更特定的實施例，移除遮罩層136可包括：形成有附加數量的OPL或類似的遮罩材料以增加遮罩層136的尺寸，藉此覆蓋電晶體部位128、奈米片堆疊114及閘極結構120。然後，可剝除擴大的OPL以暴露半導體心軸142的上表面SU和先前被遮罩層136覆蓋的其他材料。
翻到第14圖，本揭示內容的具體實施例可包括：例如，從半導體奈米片116的暴露側壁(第1圖至第3圖)及半導體心軸142的上表面SU(第13圖)磊晶成長源 極/汲極磊晶區150在各對的奈米片堆疊114之間。用語“磊晶成長及/或沉積”及“經磊晶形成及/或成長”意指成長半導體材料於也被稱為“種子層”之半導體材料的沉積表面上，其中被成長的半導體材料與半導體材料的沉積表面可具有相同的結晶特性。在磊晶沉積製程中，控制由氣體源提供的化學反應劑並設定系統參數，使得到達半導體基板沉積表面的沉積原子有足夠的能量在表面上四處走動且自行以沉積表面中之原子的晶體排列為方向。因此，磊晶半導體材料可具有與它可形成於其上的沉積表面相同的結晶特性。例如，沉積於{100}晶面上的磊晶半導體材料可取得{100}取向。在一些具體實施例中，磊晶成長及/或沉積製程對於形成於半導體表面上可具有選擇性，且可不沉積材料於電介質表面上，例如二氧化矽或氮化矽表面(例如，奈米片堆疊114、絕緣區146、內間隔體148)。儘管半導體心軸142可包括非晶矽，然而源極/汲極磊晶區150可包括例如結晶矽，因為它是從具有與半導體心軸142及/或奈米片堆疊114之半導體材料不同之半導體材料或組合物的種子層形成。
源極/汲極磊晶區150可形成通到奈米片堆疊114的電氣連接之一部分，例如，用以電氣連接至奈米片電晶體的通道區。例如，由於通過描述於本文的其他製程形成半導體心軸142及絕緣區146，所以源極/汲極磊晶區150可一起形成於在基板102之上的短通道區100S及長通道區100L中。在形成後，長通道區100L中的源極/ 汲極磊晶區150各自可位在各對電晶體部位128之間且位在絕緣區146上方。絕緣襯裡144可使半導體心軸142及源極/汲極磊晶區150與各區100S、100L中的基板102電氣分離，如本文在別處所述的。由於各奈米片堆疊114與半導體心軸142的相對位置，所以長通道區100L中的源極/汲極磊晶區150在形成後可呈實質U形或其他階狀幾何。在各區100S、100L中形成源極/汲極磊晶區150可藉此產生根據本揭示內容之數個具體實施例的IC結構160。
請參考第15圖，本揭示內容的具體實施例可進一步包括：形成附加組件於IC結構160上以界定通到奈米片電晶體的閘極接觸及終端接觸(terminal contact)。具體言之，在形成源極/汲極磊晶區150於各區100S、100L中後，進一步的加工可包括：在短通道區100S及長通道區100L中形成絕緣體162(例如，藉由沉積)於各閘極結構120及源極/汲極磊晶區150上。絕緣體162的組合物可包括任何當前已知或以後開發的絕緣材料，例如，包括在描述於本文別處之閘極結構120及/或絕緣區146內的一或多個絕緣體。
在形成絕緣體162以覆蓋奈米片堆疊114及源極/汲極磊晶區150後，根據本揭示內容的進一步加工可包括：移除絕緣體162的目標部分，例如，在奈米片堆疊114之間和在源極/汲極磊晶區150上面的部分，以提供通到電晶體閘極端子的電氣連接。因此，本揭示內容的具體實施例可包括：在絕緣體162內形成一或多個開口以供 填充溝槽矽化物164。絕緣體162在奈米片堆疊114上方的剩餘部分可界定各自位在奈米片堆疊114上以及源極/汲極磊晶區150的數個部分上的一組絕緣帽蓋。溝槽矽化物164可形成於絕緣體162的開口內以從源極/汲極磊晶區150延伸到絕緣體162的上表面。矽化物大致是指由矽與金屬製成的一或多種合金以形成通到半導體材料的導電接觸。示範矽化物化合物例如可包括矽化鈦(TiSi2)、矽化鈷(CoSi2)、矽化鎳(NiSi)及/或包括半導體材料(例如，矽)及一或多種導電金屬的其他化合物或合金。在溝槽矽化物164的情形下，其中的半導體粒子至少部分可由在其下的源極/汲極磊晶區150提供。除了溝槽矽化物164以外，本揭示內容的具體實施例可包括：在絕緣體162的相對側壁表面上形成保護襯裡165。保護襯裡165至少部分可由一或多種導電金屬構成，例如，包括在溝槽矽化物164中的一或多種矽化物材料。保護襯裡165例如可包括矽化鈷及/或由耐火金屬形成的一或多種材料，以使溝槽矽化物164與絕緣體162電氣分離。
根據本揭示內容的IC結構160可包括根據略述於本文之製程所形成的各種結構中之一或多個結構。IC結構160可包括在單一基板上的數個短通道區100S及數個長通道區100L，彼等各自可包括基板102與位於其上的數對電晶體部位128。基板102橫向在電晶體部位128之間的上表面可界定在各對電晶體部位128之間的分離區(RS、RL(第1圖))。數對奈米片堆疊114可對應地位在一 對電晶體部位128中之一者上。絕緣襯裡144在基板102上可位在電晶體部位128之間，其中位於其上的半導體心軸142只在長通道區100L內。數對絕緣體區146可橫向位在半導體心軸142與橫向毗鄰電晶體部位128的側壁表面之間。源極/汲極磊晶區150可位於各絕緣體區146及半導體心軸142上面，使得半導體區150橫向抵接對應的奈米片堆疊114對。除了存在半導體心軸142與尺寸有相對差異外，IC結構160在短通道區100S及長通道區100L中可包括實質相同的組件。IC結構160的各電晶體部位128與奈米片堆疊114可包括在其上的閘極結構120，除了在其上方的絕緣體162以外。溝槽矽化物162可直接位在源極/汲極磊晶區150上以界定通到它的電氣連接，且直接位在各個奈米片堆疊114與絕緣體162的數個部分之間。
由於在較早的製程中形成犧牲結構140(第10圖至第12圖)，所以絕緣體162在各閘極結構120與長通道區100L中之溝槽矽化物164及/或保護襯裡165之間的橫向寬度DF可大約等於各絕緣區146在各電晶體部位128與半導體心軸142之間的橫向寬度DG。在操作期間，可通過溝槽矽化物164施加電壓至奈米片堆疊114，這樣可以允許該電壓在裝置的操作期間流動通過奈米片堆疊114的數個部分，如本文所述。
請一起參考第15圖(橫截面圖)及第16圖(平面圖，只有長通道區100L)，根據本揭示內容的製程也可包括：用高功函數金屬166(以下簡稱“功函數金屬”，例 如鈷(Co)、鋇(Be)、金(Au)等等)取代犧牲奈米片118(第1圖)及/或上半導體區122(第1圖)以提供通過IC結構160的導電性。功函數金屬166在第16圖中以幻影圖示以表示它位於絕緣體162下面。根據一具體實施例，IC結構160例如可橫向延伸進出第15圖的頁面以電氣連接在相對兩端的各個源極/汲極端子。功函數金屬166也以與溝槽矽化物164不同的剖面線圖示，以強調材料組合物的差異。為了用導電材料取代犧牲奈米片118及/或上半導體區122的半導體材料，根據任何用於以導電材料取代犧牲半導體材料的當前已知或以後開發的製程，犧牲奈米片118及上半導體區122可換成功函數金屬166及/或類似導電材料。根據一示範製程，可形成鄰近奈米片堆疊114及閘極結構120之橫向相對兩端的開口L(只圖示於第15圖)以暴露奈米片堆疊114及閘極結構120的側壁表面。然後，例如，藉由施加濕蝕刻劑或其他材料以選擇性地移除SiGe、非晶矽及/或包括在犧牲奈米片118及/或上半導體區122中的其他材料，可選擇性地移除犧牲奈米片118及/或上半導體區122，同時讓奈米片堆疊114及閘極結構120的其他部分完好無損。然後，例如，藉由沉積以填充來自犧牲奈米片118及上半導體區122中已被移除的空間，從而可形成功函數金屬166。應瞭解，或者，根據當前已知或以後開發的其他製程，可形成功函數金屬166於奈米片堆疊114內及/或與其接觸。
翻到第17圖，本揭示內容的其他具體實施 例可包括：進一步應用描述於本文的各種製程及材料以產生不同的IC結構，例如，供使用於具有不同形狀的奈米片電晶體。有關第1圖至第16圖所描述於本文別處的各種製程在適用時因此可應用於描述於本文的其他具體實施例或實作，反之亦然。相較於第1圖至第16圖，第17圖至第25圖中之元件的大小、尺度等等的任何差異只是為了清楚圖解說明描述於本文的製程。
如本文所述，前驅結構100可用在說明第1圖至第13圖時提及的各種初始加工步驟形成。除了各自位在短通道區100S及長通道區100L中的多對電晶體部位128以外，根據本揭示內容的待加工的前驅結構100可包括由一或多個半導體材料構成的基板102。各鰭片可包括奈米片堆疊114，在其上具有交替序列的半導體奈米片116與犧牲奈米片118。除了各區100S、100L中的電晶體部位128之間有不同的分離距離RS、RL以外，電晶體部位128、奈米片堆疊114及閘極結構120在各區100S、100L中的結構則可實質相同。根據本揭示內容的製程可包括：根據用於任何當前已知或以後開發用於在基板102上或從基板102形成此類結構的製程，例如，針對本文說明第1圖之元件時提及的一或多種製造技術，形成除了奈米片堆疊114及閘極結構120以外的電晶體部位128。
如本文所述，各閘極結構120可包括一對應組的不同元件。例如，閘極結構120可包括由本文提及之其中一種示範材料(例如，非晶矽(a-Si))構成的上半導體 區122，視需要其具有使虛擬閘極120之上半導體區122與底下的奈米片堆疊114垂直分離的薄二氧化矽(SiO2)層(未圖示)或其他閘極介電材料。在有些情形下，上半導體區122在後續製程可換成閘極電介質及/或導電材料區。各閘極結構120可進一步包括橫向抵接上半導體區122的側壁間隔體124。例如，用沉積及蝕刻之組合，可形成側壁間隔體124於奈米片堆疊114上方且橫向鄰近上半導體區122。側壁間隔體124可包括任何習知間隔體材料，例如氧化物。閘極結構120也可包括，例如，由一或多層絕緣材料構成的上遮罩126，且可位於上半導體區122上以在前驅結構100的後續加工期間提供上半導體區122及/或其他底下材料的進一步保護。
繼續參考第17圖，本揭示內容的具體實施例可包括：在各區100S、100L的電晶體部位128上形成電絕緣材料，例如，囊封襯裡130，且能至少覆蓋基板102在電晶體部位128之間的一部分。絕緣塗層可經由沉積或形成絕緣材料於暴露表面上的其他技術形成，且根據一特定實施例，可包括一或多個塗層的氧化物材料或類似的電絕緣物質。
翻到第18圖，根據本揭示內容的進一步加工可包括：在形成(例如，沉積)囊封襯裡130於基板102、電晶體部位128、奈米片堆疊114及閘極結構120上後，緊接著形成遮罩層136於囊封襯裡130的暴露表面上。不論在各區100S、100L中的大小、分離、距離等等的差異 為何，絕緣區146可在囊封襯裡130與閘極結構120在各區100S、100L中的至少上表面之間垂直延伸。遮罩層136至少部分可包括描述本文別處的一或多個OPL材料及/或其他遮罩材料。儘管遮罩層136可由單層絕緣材料構成，然而應瞭解，在替代具體實施例中，遮罩層136可包括多種不同材料層。在任何情形下，囊封襯裡130與遮罩層因此初始在形成後可位在各區100S、100L內的相似位置。
請參考第19圖，本揭示內容可包括：從各區100S、100L的目標區移除囊封襯裡130及遮罩層136的部分。各區100S、100L可移除遮罩層136與囊封襯裡的部分，例如，藉由用選擇性蝕刻與凹陷OPL或類似遮罩材料的組合，接著是選擇性蝕刻或移除氧化物材料，及/或適合用於從結構移除絕緣體(例如，氧化物去角)的其他組合。短通道區100S中的電晶體部位128之間的分離距離的縮減可能妨礙蝕刻劑及/或其他移除材料接觸絕緣遮罩層136之暴露部分且與其反應的能力，從而造成各區100S、100L內的蝕刻速率或等效反應速率不一樣。不過，由於各區100S、100L內相鄰的電晶體部位128之間的分離距離不一樣，所以儘管從長通道區100L完全移除掉，囊封襯裡130只在短通道區100S內的至少一部分仍然可維持完好無損。
翻到第20圖，附加絕緣塗層138可共形地形成於暴露表面上以在短通道區100L內界定絕緣區146。如圖示，可剝除遮罩層136的剩餘部分，且換成絕緣塗層 138形成於短通道區100S中的電晶體部位128之間的部分。如圖示，絕緣塗層138的剩餘部分及/或隨後形成的絕緣區146可一起從基板102延伸到大約在短通道區100S內的電晶體部位128之上表面或奈米片堆疊114之下半部。相比之下，在長通道區100L的電晶體部位128之間的較寬分離可造成絕緣塗層138及遮罩層136在同一個製程中被完全移除。
第21圖根據本揭示內容之數個具體實施例圖示用於橫向凹陷交替奈米片(例如，犧牲奈米片118(第1、17圖)的製程。在短通道區100S中形成及界定絕緣區146之後，可加工各區100S、100L的奈米片堆疊114以製備內間隔體在各奈米片堆疊114及閘極結構120上的後續形成。各堆疊114之交替奈米片可根據任何當前已知或以後開發用於移除結構之橫向部分的製程而部分橫向凹陷，例如，描述於本文別處用於橫向移除導電材料或半導體材料之數個部分的一或多個各種製程。更特別的是，可用濕沉積及/或類似製程選擇性地橫向蝕刻奈米片堆疊114。藉此，此類製程可形成垂直在奈米片堆疊114之交替奈米片之間的複數個凹部114R，例如，在半導體奈米片116(第1、17圖)之間且鄰近犧牲奈米片118，如本文在別處所述的。
請參考第22圖，本揭示內容的具體實施例可包括：形成絕緣塗層138的附加區域在電晶體部位128、奈米片堆疊114、閘極結構120上以及直接在絕緣區146上。絕緣塗層138的附加區域例如可包括一或多個絕緣材 料，例如氮化物絕緣體、氧化物絕緣體及/或任何其他當前已知或以後開發經組配成在電晶體中可用作間隔體材料的物質。在一示範具體實施例中，經由選擇性或非選擇性沉積於暴露表面上，可形成絕緣塗層於區100S、100L之電晶體部位128、奈米片堆疊114、閘極結構120及絕緣區146的暴露表面上。根據一示範具體實施例，絕緣塗層138可選擇性地形成於電晶體部位128、奈米片堆疊114及閘極結構120上，致使基板102不包括絕緣塗層138。不管用什麼方法形成，絕緣塗層138的數個部分可形成於奈米片堆疊114的交替奈米片之間，例如，垂直在半導體奈米片116之間(第1、14圖)且在其橫向凹陷後橫向鄰近犧牲奈米片118(第1、14圖)。絕緣塗層138在交替奈米片之間先前已形成有凹部114R(第17圖)的此種區域可界定在奈米片堆疊114內以及電晶體部位128上方的一組內間隔體148。
翻到第23圖，本揭示內容可包括：移除絕緣塗層138中不形成部分內間隔體148的部分，藉此允許進一步加工電晶體部位128、奈米片堆疊114及閘極結構120及/或連接至其他組件。絕緣塗層138的數個部分可與經組配成可將絕緣塗層138之材料組合物溶解、逐出等等的一或多種材料一起選擇性地移除，同時讓基板102上的其他材料實質完好無損。根據一實施例，可施加熱亞磷酸以蝕刻絕緣塗層138。在此情形下，可控制酸的數量致使在短通道區110S及長通道區100L內的奈米片堆疊114上 的內間隔體148保持完好無損。此外，在熱磷酸施加至用以蝕刻的結構後，可移除絕緣塗層138不包括在內間隔體148內的任何其他部分。如圖示，在移除絕緣塗層138後，可暴露長通道區100L的電晶體部位128及基板102。不過，絕緣區146與絕緣塗層138中被絕緣區146覆蓋的剩餘部分可保護短通道區100S中的基板102及電晶體部位128。
請參考第24圖，本揭示內容具體實施例的進一步加工可包括：磊晶形成奈米片電晶體的源極/汲極區以產生例如根據本揭示內容的IC結構160B。與描述於本文的其他製程類似，本揭示內容可包括：例如，從各區100S、100L中之半導體奈米片116(第14圖)的暴露側壁磊晶成長源極/汲極磊晶區150於各對奈米片堆疊114之間。此外，基板102在長通道區100L中仍然暴露，這可允許源極/汲極磊晶區150也可從基板102在電晶體部位128之間的暴露表面成長。在適用情況下，源極/汲極磊晶區150可包括例如基於半導體奈米片116及/或基板102之組合物的結晶矽。在此情形下，半導體區146可直接位在短通道區100S的源極/汲極磊晶區150下面，而長通道區100L中由於缺少半導體心軸142(第10圖至第15圖)而不存在。
如本文在別處所述的，各區100S、100L中的源極/汲極磊晶區150可形成通到奈米片堆疊114的電氣連接之一部分，例如，以根據本揭示內容的數個具體實施例提供通到奈米片堆疊114的電氣連接。如本文所述，由於絕緣區146只形成於目標區(例如，短通道區100S)，源 極/汲極磊晶區150在基板102上方一起形成於短通道區100S及長通道區100L中，且與短通道區100S的絕緣區146接觸。在形成後，長通道區100L中的源極/汲極磊晶區150各自位在各對電晶體部位128之間且直接在基板102上。由於長通道區100L中的電晶體部位128與奈米片堆疊114的相對位置及分離距離，所以IC結構160的源極/汲極磊晶區150在形成後也可呈實質U形或其他階狀幾何。在各區100S、100L中形成源極/汲極磊晶區150，藉此可產生根據本揭示內容之數個具體實施例的IC結構160B。
翻到第25圖，根據本揭示內容的進一步加工可包括：形成絕緣體162、溝槽矽化物164及/或保護襯裡165於各區100S、100L上，如在本文別處於說明不同實作時所述者。如本文所述，可形成鄰近各區100S、100L中之閘極結構120的絕緣體162。絕緣體162也可至少部分覆蓋在IC結構160B之各區100S、100L中的源極/汲極磊晶區150。絕緣體162的組合物可由任何當前已知或以後開發的絕緣材料構成，例如，包括在閘極結構120及/或絕緣區146內的一或多個絕緣體。在絕緣體162形成前，可移除各閘極結構120的其他絕緣組件(例如，上遮罩126(第1、14圖)以允許絕緣體162形成於其上。如圖示，IC結構160B的其他修改例如可包括：移除絕緣體162在源極/汲極磊晶區150上方的目標部分以形成通到源極/汲極磊晶區150的溝槽矽化物164以提供通到奈米片堆疊114 的閘極接觸。絕緣體162位於閘極結構120與溝槽矽化物164或保護襯裡165之間的剩餘部分可界定各自位在各個閘極結構120及源極/汲極磊晶區150之數個部分上的一組絕緣帽蓋。如圖示，溝槽矽化物164可實質從源極/汲極磊晶區150延伸到絕緣體162的上表面。此外，根據描述於本文的其他製程，犧牲奈米片118(第14圖)可換成功函數金屬166，例如，選擇性地蝕刻目標半導體組合物用於以沉積來換成功函數金屬166。因此，根據本揭示內容所產生的IC結構160B可包括短通道區100S及長通道區100L，其中源極/汲極磊晶區150位在橫向相鄰的奈米片堆疊114之間，而絕緣區146只出現在短通道區100S的電晶體部位128之間。儘管圖示及討論與對應加工技術有關的多個IC結構160(第15圖至第16圖)、160B(第24圖至第25圖)，然而應瞭解，可一起形成結構160、160B於同一個基板102的各個部分上，及/或可獨立形成於多個基板102上。
提出本揭示內容的描述是為了圖解說明而非旨在窮盡或以所揭示之形式限制本揭示內容。本技藝一般技術人員明白有許多修改及變體而不脫離本揭示內容的範疇及精神。例如，儘管本揭示內容描述與奈米片裝置有關的方法，然而應瞭解類似的製程可應用於FinFET裝置。該具體實施例經選擇及描述成可最佳地解釋本揭示內容的原理及其實際應用，且使得本技藝的其他一般技術人員能夠了解本揭示內容有不同修改的不同具體實施例適合使用於想到的特定用途。

Claims (20)

  1. 一種積體電路(IC)結構，包含：基板，具有一對電晶體部位，其中，該基板橫向在該對電晶體部位之間的上表面界定分離區；一對奈米片堆疊，各自位在該對電晶體部位的其中一者上；絕緣襯裡，在該分離區內共形地位在該基板之該上表面上；半導體心軸，位於該絕緣襯裡上且位於該基板之該分離區上方；一對絕緣體區，各自橫向位於該半導體心軸與在該對電晶體部位之各者之側壁表面上的該絕緣襯裡之間；以及源極/汲極磊晶區，位於該對絕緣體區及該半導體心軸上方，其中，該源極/汲極磊晶區橫向抵接該對奈米片堆疊之各者。
  2. 如申請專利範圍第1項所述之IC結構，其中，該對電晶體部位之各者之間的橫向分離大於約250奈米(nm)。
  3. 如申請專利範圍第1項所述之IC結構，更包含：一對閘極結構，各自位在該對奈米片堆疊的其中一者上；一對絕緣帽蓋，各自位在該對閘極結構的其中一者上且直接位在該源極/汲極磊晶區之一部分上；以及 溝槽矽化物，位在該源極/汲極磊晶區上且橫向在該對絕緣帽蓋之間。
  4. 如申請專利範圍第3項所述之IC結構，其中，該對絕緣帽蓋之各者在該閘極結構與該溝槽矽化物之間的橫向寬度大約等於該對絕緣區在該對電晶體部位之各者與該半導體心軸之間的橫向寬度。
  5. 如申請專利範圍第1項所述之IC結構，其中，該半導體心軸包含非晶半導體，且其中，該源極/汲極磊晶區包含結晶半導體。
  6. 如申請專利範圍第1項所述之IC結構，其中，該對奈米片堆疊之各者包括各自被複數個半導體奈米片的其中一者分離的複數個犧牲奈米片。
  7. 一種形成積體電路(IC)結構之方法，該方法包含：在基板的上表面上形成絕緣襯裡，該基板被包括在前驅結構中，該前驅結構具有：橫向隔開的一對電晶體部位，界定於該基板內，其中，該絕緣襯裡形成於該基板橫向在該對電晶體部位之間的該上表面上，一對奈米片堆疊，各自位在該對電晶體部位的其中一者上，以及一對閘極結構，各自位在該對奈米片堆疊的各自一者上；在該絕緣襯裡上形成犧牲結構，其中，該犧牲結構包括： 半導體心軸，位在該絕緣襯裡上，以及遮罩層，位在該半導體心軸上，其中，該遮罩層的上表面位於該對閘極結構之上；形成一對絕緣體區，該對絕緣體區之各者橫向位在該犧牲結構與該對電晶體部位的其中一者之間；以及移除該遮罩層以暴露該半導體心軸之該上表面；以及從該對奈米片堆疊的暴露側壁與該半導體心軸之該暴露上表面，磊晶成長在該對奈米片堆疊之間的源極/汲極磊晶區。
  8. 如申請專利範圍第7項所述之方法，其中，形成該犧牲結構進一步包括：沉積犧牲半導體層於該基板及該對電晶體部位上方；形成凹部於橫向在該對電晶體部位之間的該犧牲半導體層內，其中，該凹部的下表面實質對齊在該對奈米片堆疊之各者中的奈米片，且其中，該凹部包括與該對電晶體部位之側壁橫向分離的一對側壁；形成該遮罩層於該凹部內；以及移除該犧牲半導體層不在該遮罩層下面的部分，致使在該移除後，該犧牲半導體層的剩餘部分界定該半導體心軸。
  9. 如申請專利範圍第8項所述之方法，其中，形成該絕 緣襯裡於該基板之該上表面上包括：形成絕緣塗層於該基板、該對電晶體部位、該對奈米片堆疊及該對閘極結構的暴露表面上；以及在移除該犧牲半導體層的數個部分後，從該對電晶體部位、該對奈米片堆疊及該對閘極結構的暴露表面移除該絕緣塗層，致使該絕緣塗層位在該基板與該半導體心軸之間的剩餘部分界定該絕緣襯裡。
  10. 如申請專利範圍第7項所述之方法，在形成該對絕緣體區之前，更包含：在該對奈米片堆疊之各者中橫向凹陷一組交替的奈米片，以在該對奈米片堆疊中產生複數個橫向凹部；以及形成絕緣塗層於該基板、該對電晶體部位、該對奈米片堆疊、該對閘極結構及該犧牲結構的暴露表面上，其中，該絕緣塗層的一部分填充該等複數個橫向凹部。
  11. 如申請專利範圍第10項所述之方法，在形成該對絕緣體區後，更包含：從該對奈米片堆疊、該對閘極結構及該犧牲結構的表面移除該絕緣塗層，致使該絕緣塗層位在該對奈米片堆疊之該等複數個橫向凹部內的剩餘部分界定內間隔體。
  12. 如申請專利範圍第7項所述之方法，在成長該源極/汲極磊晶區後，更包含：形成絕緣體於該對閘極結構之各者及該源極/汲極 磊晶區上；形成開口於該絕緣體內以暴露該源極/汲極磊晶區在該對奈米片堆疊之間的上表面，其中，該絕緣體的剩餘部分界定各自位在該對閘極結構的其中一者上且直接位在該源極/汲極磊晶區之一部分上的一對絕緣帽蓋；以及形成溝槽矽化物於該開口內，致使該溝槽矽化物位在該源極/汲極磊晶區上且橫向在該對絕緣帽蓋之間，其中，該對絕緣帽蓋之各者在該閘極結構與該溝槽矽化物之間的橫向寬度大約等於該對絕緣區在該對電晶體部位之各者與該半導體心軸之間的橫向寬度。
  13. 如申請專利範圍第7項所述之方法，其中，該半導體心軸包含非晶半導體，且其中，該源極/汲極磊晶區包含結晶半導體。
  14. 一種形成積體電路(IC)結構之方法，該方法包含：從基板形成第一對電晶體部位及第二對電晶體部位，其中，該第一對電晶體部位之間的橫向分離距離小於該第二對電晶體部位之間的分離距離，且其中，該第一對電晶體部位與該第二對電晶體部位各自包括各自位在該對電晶體部位的各自一者上的一對奈米片堆疊，以及各自位在該對電晶體部位的各自一者上的一對閘極結構；選擇性地形成絕緣區於該第一對電晶體部位之間以覆蓋該基板在該第一對電晶體部位之間的第一部 分，其中，該第二對電晶體部位與該基板在該第二對電晶體部位之間的第二部分在選擇性地形成該絕緣襯裡之後仍然暴露；從該對奈米片堆疊在該第一對電晶體部位上的暴露部分，磊晶成長第一源極/汲極磊晶區於該第一對半導體電晶體部位之間，致使該第一源極/汲極磊晶區上覆該絕緣區；以及從該基板的該第二部分與該對奈米片堆疊在該第二對電晶體部位上的暴露部分，磊晶成長第二源極/汲極磊晶區於該第二對半導體電晶體部位之間。
  15. 如申請專利範圍第14項所述之方法，其中，該第一源極/汲極磊晶區的下表面位在該第二源極/汲極磊晶區的下表面之上，且其中，該第二源極/汲極磊晶區接觸且上覆該基板。
  16. 如申請專利範圍第14項所述之方法，在磊晶成長該第一及該第二源極/汲極磊晶區之前，更包含：橫向凹陷在位於該第一對及該第二對電晶體部位上方的該等奈米片堆疊之各者中的一組交替奈米片，以在各奈米片堆疊中產生複數個橫向凹部；以及形成絕緣區於至少該基板、該等奈米片堆疊及該等閘極結構的暴露表面上，其中，該絕緣區的一部分填充該等複數個橫向凹部。
  17. 如申請專利範圍第16項所述之方法，在形成該絕緣區後，更包含：從該基板、該等奈米片堆疊及該等閘極 結構的表面移除該內間隔體，致使該絕緣區位於該等奈米片堆疊之該等複數個橫向凹部內的剩餘部分界定內間隔體。
  18. 如申請專利範圍第14項所述之方法，其中，該第一源極/汲極磊晶區的該磊晶成長與該第二源極/汲極磊晶區的該磊晶成長同時發生。
  19. 如申請專利範圍第14項所述之方法，其中，選擇性地形成該絕緣區於該第一對電晶體部位之間包括：形成絕緣襯裡於該基板、該第一對電晶體部位、該第二對電晶體部位、該等奈米片堆疊及該等閘極結構的暴露表面上；形成遮罩層於該基板上，致使該遮罩層覆蓋該第一對電晶體部位、該第二對電晶體部位、該等奈米片堆疊及該等閘極結構；從該基板的至少該第二部分、該等奈米片堆疊及該等閘極結構移除該絕緣襯裡及該遮罩層，致使該絕緣襯裡及該遮罩層的剩餘部分位在該基板的該第一部分上且在該第一對電晶體部位之間；移除在該第一對電晶體部位之間的該遮罩層以在該第一對電晶體部位之間產生橫向間隙；以及形成絕緣體於在該第一對電晶體部位之間的該橫向間隙內。
  20. 如申請專利範圍第19項所述之方法，其中，形成該絕緣體於在該第一對電晶體部位之間的該橫向間隙內包 括：形成絕緣塗層於該橫向間隙內且於該基板、該第二對電晶體部位、該等奈米片堆疊及該等閘極結構的暴露表面上；以及從該基板的該第二部分、該等奈米片堆疊及該等閘極結構移除該絕緣塗層，致使該絕緣襯裡及該絕緣塗層的剩餘部分界定在該第一對電晶體部位之間的該橫向間隙內的該絕緣體。
TW107109075A 2017-07-24 2018-03-16 形成具有源極-汲極區之介電隔離之奈米片電晶體的方法及相關結構 TWI684280B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/657,659 2017-07-24
US15/657,659 US9947804B1 (en) 2017-07-24 2017-07-24 Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure

Publications (2)

Publication Number Publication Date
TW201909425A true TW201909425A (zh) 2019-03-01
TWI684280B TWI684280B (zh) 2020-02-01

Family

ID=61872625

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107109075A TWI684280B (zh) 2017-07-24 2018-03-16 形成具有源極-汲極區之介電隔離之奈米片電晶體的方法及相關結構

Country Status (3)

Country Link
US (1) US9947804B1 (zh)
CN (1) CN109300973B (zh)
TW (1) TWI684280B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863805A (zh) * 2019-04-24 2020-10-30 台湾积体电路制造股份有限公司 集成电路及形成半导体结构的方法
TWI804240B (zh) * 2021-05-26 2023-06-01 美商萬國商業機器公司 包含具有極紫外光閘極圖案化之混合擴散阻斷之半導體設備及其製造方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10629679B2 (en) * 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10468311B2 (en) * 2017-10-06 2019-11-05 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by nitrogen implantation
US10535737B2 (en) 2017-10-27 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10355102B2 (en) * 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11081567B2 (en) * 2018-03-12 2021-08-03 International Business Machines Corporation Replacement-channel fabrication of III-V nanosheet devices
US10453824B1 (en) * 2018-05-08 2019-10-22 International Business Machines Corporation Structure and method to form nanosheet devices with bottom isolation
US10381272B1 (en) * 2018-06-08 2019-08-13 Varian Semiconductor Equipment Associates, Inc Techniques for forming multiple work function nanosheet device
US11101348B2 (en) 2018-07-25 2021-08-24 Globalfoundries U.S. Inc. Nanosheet field effect transistor with spacers between sheets
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US10804368B2 (en) * 2018-07-30 2020-10-13 International Business Machines Corporation Semiconductor device having two-part spacer
US10756216B2 (en) 2018-08-09 2020-08-25 International Business Machines Corporation Nanosheet mosfet with isolated source/drain epitaxy and close junction proximity
US11362001B2 (en) * 2018-08-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing nanostructures with various widths
US10615257B2 (en) * 2018-09-07 2020-04-07 International Business Machines Corporation Patterning method for nanosheet transistors
US10573755B1 (en) 2018-09-12 2020-02-25 International Business Machines Corporation Nanosheet FET with box isolation on substrate
US11527612B2 (en) 2018-09-28 2022-12-13 Intel Corporation Gate-all-around integrated circuit structures having vertically discrete source or drain structures
EP3636590A1 (en) * 2018-10-09 2020-04-15 IMEC vzw A method for forming a silicide gate for a semiconductor device
US10957601B2 (en) * 2018-10-11 2021-03-23 International Business Machines Corporation Self-aligned fin recesses in nanosheet field effect transistors
EP3660891B1 (en) 2018-11-27 2023-06-07 IMEC vzw A method for forming a semiconductor device
KR20200084532A (ko) 2019-01-03 2020-07-13 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
US11061146B2 (en) 2019-01-24 2021-07-13 International Business Machines Corporation Nanosheet radiation dosimeter
KR102133208B1 (ko) * 2019-01-30 2020-07-14 포항공과대학교 산학협력단 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US11289573B2 (en) 2019-03-01 2022-03-29 International Business Machines Corporation Contact resistance reduction in nanosheet device structure
US10916627B2 (en) 2019-03-22 2021-02-09 International Business Machines Corporation Nanosheet transistor with fully isolated source and drain regions and spacer pinch off
US10916630B2 (en) 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US10797163B1 (en) 2019-04-29 2020-10-06 International Business Machines Corporation Leakage control for gate-all-around field-effect transistor devices
US11081404B2 (en) 2019-05-01 2021-08-03 International Business Machines Corporation Source/drain for gate-all-around devices
US10840329B1 (en) 2019-05-08 2020-11-17 International Business Machines Corporation Nanosheet transistor having improved bottom isolation
US10998234B2 (en) 2019-05-14 2021-05-04 International Business Machines Corporation Nanosheet bottom isolation and source or drain epitaxial growth
KR20200132436A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 반도체 장치
US11189710B2 (en) * 2019-05-20 2021-11-30 Applied Materials, Inc. Method of forming a bottom isolation dielectric by directional sputtering of a capping layer over a pair of stacks
KR102712328B1 (ko) * 2019-05-22 2024-09-30 삼성전자주식회사 반도체 장치
KR20200143988A (ko) 2019-06-17 2020-12-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11081568B2 (en) 2019-07-22 2021-08-03 International Business Machines Corporation Protective bilayer inner spacer for nanosheet devices
US11387319B2 (en) * 2019-09-11 2022-07-12 International Business Machines Corporation Nanosheet transistor device with bottom isolation
US12094781B2 (en) * 2019-09-13 2024-09-17 Hitachi High-Tech Corporation Manufacturing method of three-dimensional semiconductor device
US11296226B2 (en) 2019-10-16 2022-04-05 International Business Machines Corporation Transistor having wrap-around source/drain contacts and under-contact spacers
US11049979B2 (en) * 2019-11-18 2021-06-29 International Business Machines Corporation Long channel nanosheet FET having tri-layer spacers
US11251280B2 (en) 2019-12-17 2022-02-15 International Business Machines Corporation Strained nanowire transistor with embedded epi
US11908856B2 (en) * 2019-12-18 2024-02-20 Intel Corporation Gate-all-around integrated circuit structures having devices with source/drain-to-substrate electrical contact
US11195911B2 (en) 2019-12-23 2021-12-07 International Business Machines Corporation Bottom dielectric isolation structure for nanosheet containing devices
US11189713B2 (en) 2020-01-22 2021-11-30 International Business Machines Corporation Nanosheet transistor having wrap-around bottom isolation
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11664656B2 (en) 2020-03-18 2023-05-30 Mavagail Technology, LLC ESD protection for integrated circuit devices
US11282961B2 (en) 2020-03-24 2022-03-22 International Business Machines Corporation Enhanced bottom dielectric isolation in gate-all-around devices
US11205698B2 (en) 2020-04-17 2021-12-21 International Business Machines Corporation Multiple work function nanosheet transistors with inner spacer modulation
EP3907179A1 (en) 2020-05-08 2021-11-10 Imec VZW Counteracting semiconductor material loss during semiconductor structure formation
US11295983B2 (en) 2020-05-27 2022-04-05 International Business Machines Corporation Transistor having source or drain formation assistance regions with improved bottom isolation
KR20220004899A (ko) 2020-07-03 2022-01-12 삼성전자주식회사 반도체 장치 및 그 제조방법
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
EP3968387A1 (en) 2020-09-15 2022-03-16 Imec VZW Gate spacer patterning
US11362217B1 (en) * 2020-11-23 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming transistors of different configurations
US20220199797A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Localized spacer for nanowire transistors and methods of fabrication
US11942557B2 (en) 2021-05-03 2024-03-26 International Business Machines Corporation Nanosheet transistor with enhanced bottom isolation
US11942374B2 (en) 2021-06-17 2024-03-26 International Business Machines Corporation Nanosheet field effect transistor with a source drain epitaxy replacement
US20230012358A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US12100746B2 (en) 2021-11-03 2024-09-24 International Business Machines Corporation Gate-all-around field effect transistor with bottom dielectric isolation
US20230144099A1 (en) * 2021-11-08 2023-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with isolation feature and method for manufacturing the same
US11804522B2 (en) 2021-12-15 2023-10-31 International Business Machines Corporation Sidewall epitaxy encapsulation for nanosheet I/O device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550343B1 (ko) * 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8765563B2 (en) 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8748940B1 (en) 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
CN103985751B (zh) * 2013-02-08 2016-12-28 中国科学院微电子研究所 半导体设置及其制造方法
US9750551B1 (en) * 2014-02-26 2017-09-05 Donald Nichols Bunion repair method and tool assembly
WO2015190852A1 (en) * 2014-06-11 2015-12-17 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US9219154B1 (en) * 2014-07-15 2015-12-22 International Business Machines Corporation Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors
US9431539B2 (en) 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
US9318553B1 (en) * 2014-10-16 2016-04-19 International Business Machines Corporation Nanowire device with improved epitaxy
US9653287B2 (en) * 2014-10-30 2017-05-16 Samsung Electronics Co., Ltd. S/D connection to individual channel layers in a nanosheet FET
US9276064B1 (en) * 2014-11-07 2016-03-01 Globalfoundries Inc. Fabricating stacked nanowire, field-effect transistors
WO2017052619A1 (en) * 2015-09-25 2017-03-30 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
US9577038B1 (en) * 2015-12-15 2017-02-21 International Business Machines Corporation Structure and method to minimize junction capacitance in nano sheets
US9741812B1 (en) * 2016-02-24 2017-08-22 International Business Machines Corporation Dual metal interconnect structure
US9941405B2 (en) * 2016-03-21 2018-04-10 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having source/drain stressors and methods of manufacturing the same
US9728466B1 (en) * 2016-04-28 2017-08-08 International Business Machines Corporation Vertical field effect transistors with metallic source/drain regions
US9653480B1 (en) * 2016-09-22 2017-05-16 International Business Machines Corporation Nanosheet capacitor
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863805A (zh) * 2019-04-24 2020-10-30 台湾积体电路制造股份有限公司 集成电路及形成半导体结构的方法
US10971630B2 (en) 2019-04-24 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having both gate-all-around devices and planar devices
TWI742626B (zh) * 2019-04-24 2021-10-11 台灣積體電路製造股份有限公司 積體電路及形成半導體結構的方法
TWI804240B (zh) * 2021-05-26 2023-06-01 美商萬國商業機器公司 包含具有極紫外光閘極圖案化之混合擴散阻斷之半導體設備及其製造方法
US11710768B2 (en) 2021-05-26 2023-07-25 International Business Machines Corporation Hybrid diffusion break with EUV gate patterning

Also Published As

Publication number Publication date
CN109300973A (zh) 2019-02-01
TWI684280B (zh) 2020-02-01
CN109300973B (zh) 2021-06-08
US9947804B1 (en) 2018-04-17

Similar Documents

Publication Publication Date Title
TWI684280B (zh) 形成具有源極-汲極區之介電隔離之奈米片電晶體的方法及相關結構
US10192867B1 (en) Complementary FETs with wrap around contacts and method of forming same
US10332803B1 (en) Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming
US10559656B2 (en) Wrap-all-around contact for nanosheet-FET and method of forming same
CN109411352B (zh) 纳米片场效应晶体管中的内间隙壁形成
TWI624876B (zh) 具有凹口鰭片的ｆｉｎｆｅｔ及其形成方法
KR101081162B1 (ko) 트랜치 구조물 및 트랜치 구조물의 형성방법
KR101386684B1 (ko) ＬＤＤ 확장을 이용한 ＦｉｎＦＥＴ 설계
US10157794B1 (en) Integrated circuit structure with stepped epitaxial region
US9805988B1 (en) Method of forming semiconductor structure including suspended semiconductor layer and resulting structure
EP2701187B1 (en) Electronic Device including Shallow Trench Isolation (STI) Regions with Bottom Oxide Linear and Upper Nitride Liner and Related Methods
US10170471B2 (en) Bulk fin formation with vertical fin sidewall profile
US9276002B2 (en) Integrated circuit structure with bulk silicon FinFET
US10229983B1 (en) Methods and structures for forming field-effect transistors (FETs) with low-k spacers
US9659941B2 (en) Integrated circuit structure with methods of electrically connecting same
US20150093861A1 (en) Method for the formation of cmos transistors
TWI681462B (zh) 在ｖｆｅｔ結構之處理期間在閘極區中長度的控制
CN103811343B (zh) FinFET及其制造方法
CN104124172B (zh) 鳍式场效应晶体管及其形成方法
US10079308B1 (en) Vertical transistor structure with looped channel
TWI718676B (zh) 具有降低有效電容的含閘極之介電條的ｆｉｎｆｅｔ結構及其形成方法
US10658243B2 (en) Method for forming replacement metal gate and related structures
US20190131424A1 (en) Methods for forming ic structure having recessed gate spacers and related ic structures
CN104143530B (zh) 晶体管及其制作方法
US10056378B2 (en) Silicon nitride fill for PC gap regions to increase cell density