TWI718676B - 具有降低有效電容的含閘極之介電條的ｆｉｎｆｅｔ結構及其形成方法 - Google Patents

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Abstract

一種鰭式場效電晶體(Fin field-effect Transistor，FinFET)結構，具有減少之有效電容，且包括：一基板，其上具有至少兩個彼此橫向間隔開之鰭片；一金屬閘極，其在該等鰭片之鰭片頂部上方及該等鰭片之上部之側壁之間；源極/汲極區域，其在該金屬閘極之相對側上之每一鰭片中，以及一介電條，其在位於該等鰭片之上部之側壁之間之該金屬閘極內，該介電條與在該金屬閘極內之該等鰭片之上部之側壁橫向間隔開。

Description

具有降低有效電容的含閘極之介電條的FINFET結構及其形成方法
本文所揭示之標的係關於在該閘極區域內含有介電條的FinFET結構。更具體言之，本文所述之各種態樣係關於在該閘極區域內含有介電條且具有減少之有效電容的FinFET結構，以及其形成方法。
隨著互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)技術持續地縮小，由於三維(three-dimensional，3-D)鰭式場效電晶體(FinFET)裝置的較佳靜電控制及減少之接面電容，其已成為主流裝置。該3-D結構在通道中提供新的電場分佈並改善電流-電壓之特性曲線。然而，其亦使該FinFET裝置之寄生電容變得複雜。更具體言之，隨著FinFET裝置縮小，該閘極至接觸寄生電容逐漸佔有該裝置的總電容。
本文揭示在該閘極區域內含有介電條且具有減少之有效電容的FinFET結構，以及其形成方法。在本發明之第一態樣中，一種FinFET結構包括：其上具有至少兩個彼此橫向間隔開之鰭片的一基板；在該等至少兩個鰭片之鰭片頂部上方及在該等至少兩個鰭片之上部之側壁之間之一 金屬閘極；在該金屬閘極之相對側上之每一鰭片中之源極/汲極區域；以及在位於該等至少兩個鰭片之上部之側壁之間之該金屬閘極內之一介電條，該介電條與在該金屬閘極內之該等至少兩個鰭片之上部之側壁橫向間隔開。
在本發明之第二態樣中，一種製造一FinFET結構之方法包括：在基板上彼此橫向間隔開之至少兩個半導體鰭片之上部之每一側壁上形成一介電間隔件；在相鄰介電間隔件之側壁之間形成一介電條；移除該等介電間隔件；以及在該等至少兩個鰭片之鰭片頂部上方、在該介電條上方、及在該等至少兩個鰭片之上部之側壁上形成一金屬閘極，該等至少兩個鰭片在其中具有與該金屬閘極相鄰之源極/汲極區域。
100‧‧‧基板
105‧‧‧鰭片
110‧‧‧遮罩
200‧‧‧淺溝槽隔離(STI)層
300‧‧‧介電間隔件
400‧‧‧介電條材料
500‧‧‧介電條
800‧‧‧虛置閘極結構
900‧‧‧閘極切割隔離
910‧‧‧空穴
1000‧‧‧金屬閘極
藉由以下本發明之各種態樣之詳細說明結合描述本發明之各種具體實施例之隨附圖式可更容易地了解本發明之該等與其它特徵，其中：
圖1顯示在鰭片形成後一FinFET結構之示意截面。
圖2顯示在淺溝槽隔離(shallow trench isolation，STI)形成及鰭片露出後一FinFET結構之示意截面。
圖3顯示在介電間隔件形成後一FinFET結構之示意截面。
圖4顯示在介電條材料沉積後一FinFET結構之示意截面。
圖5顯示在介電條材料凹入後一FinFET結構之示意截面。
圖6顯示在間隔件移除後一FinFET結構之示意截面。
圖7顯示在間隔件移除後一替代性FinFET結構之示意截面。
圖8顯示在虛置閘極材料沉積後一FinFET結構之示意截面。
圖9顯示在閘極切割隔離形成後一FinFET結構之示意截面。
圖10顯示在替換金屬閘極形成後一FinFET結構之示意截面。
應注意本發明之圖式不必按比例繪製。該等圖式僅欲描述本發明之典型態樣，因此不應視為限制本發明之範疇。在該等圖式中，圖式間之類似數字表示類似元件。
本文所揭示之標的係關於在該閘極區域內含有介電條的FinFET結構。更具體言之，本文所述之各種態樣係關於在該閘極區域內含有介電條且具有減少之有效電容的FinFET結構，以及其形成方法。
如上所述，習知縮小FinFET(諸如14nm及以下)可能遭受過度之閘極-至-接觸寄生電容，其可明顯地增加一積體電路(integrated circuit，IC)之有效電容(Ceff)，並因此降低晶片性能。相對地，本發明之各種態樣包括在該閘極區域內含有一或多個介電條之FinFET結構，其可減少閘極-至-接觸寄生電容，於是可減少IC之有效電容並改善裝置性能。
圖1描述一起始前驅體FinFET結構，其可藉由任何目前已知或日後開發之製造技術形成。該前驅體結構包括一基板100。基板100可由任何目前已知或日後開發之半導體材料構成，其可不受限地包括：矽、鍺、碳化矽、及該等基本上由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4所定義之組成的一或多個III-V族化合物半導體組成者，其中X1、X2、X3、Y1、Y2、Y3、及Y4表示相對比例，每一者大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適之基板包括II-VI族化合物半導體，其具有ZnA1CdA2SeB1TeB2之組成，其中A1、A2、B1、及B2係相對比例，每一者大於或等於零且A1+A2+B1+B2=1(1為總 莫耳量)。
基板100可包括定位於其上且彼此橫向地間隔開之鰭片105。儘管本文顯示四個鰭片，但可使用用於一半導體裝置之任何所需數目之鰭片。鰭片105可藉由任何目前已知或日後開發之用於在一基板上形成鰭片之半導體製造技術形成。例如，鰭片105可藉由基板100之圖案化磊晶生長形成，或如圖1中所示，藉由使用一遮罩110圖案化蝕刻基板100形成。遮罩110可包括適合所需蝕刻之任何遮罩材料，例如：SiN、SiBCN、SiNC、Si3N4、SiCO、SiO2及/或SiNOC。
如本文所用之「磊晶」或「磊晶生長」係指一種將一薄層之單晶或大顆粒多晶材料沉積在具有相似結晶性質之一基底材料之程序。蝕刻一般而言係指自一基板(或在該基板上形成之結構)移除材料，且常以一遮罩原位進行，使得材料可選擇性地自該基板之某些區域移除，同時保持該基板其它區域之材料不受影響。
關於所提及之蝕刻，通常有兩種蝕刻：(i)濕式蝕刻及(ii)乾式蝕刻。濕式蝕刻係以一溶劑(諸如酸)進行，該溶劑可針對其選擇性地溶解一給定材料(諸如氧化物)，同時保持另一材料(諸如多晶矽)相對地完好之能力選擇。此選擇性蝕刻給定材料之能力對許多半導體製程是基本的。一濕式蝕刻通常將等向性蝕刻一均質材料(例如：氧化物)，但濕式蝕刻亦可為異向性蝕刻單晶材料(例如：矽晶圓)。乾式蝕刻可使用電漿進行。電漿系統可藉由調整電漿參數以數個模式操作。一般電漿蝕刻產生高能之電中性自由基，其在晶圓表面反應。由於中性粒子自所有角度撞擊晶圓，此製程是等向性的。離子研磨(或濺鍍蝕刻)以惰性氣體之高能離子撞擊該晶圓，其大致上從一方向接近該晶圓，因此此製程為高度異向性的。反應性離子蝕刻(reactive-ion etching，RIE)在濺鍍與電漿蝕刻中間的條件下操作，且可用於產生深、窄特徵，諸如STI溝槽。
圖2描述在基板100上與鰭片105相鄰形成之一淺溝槽隔離 (STI)層200。如圖2所示，STI層200可在該鰭片105之該等側壁之一底部上形成。STI層200可例如將鰭片105與在基板100上之其它鰭片及其它半導體結構電隔離。STI層200可包括(但不限於)：一氧化矽(SiO)、二氧化矽(SiO2)、及/或任何其它目前已知或日後開發之氧化物材料。
STI層200可藉由用於形成一STI介電層之習知半導體製造技術在基板100上與鰭片105相鄰而形成。例如，在基板100上形成鰭片105後，STI層200可藉由沉積、化學機械平坦化(chemical mechanical planarization，CMP)及蝕刻形成。由於在蝕刻後，STI層200之頂表面低於鰭片105之頂表面，因此在蝕刻STI層200後，可再暴露鰭片105之上部，即鰭片105之主動區域。
如本文所用，術語「沉積」可包括適用於沉積之任何目前已知或日後開發之技術，例如包括(但不限於)：化學氣相沉積(chemical vapor deposition，CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、半常壓CVD(semi-atmosphere CVD，SACVD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、快速加熱CVD(rapid thermal CVD，RTCVD)、超高真空CVD(ultra-high vacuum CVD，UHVCVD)、限制反應加工CVD(limited reaction processing CVD，LRPCVD)、金屬有機CVD(metalorganic CVD，MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、化學氧化、分子束磊晶(molecular beam epitaxy，MBE)、電鍍、及蒸鍍。
圖3描述在STI層200及鰭片105之側壁上形成之介電間隔件300。更具體言之，及如圖3中所示，介電間隔件300可在鰭片105之上部之每一側壁上形成。介電間隔件300可例如提供用於在鰭片105之間形成之一介電條(討論如下)之橫向間隔。構成間隔件300之介電間隔件材料可 包括(但不限於)：氧化鋁(Al2O3)、一氮化矽(SiN)、氮化鋁(AlN)及二氧化鉿(HfO2；也稱為氧化鉿(IV))、或其組合。
間隔件300可藉由用於形成介電間隔件之習知半導體製造技術形成。例如，間隔件300可藉由以下形成：在STI層200上沉積介電間隔件材料，接著藉由異向性蝕刻(例如，異向性RIE)在相鄰鰭片105之間之該介電間隔件材料，使得間隔件300在鰭片105之上部之各側壁上形成。如圖3所示，在所述異向性蝕刻之後，間隔存在於相鄰間隔件300之側壁之間，以允許其後的介電條形成(討論如下)。亦如圖3所示，所述異向性蝕刻可例如造成STI層200之頂表面在相鄰間隔件300之間之部份暴露。間隔件300可具有大約3.5奈米(nm)至大約10奈米(nm)之厚度，或可具有大約5奈米(nm)至大約10奈米(nm)之厚度。
圖4描述最終形成一介電條500(圖5)之起始步驟之結果。如圖4中所述之此起始步驟包括例如在相鄰間隔件300之間及在相鄰間隔件300之側壁之間之STI層200之經暴露頂表面上沉積一介電條材料400。介電條材料400可包括(但不限於)：碳矽氧烷(SiOC)及碳化矽(SiC)，或其組合。在沉積後，可例如藉由化學機械平坦化(CMP)來平面化介電條材料400。如圖4所示，例如，可進行該平面化以使得介電條材料400之頂表面大體上與在鰭片105頂上之遮罩110之頂表面共平面。
圖5描述介電條500形成之完成結果。更具體言之，可凹入介電條500以使得其頂表面低於鰭片105之頂表面，如圖5所示(或者換言之，在鰭片105頂上之遮罩110之底表面下方)。凹入介電條500可藉由蝕刻(例如：RIE)完成。如圖5中所見，介電條500自給定鰭片105之上部之一給定側壁橫向間隔開一給定間隔件300之厚度。如上所述，此厚度可係大約3.5nm至大約10nm。圖5之介電條500經描述為位在STI層200之該頂表面之部份。然而，在一些情況中，介電間隔件300之該介電間隔件材料可保持存在於介電條500之底表面與STI層200之頂表面之間。
圖6描述移除間隔件300之結果。例如，間隔件300可藉由蝕刻移除，例如濕式蝕刻構成間隔件300之該介電間隔件材料。圖6亦描述移除在鰭片105上方之遮罩110。此間隔件300及遮罩110兩者之雙重移除可藉由濕式蝕刻技術達成，選擇該技術以選擇性地溶解間隔件300及遮罩110之材料，同時使介電條500、鰭片105及STI層200之材料保持相對完好。儘管圖6描述其中鰭片105與其它鰭片相等間隔開且每一介電條500顯示一致大小之具體實施例，但此並非為符合本發明之本質所必需的。
圖7描述本發明之替代具體實施例，其中並非所有鰭片105係相等間隔開且並非所有介電條500都具有相等大小。圖7之替代具體實施例係以上討論之形成步驟在最後移除間隔件300的結果。如圖7所示之此替代具體實施例將為其餘圖8至圖10之基礎，其(討論如下)描述金屬閘極及閘極切割隔離形成。
圖8描述在圖7之結構之頂部上方形成之一虛置閘極結構800。虛置閘極結構800可例如藉由在鰭片105之頂部上方、在介電條500上方、及在鰭片105之上部之側壁上沉積一犧牲材料而形成。構成虛置閘極結構800之犧牲材料可包括(但不限於)：多晶矽及非晶矽，或其組合。在沉積後，可例如藉由化學機械平坦化(CMP)來平面化虛置閘極結構800。儘管圖8中未描述，如本技術所知，位在虛置閘極結構800之相對側上之鰭片部份(即伸入及伸出該頁面之部份)可例如藉由圖案化蝕刻犧牲材料來暴露，且源極/汲極區域可藉由離子植入及退火而在該等鰭片中形成。
圖9描述在虛置閘極結構800內之一閘極切割隔離900。閘極切割隔離900可藉由用於形成一閘極切割及一閘極切割隔離之習知半導體製造技術形成。更具體言之，閘極切割隔離900可藉由以下形成：蝕刻虛置閘極結構800之一部份，藉此形成一閘極切割(有時稱為一閘極切割空穴)，其後以一介電材料填充該閘極切割空穴，藉此形成閘極切割隔離900。閘極切割隔離900之介電材料可係本文所提及之任何一或多個該等介電材 料。
如圖9所示，閘極切割隔離900可自虛置閘極結構800之頂表面之一部份延伸至其下之介電條500之頂表面之至少一部份。如亦可自圖9所見，延伸至介電條500之該頂表面之閘極切割隔離900具有一深度，其少於自虛置閘極結構800之頂表面至STI層200之頂表面之距離。此減少之閘極切割隔離900之深度(由於因介電條500之存在而減少之該閘極切割之蝕刻深度)有利於所得之FinFET結構，其中該閘極切割具有一改良(例如：較低)之長寬比。換言之，該閘極切割及所得閘極切割隔離900可具有更理想之臨界尺寸(即，較小寬度)。
儘管描述於圖9之閘極切割隔離900具有少於其下介電條500之寬度的寬度(並形成一反向「T」形)，應注意閘極切割隔離900可具有等於或大於其下介電條500之寬度的寬度(且因此可形成替代形狀)。不論在閘極切割隔離900及介電條500之間之寬度關係為何，造成延伸至介電條500之頂表面之閘極切割隔離900的該閘極切割空穴之寬度可小於另一(潛在)空穴910(以虛線陰影呈現)之寬度，該空穴910藉由蝕刻虛置閘極結構800之另一部份形成，其中蝕刻深度等於或大於自虛置閘極結構800之頂表面至STI層200之頂表面之距離。
圖10描述替代圖9之虛置閘極結構800形成之一金屬閘極1000。更具體言之，圖10描述形成金屬閘極1000之結果，例如藉由移除虛置閘極結構800及在鰭片105之頂部上方、在介電條500之上方、及在鰭片105之上部之側壁上沉積金屬閘極1000材料，使得金屬閘極1000之頂表面在鰭片105之頂部上方。金屬閘極1000可包含各種膜且可針對不同類型之裝置(例如：NFET、PFET等等)而不同。金屬閘極1000之材料可為例如任何合適之高k介電材料，例如：HfO2及ZrO2。該金屬閘極1000可包含一功函數金屬，諸如TiN、TiC、TiAl、TaN等等，且可進一步包含一或多個低電阻導電金屬，諸如W、Co及Ru。
如圖10中可見，其中具有介電條500之金屬閘極1000具有一垂直截面積，其少於相似金屬閘極但其中無介電條之垂直截面積。換言之，金屬閘極1000之垂直截面積減少等於在金屬閘極1000內之介電條500之一垂直截面積之量。此減少之金屬閘極1000之截面積(由於介電條500的存在)額外地有益於相應之FinFET結構，其中閘極-至-接觸寄生電容減少，於是提供所得FinFET裝置改良/減少之有效電容(Ceff)。
該所得FinFET裝置之Ceff減少與在金屬閘極1000內之介電條500之垂直截面積成比例之量。當吾人考量具有一固體作為其介電質之傳統平行板電容器時更容易了解此有效電容之減少與該等介電條面積成比例，其定義為：
C=ε0 k(A/d)
其中C為電容器之電容(以法拉計，F)，ε0為空氣電容率(即，8.84 x 10-12法拉/米)，k為在該等板之間之介電材料之介電常數，A為該等金屬板之面積(以平方米計，m2)，及d為該等兩個金屬板之間之距離(以米計，m)。如上式可見，若該等金屬板之面積(A)減少，則所得電容(C)減少。然而，因面積A減少所造成之電容C減少是成比例的，該比例等於ε0 k/d。
本文所用之術語僅為描述特定具體實施例且未意欲限制本發明。如本文所用，單數形式「一(a、an)」及「該」亦意欲包括複數形式，除非內文另外明確指明。應進一步了解，當用在此說明書中時，術語「包含(comprise皮或comprising)」指明所述特徵、整數、步驟、操作、元件、及/或部件之存在，但不排除一或多個其它特徵、整數、步驟、操作、元件、部件、及/或其群組之存在或添加。
可應用在本文整個說明書及申請範圍中所用的近似語詞來修正任何定量表示，其可允許變化，而不會造成其相關之基本功能變化。因此，以術語諸如「大約(about/approximately)」及「大體上(substantially)」修飾之值不限於所指定之精確值。在至少一些例子中，該近似語詞可對應 於用於測量該值之儀器的精確度。在此處及在整個說明書及申請專利範圍中，可結合及/或交換範圍限制，此等範圍係確定的且包括所有含於其中之子範圍，除非內文或語詞另外指出。應用於一範圍之特定值的「大約」係應用在兩端值上，且除非另外取決於測量該值之儀器之精確度，否則其可表示所述值之+/- 10%。
在以下申請專利範圍中之所有手段或步驟以及功能元件之對應結構、材料、作用、及同等物意欲包括用於與其它具體請求之主張元件組合進行功能之任何結構、材料或作用。本發明之描述已就用於例示及描述之目的而呈現，但未意欲窮盡或限制於所揭示形式之本發明。熟習本技術者可在不背離本發明之範疇及精神下容易地進行許多修正及變化。選擇並依序描述具體實施例以最佳地解釋本發明之原理及實際應用，並使熟習本技術者了解適用於預期之特定用途之具各種修正之各種具體實施例之本發明。
100‧‧‧基板
105‧‧‧鰭片
200‧‧‧淺溝槽隔離(STI)層
500‧‧‧介電條
900‧‧‧閘極切割隔離
910‧‧‧空穴
1000‧‧‧金屬閘極

Claims (29)

  1. 一種鰭式場效電晶體(FinFET)結構，包含：一基板，其上具有彼此橫向間隔開的至少兩個鰭片；一金屬閘極，其在該等至少兩個鰭片之鰭片頂部上方及該等至少兩個鰭片之上部之側壁之間；源極/汲極區域，其在該金屬閘極之相對側上之每一鰭片中；一介電條，其在位於該等至少兩個鰭片之上部之側壁之間之該金屬閘極內，該介電條與該金屬閘極內之該等至少兩個鰭片之上部之側壁橫向間隔開；以及一閘極切割隔離，自該金屬閘極之一頂表面之一部份延伸至該介電條之一頂表面之至少一部份。
  2. 如申請專利範圍第1項所述之FinFET結構，進一步包含在該基板之一頂表面上及在該等至少兩個鰭片之較低部份之側壁之間的一淺溝槽隔離(STI)層。
  3. 如申請專利範圍第2項所述之FinFET結構，其中延伸至該介電條之頂表面之該閘極切割隔離具有一深度，其少於自該金屬閘極之頂表面至該STI層之一頂表面的距離。
  4. 如申請專利範圍第3項所述之FinFET結構，其中自該金屬閘極之頂表面延伸至該介電條之頂表面之該閘極切割隔離具有一寬度，其少於自該金屬閘極之頂表面延伸至該STI層之頂表面之另一閘極切割隔離之寬度。
  5. 如申請專利範圍第1項所述之FinFET結構，其中該金屬閘極之一垂直截面積減少等於該金屬閘極內之該介電條之一垂直截面積之量。
  6. 如申請專利範圍第5項所述之FinFET結構，其中該FinFET結構具有一有效電容，其減少與該金屬閘極內之該介電條之該垂直截面積成比例之量。
  7. 如申請專利範圍第1項所述之FinFET結構，其中該介電條與一給定鰭片之上部之一給定側壁橫向間隔開大約3.5奈米(nm)至大約10奈米(nm)之距離。
  8. 一種製造一鰭式場效電晶體結構之方法，包含：在一基板上之至少兩個彼此橫向間隔開之半導體鰭片之上部之每一側壁上形成一介電間隔件；在相鄰介電間隔件之側壁之間形成一介電條；移除該等介電間隔件；在該等至少兩個鰭片之鰭片頂部上方、在該介電條上方、及在該等至少兩個鰭片之上部之側壁上形成一金屬閘極，該等至少兩個鰭片中具有與該金屬閘極相鄰的源極/汲極區域；以及形成一閘極切割隔離，該閘極切割隔離自該金屬閘極之一頂表面之一部份延伸至該介電條之一頂表面之至少一部份。
  9. 如申請專利範圍第8項所述之方法，進一步包含在該等至少兩個鰭片之上部之每一側壁上形成該介電間隔件之前，在該基板之 一頂表面上及在該等至少兩個鰭片之下部之側壁之間形成一淺溝槽隔離(STI)層。
  10. 如申請專利範圍第9項所述之方法，其中形成該STI層包括：在該基板之頂表面上沉積一介電材料以形成該STI層、平面化該STI層之一頂表面、及蝕刻該STI層以顯露該等至少兩個鰭片之上部；以及其中在該等至少兩個鰭片之上部之每一側壁上形成該介電間隔件包括：在該STI層上沉積一介電間隔件材料，及在相鄰鰭片間異向性蝕刻該介電間隔件材料以在該等至少兩個鰭片之上部之每一側壁上形成該介電間隔件。
  11. 如申請專利範圍第10項所述之方法，其中在相鄰介電間隔件之側壁之間形成該介電條包括：在該STI層之頂表面上及在相鄰間隔件之側壁之間沉積一介電條材料，平面化該介電條材料之一頂表面，以及蝕刻該介電條材料以使得其頂表面低於該等至少兩個鰭片之鰭片頂部，藉此在相鄰介電間隔件之側壁之間形成該介電條。
  12. 如申請專利範圍第11項所述之方法，其中在相鄰介電間隔件之側壁之間形成該介電條之後，該介電條與一給定鰭片之上部之一給定側壁橫向間隔開一給定介電間隔件之厚度。
  13. 如申請專利範圍第12項所述之方法，其中該等介電間隔件之厚度為大約3.5奈米(nm)至大約10奈米(nm)。
  14. 如申請專利範圍第9項所述之方法，進一步包含在移除該等介電間隔件之後：在該等至少兩個鰭片之鰭片頂部上方、在該介電條上方、及在該等至少兩個鰭片之上部之側壁上沉積一犧牲材料以形成一虛置閘極結構；平面化該虛置閘極結構之一頂表面；暴露位在該虛置閘極結構之相對側壁上之鰭片部份；以及在該等至少兩個鰭片之經暴露鰭片部份內形成該等源極/汲極區域。
  15. 如申請專利範圍第14項所述之方法，進一步包含：蝕刻該虛置閘極結構之一部份，其蝕刻深度少於自該虛置閘極結構之頂表面至該STI層之一頂表面之距離，藉此形成一閘極切割空穴；以及以一介電材料填充該閘極切割空穴，藉此在該虛置閘極結構內形成該閘極切割隔離，該閘極切割隔離自該虛置閘極結構之頂表面之一部份延伸至該介電條之一頂表面之至少一部份。
  16. 如申請專利範圍第15項所述之方法，其中進行蝕刻以使得該閘極切割隔離具有少於一空穴之寬度的寬度，該空穴係藉由蝕刻該虛置閘極結構之另一部份而形成，其中一蝕刻深度等於或大於自該虛置閘極結構之頂表面至該STI層之頂表面的距離。
  17. 如申請專利範圍第15項所述之方法，進一步包含以一金屬閘極材料替代該虛置閘極結構之犧牲材料，藉此形成該金屬閘極，該金屬閘極中具有該閘極切割隔離。
  18. 如申請專利範圍第18項所述之方法，其中該金屬閘極之一垂直截面積減少等於在該金屬閘極內之該介電條之垂直截面積之量。
  19. 如申請專利範圍第18項所述之方法，其中該FinFET結構具有一有效電容，其減少與該金屬閘極內之該介電條之該垂直截面積成比例之量。
  20. 一種積體電路(IC)結構，包含：位於一基板上的一第一鰭式場效應晶體管(FinFET)，該第一FinFET包含一上表面和位在該基板上方的一對側壁；位於該基板上並與該第一FinFET橫向分離的一第二FinFET，該第二FinFET包含一上表面和位在該基板上方的一對側壁；位在介於該第一FinFET和該第二FinFET之間的該基板上的一淺溝槽隔離(STI)，其中該STI包含與該第一FinFET接觸的一第一垂直側壁和與該第二FinFET接觸的一第二相對垂直側壁；一介電條，位於該STI的一上表面上，該介電條與該第一FinFET和該第二FinFET橫向隔開；以及一閘極切割隔離，位於該介電條的上表面上，其中該閘極切割隔離的上表面與該第一FinFET或該第二FinFET的一頂表面實質上共面。
  21. 如申請專利範圍第20項所述之IC結構，其中該第一FinFET及該第二FinFET各自包含：位於該基底上的一半導體鰭片；位於該半導體鰭片上的一金屬閘極；以及位於該金屬閘極的相對側上該半導體鰭片中的一對源極/汲極區域。
  22. 如申請專利範圍第21項所述之IC結構，其中該閘極切割隔離的一垂直高度小於該金屬閘極的一頂面與該STI的一頂面之間的距離。
  23. 如申請專利範圍第20項所述之IC結構，其中該介電條的垂直橫截的面積尺寸被確定以減小該第一FinFET或該第二FinFET的有效電容。
  24. 如申請專利範圍第20項所述之IC結構，其中該介電條與每一個該第一FinFET和該第二FinFET橫向隔開約3.5奈米(nm)至約10奈米(nm)的距離。
  25. 一種積體電路(IC)結構，包含：位於一基板上的一第一鰭式場效應晶體管(FinFET)，該第一FinFET包含一上表面和位在該基板上方的一對側壁；位於該基板上並與該第一FinFET橫向分離的一第二FinFET，該第二FinFET包含一上表面和位在該基板上方的一對側壁； 位在介於該第一FinFET和該第二FinFET之間的該基板上的一淺溝槽隔離(STI)，其中該STI包含與該第一FinFET接觸的一第一垂直側壁和與該第二FinFET接觸的一第二相對垂直側壁；一介電條，位於該STI的一上表面上，該介電條與該第一FinFET和該第二FinFET的該等側壁橫向隔開；以及一閘極切割隔離，位於該介電條的上表面上，其中該閘極切割隔離的上表面與該第一FinFET的頂表面或該第二FinFET的頂表面實質上共面。
  26. 如申請專利範圍第25項所述之IC結構，其中該第一FinFET及該第二FinFET各自包含：位於該基底上的一半導體鰭片；位於該半導體鰭片上的一金屬閘極，其與該閘極切割隔離的一側壁接觸，其中每個金屬閘極的一頂表面定義為該第一FinFET或該第二FinFET的頂表面；以及位於該金屬閘極的相對側上該半導體鰭片中的一對源極/汲極區域。
  27. 如申請專利範圍第26項所述之IC結構，其中該第一FinFET或該第二FinFET的該金屬閘極的垂直截面積減小的量等於該介電條的垂直截面積。
  28. 如申請專利範圍第27項所述之IC結構，其中該第一FinFET或該第二FinFET的有效電容減小的量與該介電條的垂直橫截面積成比例關係。
  29. 如申請專利範圍第26項所述之IC結構，其中該介電條與每一個該第一FinFET和該第二FinFET橫向隔開約3.5奈米(nm)至約10奈米(nm)的距離。
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