KR20130084203A - Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어 - Google Patents

Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어 Download PDF

Info

Publication number
KR20130084203A
KR20130084203A KR1020120093483A KR20120093483A KR20130084203A KR 20130084203 A KR20130084203 A KR 20130084203A KR 1020120093483 A KR1020120093483 A KR 1020120093483A KR 20120093483 A KR20120093483 A KR 20120093483A KR 20130084203 A KR20130084203 A KR 20130084203A
Authority
KR
South Korea
Prior art keywords
semiconductor
fin
layer
gate dielectric
dielectric layer
Prior art date
Application number
KR1020120093483A
Other languages
English (en)
Other versions
KR101404918B1 (ko
Inventor
이시엔 모
시아오추 첸
무치 치앙
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130084203A publication Critical patent/KR20130084203A/ko
Application granted granted Critical
Publication of KR101404918B1 publication Critical patent/KR101404918B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

디바이스는 기판, 기판의 윗면에 있는 격리 영역, 및 격리 영역 위의 반도체 핀을 포함한다. 반도체 핀은 약 400Å보다 작은 핀 높이를 가지며, 핀 높이는 반도체 핀의 윗면에서부터 격리 영역의 윗면까지 측정된다.

Description

ＦＩＮＦＥＴ 구조물들에서의 ＦＩＮ 높이 제어{CONTROL FIN HEIGHTS IN FINFET STRUCTURES}
본 출원은 ＦＩＮＦＥＴ 구조물들에서의 ＦＩＮ 높이 제어에 관한 것이다.
집적회로의 증대하는 다운스케일링과 집적 회로의 속도에 대한 증대하는 수요 요건에 따라, 트랜지스터들은 점점 더 작은 치수와 함께 더 높은 구동 전류를 갖는 것이 필요하다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET 트랜지스터는 채널 폭을 증가시켜왔다. 채널 폭의 증가는 핀들의 윗면상의 부분들과 핀들의 측벽들상의 부분들을 포함한 채널들을 형성함으로써 달성된다. 트랜지스터들의 구동 전류는 채널 폭에 비례하기 때문에, FinFET의 구동 전류는 증가된다.
몇몇의 경우들에서는, 바람직하게 않게도 게이트 유전체층(28), 금속층(30) 및 폴리실리콘층(32)의 잔류물들이 STI 영역(22) 위에 남겨져 있을 수 있다.
실시예들에 따르면, 디바이스는 기판, 기판의 윗면에 있는 격리 영역, 및 격리 영역 위의 반도체 핀을 포함한다. 반도체 핀은 약 400Å보다 작은 핀 높이를 가지며, 핀 높이는 반도체 핀의 윗면에서부터 격리 영역의 윗면까지 측정된다.
다른 실시예들에 따르면, 디바이스는 반도체 기판, 반도체 기판의 표면에 인접해 있는 STI 영역들, 및 STI 영역들의 양쪽 측벽들과 접촉하는 측벽들을 포함한 제1 및 제2 반도체 스트립을 포함한다. 디바이스는 제1 및 제2 반도체 스트립들 위에서 이 제1 및 제2 반도체 스트립들과 각각 접합되어 있는 제1 및 제2 반도체 핀을 더 포함한다. 제1 및 제2 반도체 핀들의 핀 높이들은 약 400Å보다 작다.
또 다른 실시예들에 따르면, 본 방법은 반도체 기판에서 STI 영역을 형성하는 단계를 포함하며, STI 영역의 양쪽 측면들상의 반도체 기판의 부분들은 반도체 스트립들을 형성한다. 본 방법은 STI 영역을 리세싱하여 리세스를 형성하는 단계를 더 포함한다. 반도체 스트립들의 최상단 부분들은 약 400Å보다 작은 핀 높이들을 갖는 제1 및 제2 반도체 핀을 형성하며, 핀 높이들은 제1 및 제2 반도체 핀들의 윗면들에서부터 STI 영역의 윗면까지 측정된다.
게이트 유전체층(28), 금속층(30) 및 폴리실리콘층(32)의 잔류물들은 STI 영역(22) 위로부터 실질적으로 제거될 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 7은 다양한 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET) 관련 구조물의 제조시의 중간 스테이지들의 단면도들 및 사시도들이다.
도 8 및 도 9는 실험 결과를 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명의 단순한 예시에 불과하며, 본 개시내용의 범위를 한정시키려는 것은 아니다.
다양한 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET) 관련 구조물 및 그 형성방법이 제공된다. FinFET을 형성하는 중간 스테이지들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1 내지 도 7은 몇몇의 예시적인 실시예들에 따른 FinFET 관련 구조물의 제조시의 중간 스테이지들의 단면도들 및 사시도들이다. 도 1은 초기 구조물의 사시도를 도시한다. 초기 구조물은 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 이것은 더 나아가 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 탄소 기판, 또는 다른 반도체 물질들로 형성된 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(22)과 같은 격리 영역들이 기판(20) 내에 형성될 수 있다. STI 영역(22)의 폭 W는 약 500Å보다 작을 수 있고, 약 50Å보다 작을 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20) 부분들은 반도체 스트립(strip)들(21)을 형성한다.
도 2를 참조하면, STI 영역들(22)은 에칭 단계를 통해 리세싱된다. 따라서 반도체 스트립들(21)의 일부분들은 남아있는 STI 영역들(22)의 윗면 위에 있다. 이후부터는 남아있는 STI 영역들(22)의 윗면 위에 있는 반도체 스트립들(21)의 부분들을 반도체 핀들(24)이라고 칭한다. 따라서 반도체 핀들(24) 사이에는 STI 영역들(22)이 존재하며, 반도체 핀들(24)의 가장자리들은 대응하는 STI 영역들(22)의 가장자리들에 실질적으로 정렬된다. 몇몇의 실시예들에서, 핀(24)의 높이 H는 약 400Å보다 작으며, 약 250Å보다 작을 수 있다. 반도체 핀들(24) 아래에 있는 반도체 스트립들(21)의 부분들은 STI 영역들(22)의 가장자리들과 접촉하는 가장자리들을 갖는다. 또한, 반도체 스트립들(21)과 반도체 핀들(24)은 동일한 반도체 물질로 형성될 수 있다.
도 3a와 도 3b를 참조하면, 유전체층(28)이 핀들(24)의 윗면들과 측벽들상에 형성한다. 도 3a는 사시도를 나타낸다. 도 3b는 도 3a에서의 3B-3B 라인을 따라 절단한 평면으로부터 얻어진 단면도를 나타낸다. 몇몇의 실시예들에 따르면, 유전체층(28)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 대안적인 실시예들에서, 유전체층(28)은 하이k(high-k) 유전체 물질로 형성되며, 이에 따라 유전체층(28)은 본 설명에 걸쳐 하이k 유전체층(28)이라고 달리 칭해진다. 하이k 유전체층(28)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 산화물 또는 실리케이트를 포함할 수 있다. 하이k 유전체층(28)의 예시적인 물질들에는 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz 등이 포함되며, 여기서 X, Y, 및 Z은 0과 1사이에 있다. 하지만, 명세서 전반에 걸쳐 언급한 치수들은 단지 예시들에 불과하며, 이것들은 다른 값들로 변경될 수 있다는 것을 본 업계의 당업자는 알 것이다. 유전체층(28)의 형성 방법은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD) 등을 포함할 수 있다.
유전체층(28) 위에는, 캡핑(capping)층(30)이 형성된다. 몇몇의 실시예들에서, 캡핑층(30)은 금속 함유층일 수 있으며, 이에 따라 캡핑층(30)은 때때로 금속층(30)이라고 칭해질 수 있다. 캡핑층(30)은 몇몇의 실시예들에 따라 티타늄 질화물(TiN)을 포함할 수 있다. 대안적인 실시예들에서, 캡핑층(30)의 예시적인 물질들은 TaC, TaN, TaAlN, TaSiN, TiN, TiAl, Ru와 같은 탄탈륨 함유 물질들 및/또는 티타늄 함유 물질들, 및 이들의 조합을 포함한다.
도 4a 및 도 4b는 폴리실리콘층(32)과 하드마스크층(34)의 형성의 사시도 및 단면도를 각각 도시한다. 도 4b에서 도시된 단면도는 도 4a에서 4B-4B 라인을 따라 절단한 평면으로부터 얻어진 것이다. 제일 먼저, 폴리실리콘층(32)이 증착되고, 이어서 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)에 의해 폴리실리콘층(32)의 윗면을 레벨링(level)한다. 그런 후 폴리실리콘층(32) 위에 하드마스크층(34)이 형성된다. 하드마스크층(34)은 예컨대 실리콘 질화물로 형성될 수 있지만, 실리콘 산화물과 같은 다른 물질들이 또한 이용될 수 있다.
도 5에서, 하드마스크층(34)은 패턴화되고, 하드마스크층(34)의 남아있는 부분들은 하드마스크 패턴들(34A, 34B)을 포함한다. 하드마스크층(34)을 패턴화하기 위해서는, 제일 먼저 포토레지스트(36)가 형성되어 패턴화될 수 있고, 그런 후 패턴화된 포토레지스트(36)는 하드마스크층(34)을 패턴화하기 위한 에칭 마스크로서 이용된다. 그 후, 패턴화된 포토레지스트(36)는 제거된다. 하드마스크 패턴(34A)은 핀(24)의 부분 위에 있으며, 하드마스크 패턴(34B)은 STI 영역(22)의 부분 위에 있다.
다음으로, 도 6a에서 도시된 바와 같이, 하드마스크 패턴들(34A, 34B)은 아래에 있는 폴리실리콘층(32), 캡핑층(30), 및 유전체층(28)을 에칭하기 위한 에칭 마스크들로서 이용된다. 그 결과로, 핀(24) 위에 게이트 스택(40)이 형성되고, STI 영역(22) 위에서는 스택층들(42)이 형성된다. 게이트 스택(40)은 폴리실리콘층(32A), 금속층(30A), 및 유전체층(28A)을 포함한다. 스택층들(42)은 폴리실리콘층(32B), 금속층(30B), 및 유전체층(28B)을 포함한다. 게이트 스택(40)은 또한, 점선들로 표시된 바와 같이, 핀(24)의 측벽들상에서 형성될 수 있다. 몇몇의 실시예들에서, 스택층들(42)의 양측면들상에는 게이트 유전체층(28), 금속층(30) 및 폴리실리콘층(32)의 잔류물이 실질적으로 남겨져 있지 않으며, 폴리실리콘층(32B), 금속층(30B), 및 유전체층(28B)의 가장자리들은 실질적으로 직선이면서 수직할 수 있고, 서로에 대해 실질적으로 정렬될 수 있다. 하지만, 몇몇의 경우들에서는, 바람직하게 않게도 게이트 유전체층(28), 금속층(30) 및 폴리실리콘층(32)의 잔류물들이 STI 영역(22) 위에 남겨져 있을 수 있다. 그 결과적인 구조물이 도 6b에 도시된다. 잔류물들이 형성되거나 또는 형성되지 않는지의 여부는 핀들(24)의 핀 높이 H에 의해 영향을 받을 수 있다는 것이 발견되었다. 핀 높이 H가 약 400Å보다 작을 때, 잔류물들은 형성되지 않았다. 하지만, 핀 높이 H가 약 400Å보다 클 때, 잔류물들은 형성되기 시작하며, 핀 높이 H가 클수록, 보다 많은 잔류물이 발견될 수 있다. 그러한 잔류물들이 도 6b에서 도면부호 29로서 개략적으로 도시된다. 몇몇의 실시예들에 따르면, 잔류물이 없는 구조물을 형성하기 위해, 핀 높이 H는 약 400Å보다 작을 수 있으며, 더 나아가 약 250Å보다 작을 수 있다. 실시예들에서, 핀 높이를 250Å의 임계값보다 작도록 제어함으로써, 게이트 유전체층(28), 금속층(30) 및 폴리실리콘층(32)의 잔류물들은 STI 영역(22) 위로부터 실질적으로 제거될 수 있다.
실험 결과들은 핀 높이 H가 트렌치(45) 내에 남아있는 잔류물의 양에 상당한 영향을 미친다는 것을 보여주었다. 도 8은 샘플 웨이퍼들로부터 얻어진 실험 결과를 나타내며, 여기서 트렌치(45) 내의 잔류물들의 높이 H'(도 6b)는 핀 높이 H의 함수로서 나타난다. 트렌치(45)는 리세싱된 STI 영역(22) 위에 있는 공간 부분이며, 이것은 이웃하는 핀들(24) 사이에 있다. 핀 높이 H가 약 400Å보다 작을 때, 잔류물들의 높이 H'는 실질적으로 0Å이며, 실질적으로 어떠한 잔류물도 남겨지지 않는다는 점에서 실험 결과들은 뜻밖이였다. 하지만, 핀 높이가 약 400Å보다 클 때, 잔류물들의 높이 H'는 빠르게 상승한다.
실험 결과들은 폴리와 OD간 간격 S1(도 6b)이 또한 트렌치(45) 내에 남아있는 잔류물의 양에 영향을 미친다는 것을 또한 보여주었다. 도 9는 피트 라인(fit line)이 형성되고, 샘플 웨이퍼들로부터 얻어진 실험 결과를 나타내며, 여기서 트렌치(45) 내의 잔류물들의 높이 H'(도 6b)는 핀 높이 H의 함수로서 나타난다. 실험 결과들은 폴리와 OD간 간격 S1이 약 200Å보다 클 때, 잔류물들의 높이 H'는 실질적으로 0Å이며, 실질적으로 어떠한 잔류물도 남겨지지 않는다는 것을 보여주었다. 이에 따라, 실시예들에 따르면, 폴리와 OD간 간격 S1은 약 200Å보다 크다.
더 나아가, STI 영역(22)의 폭 W이 또한 잔류물들이 형성될지 또는 형성되지 않을지 여부에 영향을 미친다는 것이 이해된다. 폭 W은 또한 이웃하는 핀들(24)의 간격이라는 것을 유념한다. 몇몇의 실시예들에 따르면, STI 영역(22)의 폭 W은 약 100Å보다 작을 수 있다. 트렌치(45)의 종횡비(aspect ratio; H/W)는 약 13보다 작을 수 있으며, 또한 약 5보다 작을 수 있다.
도 6c는 도 6a에서 도시된 구조물의 사시도를 나타낸다. 폴리실리콘 스트립(32B) 뒤에 있는 구조물이 명확하게 보여질 수 있도록 하기 위해, 폴리실리콘 스트립(32B)은 투명하게 나타내었다. 도 6c는 게이트 스택(40)이 핀(24) 위에서 핀(24)을 횡단하는 것을 도시한다. 스택층들(42)은 이웃하는 핀들(24) 사이에 있으며, 핀들(24)로부터 이격되어 있다.
후속 단계에서, 도 7에서 도시된 바와 같이, 하드마스크 패턴들(34A, 34B)은 제거된다. 후속 단계들에서, 도 7에서 또한 도시된 바와 같이, FinFET(60)이 형성되고, 여기서 게이트 스택(40)은 FinFET(60)의 게이트 스택으로서 역할을 한다. 스택층들(42)은 전기적으로 플로우팅된(electrically floating) 더미 패턴으로서 역할을 할 수 있다. 이와 달리, 스택층들(42)은 디바이스들간의 전기적 접속부로서 역할을 할 수 있다. 예를 들어, 스택층들(42)은 두 개의 FinFET들의 게이트들(미도시됨)간의 전기적 접속부로서 역할을 할 수 있다.
FinFET(60)은 게이트 스페이서들(62), 소스 및 드레인 영역들(64), 실리사이드 영역들(66), 콘택트 플러그들(68), 및 층간 유전체(Inter-Layer Dielectric; ILD)(70)를 포함할 수 있다. 몇몇의 실시예들에서, 소스 및 드레인 영역들(64)의 형성은 또한 게이트 스택(40)에 의해 덮히지 않은 핀(24)의 부분들을 에칭하는 단계, 및 스트레서들(도시되지 않음, 이것은 실리콘 게르마늄 또는 실리콘 탄소일 수 있음)을 성장시키기 위해 에피택시를 수행하는 단계를 포함할 수 있다. 그런 후 스트레서들이 주입되어 소스/드레인 영역들(64)을 형성한다. 대안적인 실시예들에서, 핀(24)은 리세싱되지 않으며, 에피택시가 수행되어 핀(24)상에 있는 에피택시 영역을 성장시켜서 소스 및 드레인 영역들(64)을 확장시킬 수 있다. 소스 및 드레인 영역들(64)이 주입에 의해 형성될 때에, 스택층들(42)이 또한 주입되어 저항을 감소시킬 수 있다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 디바이스에 있어서,
    기판;
    상기 기판의 윗면에 있는 격리 영역; 및
    상기 격리 영역 위의 제1 반도체 핀을 포함하며,
    상기 제1 반도체 핀은 400Å보다 작은 핀 높이를 가지며, 상기 핀 높이는 상기 제1 반도체 핀의 윗면에서부터 상기 격리 영역의 윗면까지 측정되는 것인, 디바이스.
  2. 제1항에 있어서, 상기 제1 반도체 핀으로부터 이격되어 있는 제2 반도체 핀을 더 포함하며, 상기 격리 영역은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 있으며, 상기 제1 및 제2 반도체 핀들의 가장자리들은 상기 격리 영역의 양쪽 가장자리들에 대해 정렬되어 있는 것인, 디바이스.
  3. 제1항에 있어서,
    제1 게이트 유전체층;
    상기 제1 게이트 유전체층 위의 제1 금속층; 및
    상기 제1 금속층 위의 제1 폴리실리콘층을 더 포함하며,
    상기 제1 게이트 유전체층, 상기 제1 금속층, 및 상기 제1 폴리실리콘층은 상기 제1 반도체 핀의 윗면과 측벽들상에서 연장하는 것인, 디바이스.
  4. 제3항에 있어서,
    제2 게이트 유전체층;
    상기 제2 게이트 유전체층 위의 제2 금속층; 및
    상기 제2 금속층 위의 제2 폴리실리콘층을 더 포함하며,
    상기 제2 게이트 유전체층, 상기 제2 금속층, 및 상기 제2 폴리실리콘층은 상기 제1 반도체 핀으로부터 이격되어 있으며 상기 격리 영역의 일부분 위에서 상기 격리 영역의 일부분과 오버랩되어 있는 것인, 디바이스.
  5. 제1항에 있어서, 상기 제1 반도체 핀 아래에서 상기 제1 반도체 핀에 연결되어 있는 반도체 스트립(strip)을 더 포함하고, 상기 반도체 스트립은 상기 격리 영역의 가장자리와 접촉하는 가장자리를 포함하며, 상기 반도체 스트립과 상기 제1 반도체 핀은 동일한 반도체 물질로 형성되는 것인, 디바이스.
  6. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면에 인접해 있는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들;
    상기 STI 영역들의 양쪽 측벽들과 접촉하는 측벽들을 포함한 제1 및 제2 반도체 스트립(strip)들; 및
    상기 제1 및 제2 반도체 스트립들 위에서 상기 제1 및 제2 반도체 스트립들과 각각 접합되어 있는 제1 및 제2 반도체 핀들을 포함하며,
    상기 제1 및 제2 반도체 핀들의 핀 높이들은 400Å보다 작은 것인, 디바이스.
  7. 방법으로서,
    반도체 기판에서 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 단계로서, 상기 STI 영역의 양쪽 측면들상의 상기 반도체 기판의 부분들은 반도체 스트립(strip)들을 형성하는 것인, 상기 STI 영역 형성 단계; 및
    상기 STI 영역을 리세싱하여 리세스(recess)를 형성하는 단계를 포함하고, 상기 반도체 스트립들의 최상단 부분들은 400Å보다 작은 핀 높이들을 갖는 제1 및 제2 반도체 핀들을 형성하며, 상기 핀 높이들은 상기 제1 및 제2 반도체 핀들의 윗면들에서부터 상기 STI 영역의 윗면까지 측정되는 것인, 방법.
  8. 제7항에 있어서,
    상기 STI 영역과 상기 제1 및 제2 반도체 핀들 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 금속층을 형성하는 단계;
    상기 금속층 위에 폴리실리콘층을 형성하는 단계; 및
    상기 제1 반도체 핀의 윗면과 측벽들상에서 제1 스택을 형성하고, 상기 STI 영역의 일부분 위에서 상기 STI 영역의 일부분과 오버랩되어 있는 제2 스택을 형성하기 위해, 상기 폴리실리콘층, 상기 금속층 및 상기 게이트 유전체층을 패턴화하는 단계를 더 포함한, 방법.
  9. 제8항에 있어서, 상기 패턴화하는 단계 이후에는, 상기 STI 영역 위에 상기 폴리실리콘층, 상기 금속층, 및 상기 게이트 유전체층의 잔류물들이 남겨져 있지 않으며, 상기 폴리실리콘층, 상기 금속층, 및 상기 게이트 유전체층의 각각의 가장자리들은 서로 정렬되는 것인, 방법.
  10. 제8항에 있어서, 상기 제1 반도체 핀을 포함한 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하는 단계를 더 포함한, 방법.
KR1020120093483A 2012-01-16 2012-08-27 Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어 KR101404918B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/351,135 2012-01-16
US13/351,135 US8659097B2 (en) 2012-01-16 2012-01-16 Control fin heights in FinFET structures

Publications (2)

Publication Number Publication Date
KR20130084203A true KR20130084203A (ko) 2013-07-24
KR101404918B1 KR101404918B1 (ko) 2014-06-09

Family

ID=48755685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120093483A KR101404918B1 (ko) 2012-01-16 2012-08-27 Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어

Country Status (3)

Country Link
US (3) US8659097B2 (ko)
KR (1) KR101404918B1 (ko)
CN (1) CN103208517B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128104A (ko) * 2014-05-08 2015-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160045440A (ko) * 2014-10-17 2016-04-27 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
KR20160143021A (ko) * 2015-06-04 2016-12-14 삼성전자주식회사 반도체 장치

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659097B2 (en) * 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9040380B2 (en) * 2013-09-11 2015-05-26 GlobalFoundries, Inc. Integrated circuits having laterally confined epitaxial material overlying fin structures and methods for fabricating same
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US20170179275A1 (en) * 2014-04-04 2017-06-22 Tang ZONG Fin-type semiconductor structure and method for forming the same
KR102318393B1 (ko) 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9570568B2 (en) * 2015-05-28 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and method for fabricating the same
WO2016204755A1 (en) 2015-06-17 2016-12-22 Intel Corporation Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
US9601495B2 (en) * 2015-07-30 2017-03-21 Globalfoundries Inc. Three-dimensional semiconductor device with co-fabricated adjacent capacitor
US9805991B2 (en) * 2015-08-20 2017-10-31 International Business Machines Corporation Strained finFET device fabrication
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures
KR102402769B1 (ko) * 2016-01-06 2022-05-26 삼성전자주식회사 반도체 장치
CN106952818B (zh) * 2016-01-06 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9466690B1 (en) 2016-01-13 2016-10-11 International Business Machines Corporation Precisely controlling III-V height
US9577066B1 (en) 2016-02-26 2017-02-21 Globalfoundries Inc. Methods of forming fins with different fin heights
CN107768308B (zh) * 2016-08-23 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107785315B (zh) * 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10083873B1 (en) 2017-06-05 2018-09-25 Globalfoundries Inc. Semiconductor structure with uniform gate heights
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
TWI722732B (zh) * 2019-12-24 2021-03-21 華邦電子股份有限公司 鰭部高度的監控結構與鰭部高度的監控方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
WO2005122276A1 (ja) * 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
KR100823874B1 (ko) 2006-12-28 2008-04-21 경북대학교 산학협력단 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법
US8063448B2 (en) * 2007-03-16 2011-11-22 Infineon Technologies Ag Resistive memory and method
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US7915681B2 (en) * 2007-06-18 2011-03-29 Infineon Technologies Ag Transistor with reduced charge carrier mobility
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
KR100903383B1 (ko) 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
US7833889B2 (en) * 2008-03-14 2010-11-16 Intel Corporation Apparatus and methods for improving multi-gate device performance
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
JP2011054629A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8450804B2 (en) * 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US20110147848A1 (en) * 2009-12-23 2011-06-23 Kuhn Kelin J Multiple transistor fin heights
US8362572B2 (en) * 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8653610B2 (en) * 2010-04-21 2014-02-18 International Business Machines Corporation High performance non-planar semiconductor devices with metal filled inter-fin gaps
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US8975670B2 (en) * 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US20130011984A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Using Hexachlorodisilane as a Silicon Precursor for Source/Drain Epitaxy
US8962400B2 (en) * 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8629007B2 (en) * 2011-07-14 2014-01-14 International Business Machines Corporation Method of improving replacement metal gate fill
US8609518B2 (en) * 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US20130082329A1 (en) * 2011-10-03 2013-04-04 International Business Machines Corporation Multi-gate field-effect transistors with variable fin heights
US8659097B2 (en) * 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128104A (ko) * 2014-05-08 2015-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160045440A (ko) * 2014-10-17 2016-04-27 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
KR20160143021A (ko) * 2015-06-04 2016-12-14 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US9460970B2 (en) 2016-10-04
US8975698B2 (en) 2015-03-10
US20130181300A1 (en) 2013-07-18
US20150155208A1 (en) 2015-06-04
KR101404918B1 (ko) 2014-06-09
CN103208517B (zh) 2015-11-18
CN103208517A (zh) 2013-07-17
US8659097B2 (en) 2014-02-25
US20140103453A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
KR101404918B1 (ko) Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어
US11682697B2 (en) Fin recess last process for FinFET fabrication
US9466696B2 (en) FinFETs and methods for forming the same
US9685337B2 (en) Method for fabricating semiconductor device
US9472638B2 (en) FinFETs with multiple threshold voltages
TWI685025B (zh) 製造半導體裝置的方法及半導體裝置
TW201824447A (zh) 具有低介電常數間隔物之半導體結構及其製造方法
US11527638B2 (en) Semiconductor device and method for fabricating the same
US11114535B2 (en) Integrated circuit devices and methods of manufacturing the same
TWI658593B (zh) 半導體裝置及其製作方法
US10090398B2 (en) Manufacturing method of patterned structure of semiconductor
TW202006790A (zh) 半導體元件及其製作方法
CN103811321B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration
GRNT Written decision to grant