KR20160045440A - 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20160045440A
KR20160045440A KR1020140140977A KR20140140977A KR20160045440A KR 20160045440 A KR20160045440 A KR 20160045440A KR 1020140140977 A KR1020140140977 A KR 1020140140977A KR 20140140977 A KR20140140977 A KR 20140140977A KR 20160045440 A KR20160045440 A KR 20160045440A
Authority
KR
South Korea
Prior art keywords
gate
cut
field
fin
pin
Prior art date
Application number
KR1020140140977A
Other languages
English (en)
Other versions
KR102264656B1 (ko
Inventor
하승석
배근희
여경환
박은실
신헌종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140140977A priority Critical patent/KR102264656B1/ko
Priority to US14/820,860 priority patent/US9673300B2/en
Priority to TW104128028A priority patent/TWI671823B/zh
Publication of KR20160045440A publication Critical patent/KR20160045440A/ko
Application granted granted Critical
Publication of KR102264656B1 publication Critical patent/KR102264656B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

제1 컷 필드 게이트 패턴 및 제1 핀 게이트 패턴을 포함하고, 상기 제1 컷 필드 게이트 패턴은 제1 부분에서 절연성 제1 컷 필드 게이트 코어, 및 제2 부분에서 전도성 제1 컷 필드 게이트 전극을 포함하고, 상기 제1 핀 게이트 패턴은 제1 부분에서 절연성 제1 핀 게이트 코어를 포함하고, 및 제2 부분에서 전도성 제1 핀 게이트 전극을 포함하고, 상기 제1 컷 필드 게이트 코어의 상면 및 상기 제1 핀 게이트 코어의 상면은 공면(co-planar)을 갖는 반도체 소자가 설명된다.

Description

게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor Devices Having Gate Cores and a Fin Active Core and Method of Fabricating the Same}
본 발명은 게이트 코어들 및 핀 액티브 코어를 갖는 반도체 소자 및 그 반도체 소자를 제조하는 방법에 관한 것이다.
다수의 핀 액티브 영역(Fin Active Regions)들을 가진 반도체 소자 및 반도체 소자를 제조하는 방법은 로직 회로를 구현하기 위하여 다양한 위치에서 게이트 전극이 제거되어야 하고, 특정 위치에서 핀 액티브 영역도 제거되어야 한다. 따라서, 기존의 반도체 소자 및 반도체 소자를 제조하는 방법은 핀 액티브 영역들을 전기적으로 분리, 절연하기 위하여 핀 액티브 커팅 공정, 게이트 패턴들을 분리하기 위한 게이트 커팅 공정이 각각, 필요하다.
본 발명은 디자인 룰(Design rule)의 감소와 패터닝 공정(patterning process)의 어려움 때문에 구현하기 어려웠던 싱글 디퓨전 브레이크(SDB: single diffusion break) 구조를 핀 액티브 영역을 제거하는 방법으로 구현하면서, 동시에 게이트 커팅 공정을 진행하여 공정을 단순화하고, 후속 컨택 패턴을 형성하는 공정을 자기 정렬(SAC; self aligned contact) 방법으로 진행할 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 코어들 및 핀 액티브 코어를 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 코어들 및 핀 액티브 코어를 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 핀 액티브 영역을 정의하는 아이솔레이션 영역, 및 상기 아이솔레이션 영역 상의 제1 컷 필드 게이트 패턴 및 상기 핀 액티브 영역 상의 제1 핀 게이트 패턴을 포함한다. 상기 제1 컷 필드 게이트 패턴은 제1 부분에서 절연성 제1 컷 필드 게이트 코어, 및 제2 부분에서 전도성 제1 컷 필드 게이트 전극을 포함하고, 상기 제1 핀 게이트 패턴은 제1 부분에서 절연성 제1 핀 게이트 코어를 포함하고, 및 제2 부분에서 전도성 제1 핀 게이트 전극을 포함하고, 상기 제1 컷 필드 게이트 코어의 상면 및 상기 제1 핀 게이트 코어의 상면은 공면(co-planar)을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 아이솔레이션 영역을 갖는 필드 영역, 및 상기 아이솔레이션 영역에 의해 정의된 핀 액티브 영역을 포함하는 활성 영역, 상기 핀 액티브 영역들은 X 방향으로 연장하고, 상기 필드 영역의 상기 아이솔레이션 영역 상에 Y 방향으로 연장하는 제1 컷 필드 게이트 패턴, 및 상기 X 방향으로 연장하여 상기 제1 컷 필드 게이트 패턴과 교차하도록 중첩하는 필드 게이트 컷 존, 상기 활성 영역 상의 상기 핀 액티브 영역 및 상기 아이솔레이션 영역과 교차 및 중첩하도록 상기 Y 방향으로 연장하는 핀 게이트 패턴, 및 상기 X 방향으로 연장하여 상기 핀 게이트 패턴과 교차하도록 중첩하는 핀 게이트 컷 존, 및 상기 Y 방향으로 연장하여 상기 핀 게이트 패턴의 일부와 평행하도록 중첩하는 핀 액티브 컷 존을 포함할 수 있다. 상기 제1 컷 필드 게이트 패턴은 상기 필드 게이트 컷 존과 중첩하는 영역에서 절연성 제1 컷 필드 게이트 코어를 포함하고, 및 상기 필드 게이트 컷 존과 중첩하지 않는 영역에서 전도성 제1 컷 필드 게이트 전극을 포함할 수 있다. 상기 핀 게이트 패턴은 상기 핀 게이트 컷 존과 중첩하는 영역에서 절연성 핀 게이트 코어를 포함하고, 상기 핀 액티브 컷 존과 중첩하는 영역에서 절연성 핀 액티브 코어를 포함할 수 있다. 상기 반도체 소자는 상기 핀 게이트 컷 존 및 상기 핀 액티브 컷 존과 모두 중첩하지 않는 영역에서 전도성 핀 게이트 전극을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판 상에 핀 액티브 영역을 정의하는 아이솔레이션 영역을 형성하고, 상기 아이솔레이션 영역 상에 희생 필드 게이트 패턴을 형성하고 및 상기 핀 액티브 영역 상에 희생 핀 게이트 패턴을 형성하고, 상기 희생 필드 게이트 패턴 및 상기 희생 핀 게이트 패턴 사이에 제1 층간 절연 층을 형성하고, 상기 희생 필드 게이트 패턴의 제1 부분 및 상기 핀 게이트 패턴의 제1 부분을 제거하여 상기 아이솔레이션 영역의 표면을 노출하는 필드 게이트 컷 공간 및 상기 핀 액티브 영역의 표면을 노출하는 핀 액티브 컷 공간을 형성하고, 상기 핀 게이트 컷 공간 내에 노출된 상기 핀 액티브 영역을 제거하여 핀 액티브 리세스를 형성하고, 상기 필드 게이트 컷 공간 및 상기 핀 액티브 리세스 내에 절연물을 채워 필드 게이트 코어 및 핀 액티브 코어를 형성하고, 상기 희생 필드 게이트 패턴의 제2 부분 및 상기 핀 게이트 패턴의 제2 부분을 제거하여 필드 게이트 전극 공간 및 핀 게이트 전극 공간을 형성하고, 상기 필드 게이트 전극 공간 내에 필드 게이트 패턴을 형성하고 및 상기 핀 게이트 전극 공간 내에 핀 게이트 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 필드 영역 및 활성 영역을 가진 기판을 준비하고, 상기 활성 영역 내에 핀 액티브 영역을 정의하도록 상기 기판 내에 아이솔레이션 영역을 형성하고, 상기 필드 영역의 상기 아이솔레이션 영역 상에 희생 제1 필드 게이트 패턴, 및 상기 활성 영역의 상기 핀 액티브 영역 및 상기 활성 영역의 상기 아이솔레이션 영역 상에 희생 제1 및 제2 핀 게이트 패턴들을 형성하고, 상기 희생 제1 필드 게이트 패턴 및 상기 희생 제2 핀 게이트 패턴을 제거하여 하부의 상기 아이솔레이션 영역을 노출시키는 제1 필드 게이트 컷 공간 및 상기 핀 액티브 영역을 노출시키는 핀 게이트 컷 공간을 형성하고, 상기 핀 게이트 컷 공간 내에 노출된 상기 핀 액티브 영역을 제거하여 핀 액티브 리세스를 형성하고, 상기 제1 필드 게이트 컷 공간, 상기 핀 게이트 컷 공간, 및 상기 핀 액티브 리세스 내에 각각, 제1 필드 게이트 코어, 핀 게이트 코어, 및 핀 액티브 코어를 형성하되, 상기 제1 필드 게이트 코어, 상기 핀 게이트 코어, 및 상기 핀 액티브 코어는 동일한 물질을 포함하고, 상기 희생 제1 핀 게이트 패턴을 제거하여 제1 핀 게이트 전극 공간을 형성하고, 및 상기 제1 핀 게이트 전극 공간 내에 제1 핀 게이트 패턴을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 반도체 소자 및 반도체 소자를 제조하는 방법은 핀 액티브 커팅 방법으로 단일 확산 정지(SDB, single diffusion break) 구조를 구현할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 및 반도체 소자를 제조하는 방법은 핀 액티브 영역 및 게이트 패턴을 동시에 커팅하므로 공정이 단순해진다.
본 발명의 기술적 사상에 의한 반도체 소자 및 반도체 소자를 제조하는 방법은 컨택 패턴과 인접한 핀 액티브 영역이 충분히 리세스되어 절연물을 포함하므로, 자기 정렬(self-aligned) 공정에 의해 컨택 패턴이 형성될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 2a 내지 2c는 도 1의 I-I', II-II', 및 III-III'을 따라 절단한 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다.
도 3a 내지 14c는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 3a 내지 14a는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 3b 내지 14b는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 3c 내지 14c는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 15a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 15b 및 15c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 절연성 필드 영역(FA)(field area) 및 전도성 활성 영역(AA)(active area)을 포함할 수 있다.
상기 필드 영역(FA)은 아이솔레이션 영역(110)(isolation region) 상에 Y 방향으로 연장하는 필드 게이트 라인(10, 20, 30)들(field gate lines)을 포함할 수 있다.
상기 필드 게이트 라인(10, 20, 30)들은 컷 필드 게이트 라인(10, 20)들(cut field gate lines) 및 더미 필드 게이트 라인(30)(dummy field gate line)을 포함할 수 있다. 상기 컷 필드 게이트 라인(10, 20)들은 상대적으로 좁은(narrow) 제1 컷 필드 게이트 라인(10) 및 상대적으로 넓은(wide) 제2 컷 필드 게이트 라인(20)을 포함할 수 있다. 상기 컷 필드 게이트 라인(10, 20)들은 필드 게이트 컷-존(CZ1)(field gate cut-zone)과 중첩하여 분리될 수 있다.
상기 필드 게이트 컷-존(CZ1)은 상기 X 방향으로 길게 늘어지도록(elongated) 연장하여 상기 컷 필드 게이트 라인(10, 20)들을 분리할 수 있다. 상기 더미 필드 게이트 라인(30)은 상기 필드 게이트 컷-존(CZ1)에 의해 분리되지 않고 Y 방향으로 연속적으로 연장할 수 있다.
상기 활성 영역(AA)은 X 방향으로 서로 평행하게 연장하는 핀 액티브 영역(130)(fin active regions)들 및 상기 아이솔레이션 영역(110)들, 및 상기 핀 액티브 영역(130)들 및 상기 아이솔레이션 영역(110)들과 수직으로 교차하도록 상기 Y 방향으로 연장하는 제1 및 제2 핀 게이트 라인(40, 50)들(fin gate lines) 및 버팅 게이트 라인(60)(butting gate line)을 포함할 수 있다.
상기 핀 액티브 영역(130)들 및 상기 아이솔레이션 영역(110)들은 상기 Y 방향으로 교번으로(alternating) 배치될 수 있다.
상기 버팅 게이트 라인(60)은 상기 핀 액티브 영역(130)들의 일 단부들 및 상기 아이솔레이션 영역(110)과 부분적으로 중첩, 교차할 수 있다. 예를 들어, 상기 버팅 게이트 라인(60)은 상기 핀 액티브 영역(130)들과 완전히 교차하지 않을 수 있다.
상기 제1 및 제2 핀 게이트 라인(40, 50)들 및 상기 버팅 게이트 라인(60)은 핀 게이트 컷-존(CZ2)(fin gate cut-zone)과 중첩하여 분리될 수 있다. 상기 핀 게이트 컷-존(CZ2)은 상기 X 방향으로 연장하여 각각, 상기 제1 및 제2 핀 게이트 라인(40, 50)들 및 상기 버팅 게이트 라인(60)과 중첩하여 분리할 수 있다.
상기 핀 액티브 영역(130)들은 핀 액티브 컷-존(CZ3)(fin active cut-zone)과 중첩하여 분리된 모양들을 가질 수 있다. 상기 핀 액티브 컷-존(CZ3)은 상기 제2 핀 게이트 라인(50)과 중첩하고 상기 Y 방향으로 길게 늘어지도록(elongated) 연장하여 상기 핀 액티브 영역(130)들과 중첩하여 분리할 수 있다. 상기 핀 액티브 컷-존(CZ3) 내에는 상기 제2 핀 게이트 라인(50)이 연장 또는 형성되지 않는다. 예를 들어, 상기 핀 액티브 컷-존(CZ3)과 중첩하는 상기 제2 핀 게이트 패턴(50)의 부분들은 제거되어 형성되지 않는다.
상기 핀 게이트 컷-존(CZ2)과 상기 핀 액티브 컷-존(CZ3)은 각각, 부분적으로 중첩할 수 있다. 또는 상기 핀 게이트 컷-존(CZ2)과 상기 핀 액티브 컷-존(CZ3)은 서로 접(abut)하여 하나의 컷-존처럼 병합될 수 있다.
도 2a 내지 2c는 도 1의 I-I', II-II', 및 III-III'을 따라 절단한 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다. 도 1의 게이트 "라인(lines)"(10, 20, 30, 40, 50, 60)들은 게이트 "패턴(patterns)"들로 설명될 것이다.
도 2a 내지 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 필드 영역(FA) 및 활성 영역(AA)을 갖는 기판(100) 내에 형성된 아이솔레이션 영역(110)들, 및 상기 아이솔레이션 영역(110)들에 의해 정의된 핀 액티브 영역(130)들을 포함할 수 있다.
상기 기판(100)은 실리콘 웨이퍼를 포함할 수 있다.
상기 아이솔레이션 영역(110)들은 깊은 트렌치(111), 얕은 트렌치(112), 및 상기 깊은 트렌치(111)를 완전히 채우고 상기 얕은 트렌치(112)를 부분적으로 채우는 트렌치 절연물(113)을 포함할 수 있다. 상기 트렌치 절연물(113)은 실리콘 산화물을 포함할 수 있다. 상기 핀 액티브 영역(130)들은 상기 아이솔레이션 영역(110)들의 상면들보다 돌출할 수 있다. 상기 핀 액티브 영역(130)들은 상기 기판(100)의 일부일 수 있다.
표면 절연 층(132)이 상기 핀 액티브 영역(130)들 상에 형성될 수 있다. 상기 표면 절연 층(132)은 상기 핀 액티브 영역(130)들의 표면들이 산화되어 형성된 산화된 실리콘(oxidized silicon)을 포함할 수 있다.
상기 반도체 소자는 상기 필드 영역(FA)의 상기 아이솔레이션 영역(110)들 상에 형성된 컷 필드 게이트 패턴(10, 20)들 및 더미 필드 게이트 패턴(30)을 포함할 수 있다. 상기 컷 필드 게이트 패턴(10, 20)들은 상대적으로 좁은(narrow) 제1 컷 필드 게이트 패턴(10) 및 상대적으로 넓은(wide) 제2 컷 필드 게이트 패턴(20)을 포함할 수 있다. 도 1을 참조하여, 상기 제1 및 제2 컷 필드 게이트 패턴(10, 20)들은 필드 게이트 컷 존(CZ1)과 중첩하고 분리될 수 있다.
상기 반도체 소자는 상기 활성 영역(AA)의 상기 아이솔레이션 영역(110) 및 상기 핀 액티브 영역(130)들 상에 배치된 제1 및 제2 핀 게이트 패턴(40, 50)들, 및 버팅 게이트 패턴(60)을 포함할 수 있다. 도 1을 참조하여, 상기 제1 및 제2 핀 게이트 패턴(40, 50)들, 및 버팅 게이트 패턴(60)은 상기 핀 게이트 컷 존(CZ2)과 중첩하고 분리될 수 있고, 및 상기 제2 핀 게이트 패턴(20)은 상기 핀 액티브 컷 존(CZ3)과 중첩하여 제거될 수 있다.
도 2a를 참조하면, 도 1의 상기 필드 게이트 컷 존(CZ1)과 중첩하는 영역에서, 상기 제1 컷 필드 게이트 패턴(10)은 제1 컷 필드 게이트 코어(10C)를 포함할 수 있고, 및 상기 제2 컷 필드 게이트 패턴(20)은 제2 컷 필드 게이트 코어(20C)를 포함할 수 있다. 상기 제1 컷 필드 게이트 코어(10C) 및 상기 제2 컷 필드 게이트 코어(20C)의 하부들 상기 아이솔레이션 영역(110) 내부로 돌출할 수 있다. 상기 제1 컷 필드 게이트 코너(10C)는 실리콘 질화물을 포함할 수 있고, 및 상기 제2 컷 필드 게이트 코어(20C)는 실리콘 산화물을 포함할 수 있다.
도 1의 상기 핀 게이트 컷 존(CZ2)과 중첩하지 않고 상기 핀 액티브 컷 존(CA3)과 부분적으로 중첩하는 영역에서, 상기 제1 핀 게이트 패턴(40)은 제1 핀 게이트 절연 층(41), 제1 핀 게이트 배리어 층(42), 및 제1 핀 게이트 전극(43)을 포함할 수 있고, 및 상기 버팅 게이트 패턴(60)은 버팅 게이트 절연 층(61), 버팅 게이트 배리어 층(62), 및 버팅 게이트 전극(63)을 포함할 수 있다. 상기 반도체 소자는 핀 액티브 리세스(130R) 내의 핀 액티브 코어(130C)를 포함할 수 있다. 상기 핀 액티브 코어(130C)는 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자는 상기 핀 액티브 영역(130) 내에 상기 핀 게이트 패턴(40, 50)들과 인접하도록 상기 핀 액티브 영역(130)의 표면으로부터 내부 및 위로 돌출한 소스/드레인 영역(131)들을 더 포함할 수 있다. 상기 소스/드레인 영역(135)들은 에피택셜 성장한 실리콘 게르마늄(SiGe), 실리콘 카본(SiC), 또는 실리콘(Si)을 포함할 수 있다.
상기 반도체 소자는 상기 제1 컷 필드 게이트 패턴(10), 상기 제2 컷 필드 게이트 패턴(20), 상기 더미 필드 게이트 패턴(30), 상기 제1 핀 게이트 패턴(40), 상기 제2 핀 게이트 패턴(50), 및 상기 버팅 게이트 패턴(60)의 사이를 채우는 제1 층간 절연 층(171)을 더 포함할 수 있다. 상기 제1 컷 필드 게이트 패턴(10), 상기 제2 컷 필드 게이트 패턴(20), 상기 더미 필드 게이트 패턴(30), 상기 제1 핀 게이트 패턴(40), 상기 제2 핀 게이트 패턴(50), 상기 버팅 게이트 패턴(60), 및 상기 제1 층간 절연 층(171)의 상면들은 공면일(co-planar)일 수 있다. 상기 제1 층간 절연 층(171)은 실리콘 산화물을 포함할 수 있다.
상기 반도체 소자는 상기 제1 컷 필드 게이트 패턴(10), 상기 제2 컷 필드 게이트 패턴(20), 상기 더미 필드 게이트 패턴(30), 상기 제1 핀 게이트 패턴(40), 상기 제2 핀 게이트 패턴(50), 상기 버팅 게이트 패턴(60), 및 상기 제1 층간 절연 층(171) 상에 형성된 제1 스토퍼 층(181)을 더 포함할 수 있다. 상기 제1 스토퍼 층(181)은 수평으로 평평하게 형성될 수 있다. 상기 제1 스토퍼 층(181)은 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자는 상기 제1 스토퍼 층(181) 및 상기 제1 층간 절연 층(171)을 수직으로 관통하여 상기 소스/드레인 영역(135)과 연결되는 컨택 패턴(141)을 더 포함할 수 있다. 상기 컨택 패턴(141)은 상기 소스/드레인 영역(135) 상에 직접적으로 형성된 실리사이드 층(141), 컨택 배리어 층(142), 및 컨택 플러그(143)를 포함할 수 있다. 상기 실리사이드 층(141)은 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NISi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드를 포함할 수 있다. 상기 컨택 배리어 층(142)은 티타늄 질화물(TiN) 같은 배리어용 금속을 포함할 수 있다. 상기 컨택 플러그(143)는 텅스텐(W) 같은 금속을 포함할 수 있다. 상기 컨택 패턴(140)들 및 상기 제1 스토퍼 층(181)은 공면(co-planar)일 수 있다. 상기 반도체 소자는 상기 컨택 패턴(140)들 및 상기 제1 스토퍼 층(181) 상에 형성된 제2 스토퍼 층(182)을 더 포함할 수 있다. 상기 제2 스토퍼 층(182)은 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자는 상기 제2 스토퍼 층(182) 상에 형성된 제2 층간 절연 층(172)을 더 포함할 수 있다. 상기 제2 층간 절연 층(172)은 실리콘 산화물을 포함할 수 있다.
상기 반도체 소자는 상기 제2 층간 절연 층(172) 및 상기 제2 스토퍼 층(182)을 수직으로 관통하여 상기 컨택 패턴(140)과 접촉하는 비아 패턴(150)을 더 포함할 수 있다. 상기 비아 패턴(150)은 비아 배리어 층(151) 및 비아 플러그(152)를 포함할 수 있다. 상기 비아 배리어 층(151)은 티타늄 질화물(TiN) 같은 배리어용 금속을 포함할 수 있다. 상기 비아 플러그(152)는 텅스텐(W) 같은 금속을 포함할 수 있다.
상기 반도체 소자는 상기 비아 패턴(150) 및 상기 제2 층간 절연 층(172) 상에 형성된 금속 배선(160)을 더 포함할 수 있다. 상기 금속 배선(160)은 수평으로 연장할 수 있다. 상기 금속 배선(160)은 텅스텐(W) 같은 금속을 포함할 수 있다.
상기 반도체 소자는 상기 제2 층간 절연 층(172) 상에 상기 금속 배선(160)을 덮는 제3 층간 절연 층(173)을 더 포함할 수 있다. 상기 제3 층간 절연 층(173)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 2b를 참조하면, 도 1의 상기 필드 게이트 컷 존(CZ1)과 중첩하지 않는 영역에서, 상기 제1 컷 필드 게이트 패턴(10)은 제1 컷 필드 게이트 절연 층(11), 제1 컷 필드 게이트 배리어 층(12), 및 제1 컷 필드 게이트 전극(13)을 포함할 수 있고, 및 상기 제2 컷 필드 게이트 패턴(20)은 제2 컷 필드 게이트 절연 층(21), 제2 컷 필드 게이트 배리어 층(22), 및 제2 컷 필드 게이트 전극(23)을 포함할 수 있다.
도 1의 상기 핀 게이트 컷 존(CZ2)과 중첩하는 영역에서, 상기 제1 핀 게이트 패턴(40)은 제1 핀 게이트 코어(40C)를 가질 수 있고, 상기 제2 핀 게이트 패턴(50)은 제2 핀 게이트 코어(50C)를 가질 수 있고, 및 상기 버팅 게이트 패턴(60)은 버팅 게이트 코어(60C)를 가질 수 있다.
도 2c를 참조하면, 상기 제2 핀 게이트 패턴(50)은 도 1의 상기 핀 액티브 컷 존(CZ3)과 중첩하지 않는 영역에서, 상기 반도체 소자는 상기 돌출한 핀 영역(130)들의 표면들 상의 상기 표면 절연 층(132) 상에 형성된 제2 핀 게이트 절연 층(51), 제2 핀 게이트 배리어 층(52), 및 제2 핀 게이트 전극(53)을 포함할 수 있고, 및 도 1의 상기 핀 액티브 컷 존(CZ3)과 중첩하는 영역에서, 제2 핀 게이트 코어(50C) 및 핀 액티브 코어(130C)를 포함할 수 있다. 상기 제2 핀 게이트 코어(50C)는 실리콘 질화물을 포함할 수 있다.
상기 제1 컷 필드 게이트 절연 층(11), 상기 제2 컷 필드 게이트 절연 층(21), 상기 더미 필드 게이트 절연 층(31), 상기 제1 핀 게이트 절연 층(41), 상기 제2 핀 게이트 절연 층(51), 및 상기 버팅 게이트 절연 층(61)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 또는 티타늄 산화물(TiO) 같은 금속 산화물을 포함할 수 있다.
상기 제1 컷 필드 게이트 배리어 층(12), 상기 제2 컷 필드 게이트 배리어 층(22), 상기 더미 필드 게이트 배리어 층(32), 상기 제1 핀 게이트 배리어 층(42), 상기 제2 핀 게이트 배리어 층(52), 및 상기 버팅 게이트 배리어 층(62)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 배리어용 금속을 포함할 수 있다.
상기 제1 컷 필드 게이트 전극(13), 상기 제2 컷 필드 게이트 전극(22), 상기 더미 필드 게이트 전극(33), 상기 제1 핀 게이트 전극(43), 상기 제2 핀 게이트 전극(53), 및 상기 버팅 게이트 전극(63)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 기타 금속을 포함할 수 있다.
상기 반도체 소자는 상기 제1 컷 필드 게이트 패턴(10)의 측면들 상의 제1 컷 필드 게이트 스페이서(81)들, 상기 제2 컷 필드 게이트 패턴(20)의 측면 상의 제2 컷 필드 게이트 스페이서(82), 상기 더미 필드 게이트 패턴(30)의 측면들 상의 더미 필드 게이트 스페이서(83), 상기 제1 핀 게이트 패턴(40)의 측면들 상의 제1 핀 게이트 스페이서(84), 상기 제2 핀 게이트 패턴(50)의 측면들 상의 제2 핀 스페이서(85), 및 상기 버팅 게이트 패턴(60)의 측면들 상의 버팅 게이트 스페이서(86)들을 포함할 수 있다.
상기 제1 컷 필드 게이트 스페이서(81)들은 상기 제1 컷 필드 게이트 절연 층(11) 및 상기 제1 컷 필드 게이트 코어(10C)의 측면들 상에 형성될 수 있다. 상기 제2 컷 필드 게이트 스페이서(82)는 상기 제2 컷 필드 게이트 절연 층(21) 및 상기 제2 컷 필드 게이트 코어(20C)의 측면들 상에 형성될 수 있다. 상기 더미 필드 게이트 스페이서(83)들은 상기 더미 필드 게이트 절연 층(31) 및 상기 더미 필드 게이트 코어(30C)의 측면들 상에 형성될 수 있다. 상기 제1 핀 게이트 스페이서(84)들은 상기 제1 핀 게이트 절연 층(41) 및 상기 제1 핀 게이트 코어(40C)의 측면들 상에 형성될 수 있다. 상기 제2 핀 게이트 스페이서(85)들은 상기 제2 핀 게이트 절연 층(51), 상기 제2 핀 게이트 코어(50C), 및 상기 핀 액티브 코어(130C)의 측면들 상에 형성될 수 있다. 및 상기 버팅 게이트 스페이서(86)들은 상기 버팅 게이트 절연 층(61) 및 상기 버팅 게이트 코어(60C)의 측면들 상에 형성될 수 있다.
베이스 절연 층(131)이 상기 아이솔레이션 영역(110)과 상기 제1 층간 절연 층(171)의 사이, 및 상기 아이솔레이션 영역(110)과 상기 게이트 스페이서들(81, 82, 83, 84, 85, 86) 사이에 형성될 수 있다. 상기 베이스 절연 층(131)은 실리콘 산화물을 포함할 수 있다.
도 3a 내지 14c는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 3a 내지 14a는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 3b 내지 14b는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 3c 내지 14c는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 3a 내지 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 필드 영역(FA) 및 활성 영역(AA)을 가진 기판(100)을 준비하고, 상기 기판(100) 상에 핀 액티브 영역(130)을 정의하는 아이솔레이션 영역(110)을 형성하고, 상기 핀 액티브 영역(130) 및 상기 아이솔레이션 영역(110)의 표면들 상에 베이스 절연 층(131)을 형성하고, 및 상기 베이스 절연 층(131) 상에 희생 게이트 패턴(71-76)들 및 게이트 스페이서(81-86)들을 형성하는 것을 포함할 수 있다.
상기 기판(100)은 단결정 실리콘 웨이퍼, SiGe 웨이퍼, 또는 SOI(silicon on insulator) 웨이퍼 중 하나를 포함할 수 있다.
상기 아이솔레이션 영역(110)은 깊은 트렌치(111)(deep trench) 및 얕은 트렌치(112)(shallow trench) 내에 채워진 트렌치 절연물(113)을 포함할 수 있다. 상기 트렌치 절연물(113)은 상기 깊은 트렌치(111)를 완전히 채우고, 및 상기 얕은 트렌치(112)를 부분적으로 채울 수 있다. 상기 트렌치 절연물(113)은 TOSZ(tonen silazane) 또는 USG(un-doped silicate glass) 같은 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 베이스 절연 층(131)은 CVD(chemical vapor deposition) 공정 또는 ALD(atomic layered deposition) 공정 같은 증착 공정을 이용하여 상기 핀 액티브 영역(130) 및 상기 아이솔레이션 영역(110)의 표면들 상에 컨포멀하게 형성될 수 있다. 상기 베이스 절연 층(131)은 실리콘 산화물을 포함할 수 있다.
상기 희생 게이트 패턴(71-76)들은 희생 제1 컷 필드 게이트 패턴(71), 희생 제2 컷 필드 게이트 패턴(72), 희생 더미 필드 게이트 패턴(73), 희생 제1 핀 게이트 패턴(74), 희생 제2 핀 게이트 패턴(75), 및 희생 버팅 게이트 패턴(76)을 포함할 수 있다. 상기 희생 게이트 패턴(71-76)들은 다결정 실리콘을 포함할 수 있다. 상기 게이트 스페이서(81-86)들을 형성하는 것은 ALD(atomic layered deposition) 공정을 수행하여 전면적으로 실리콘 질화물 층을 형성한 후, 에치-백 공정을 수행하는 것을 포함할 수 있다.
도 4a 내지 4c를 참조하면, 상기 방법은 소스/드레인 영역(135)을 형성하고, 상기 희생 게이트 패턴(71-76)들 사이에 제1 층간 절연 층(171)을 형성하는 것을 포함할 수 있다.
상기 소스/드레인 영역(135)을 형성하는 것은 상기 희생 핀 게이트 패턴(74, 75)들 사이의 상기 베이스 절연 층(131) 및 상기 핀 액티브 영역(130)을 제거 및 리세스하여 소스/드레인 리세스(135R)을 형성하고, SEG(selectively epitaxial growth) 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역(135)은 실리콘-게르마늄(SiGe) 층, 실리콘-카본(SiC) 층, 또는 실리콘(Si) 층을 포함할 수 있다.
상기 제1 층간 절연 층(171)을 형성하는 것은 상기 희생 게이트 패턴(71-76)들을 덮도록 실리콘 산화물을 형성하고, CMP(chemical mechanical polishing) 또는 에치-백 같은 평탄화 공정을 수행하여 상기 희생 게이트 패턴(71-76)들의 사이를 채우는 것을 포함할 수 있다.
도 5a 내지 5c를 참조하면, 상기 방법은 제1 마스크 패턴(M1)을 형성하고, 상기 제1 마스크 패턴(M1)을 에칭 마스크로 이용하는 실리콘 에칭 공정을 수행하여 상기 희생 게이트 패턴(71-76)들의 일부들을 제거하여 제1 필드 게이트 컷 공간(S1), 제2 필드 게이트 컷 공간(S2), 핀 게이트 컷 공간(S3), 및 핀 액티브 컷 공간(S4)을 형성하는 것을 포함할 수 있다.
상기 제1 마스크 패턴(M1)은 도 1의 상기 필드 게이트 컷-존(CZ1), 상기 핀 게이트 컷-존(CZ2), 및 상기 핀 액티브 컷-존(CZ3)에 각각, 해당하는 필드 게이트 컷 오프닝(O1), 핀 게이트 컷 오프닝(O2), 및 핀 액티브 컷 오프닝(O3)을 포함할 수 있다.
상기 필드 게이트 컷 오프닝(O1), 상기 핀 게이트 컷 오프닝(O2), 및 상기 핀 액티브 컷 오프닝(O3) 내에 노출된 상기 희생 제1 컷 필드 게이트 패턴(71), 상기 희생 제2 컷 필드 게이트 패턴(72), 상기 희생 제1 핀 게이트 패턴(74), 상기 희생 제2 핀 게이트 패턴(75), 및 상기 희생 버팅 게이트 패턴(76)의 일부들이 제거되어 상기 베이스 절연 층(131)이 노출될 수 있다.
상기 제1 마스크 패턴(M1)은 하드 마스크를 포함할 수 있다. 예를 들어, 상기 제1 마스크 패턴(M1)은 실리콘 산화물, 실리콘 질화물, SOH(Spin on hardmask)를 포함할 수 있다.
상기 필드 게이트 컷 오프닝(O1), 상기 핀 게이트 컷 오프닝(O2), 및 상기 핀 액티브 컷 오프닝(O3) 내에 노출된 상기 제1 층간 절연 층(171) 및 상기 게이트 스페이서(81-82, 84-86)들의 상부들이 리세스될 수 있다.
도 6a 내지 6c를 참조하면, 상기 방법은 상기 핀 액티브 컷 공간(S4) 내에 노출된 상기 베이스 절연 층(131)을 제거하고 및 상기 핀 액티브 영역(130)을 리세스하여 핀 액티브 리세스(130R)들을 형성하는 것을 포함할 수 있다.
상기 제1 필드 게이트 컷 공간(S1), 상기 제2 필드 게이트 컷 공간(S2), 및 상기 핀 게이트 컷 공간(S3) 내에 노출된 상기 아이솔레이션 영역(110)이 리세스될 수 있다.
도 7a 내지 7c를 참조하면, 상기 방법은 상기 제1 및 제2 필드 게이트 컷 공간(S1, S2)들, 상기 핀 게이트 컷 공간(S3), 상기 핀 액티브 컷 공간(S4), 및 상기 핀 액티브 리세스(130R)을 완전히 또는 부분적으로 채우는 절연성 코어 층(90)을 준(semi)-컨포멀하게 형성하는 것을 포함할 수 있다.
예를 들어, 상기 제1 필드 게이트 컷 공간(S1), 상기 핀 게이트 컷 공간(S3), 상기 핀 액티브 컷 공간(S4), 및 상기 핀 액티브 리세스(130R)는 상기 코어 층(90)으로 완전히 채워질 수 있고, 및 상기 제2 필드 게이트 컷 공간(S2)은 상기 코어 층(90)으로 부분적으로 채워질 수 있다. 상기 코어 층(90)은 실리콘 질화물을 포함할 수 있다.
도 8a 내지 8c를 참조하면, 상기 방법은 챔퍼링(chamfering) 공정을 수행하여 상기 코어 층(90)을 부분적으로 제거하여 제1 컷 필드 게이트 코어(10C), 제1 및 제2 핀 게이트 코어(40C, 50C)들, 버팅 게이트 코어(60C), 및 핀 액티브 코어(130C)를 형성하는 것을 포함할 수 있다.
상기 제1 필드 게이트 컷 공간(S1)은 완전히 비워질 수 있다. 상기 챔퍼링 공정은 등방성 에치-백 공정을 포함할 수 있다. 예를 들어, 상기 코어 층(90)은 상기 제1 마스크 패턴(M1) 또는 상기 제1 층간 절연 층(171) 상에 형성된 두께만큼 전체적으로 제거되어 상기 제1 필드 게이트 컷 공간(S1)들, 상기 핀 게이트 컷 공간(S3), 상기 핀 액티브 컷 공간(S4), 및 상기 핀 액티브 리세스(130R)들을 채우는 상기 제1 컷 필드 게이트 코어(10C), 상기 제1 및 제2 핀 게이트 컷 코어(40C, 50C)들, 상기 버팅 게이트 코어(60C), 및 상기 핀 액티브 코어(130C)들로 변형 및 형성될 수 있다.
도 9a 내지 9c를 참조하면, 상기 방법은 전면적으로 실리콘 산화물을 형성하고 및 CMP 같은 평탄화 공정을 수행하여, 상기 제1 마스크 패턴(M1)을 제거하고, 및 상기 희생 게이트 패턴(71-76)들을 노출하는 것을 포함할 수 있다.
상기 잔여 희생 게이트 패턴(71-76)들, 상기 제1 층간 절연 층(171), 상기 게이트 스페이서(81-86)들, 상기 제1 컷 필드 게이트 코어(10C), 상기 제2 컷 필드 게이트 코어(20C), 상기 제1 및 제2 핀 게이트 컷 코어(40C, 50C)들, 상기 버팅 게이트 코어(60C), 및 상기 핀 액티브 코어(130C)의 상면들은 공면일(be co-planar)일 수 있다.
도 10a 내지 10C를 참조하면, 상기 방법은 실리콘 에칭 공정을 수행하여 상기 노출된 희생 게이트 패턴(71-76)들을 제거하여 게이트 전극 공간(10S, 20S, 30S, 40S, 50S, 60S)들을 형성하고, 세정 공정 또는 습식 산화 공정을 수행하여 상기 핀 게이트 전극 공간(40S, 50S, 60S) 내에 노출된 상기 핀 액티브 영역(130)의 표면 상에 표면 절연 층(132)을 얇게 형성하는 것을 포함할 수 있다. 따라서, 상기 표면 절연 층(132)은 산화된 실리콘(oxidized silicon)을 포함할 수 있다.
도 11a 내지 11c를 참조하면, 상기 방법은 상기 게이트 전극 공간(10S, 20S, 30S, 40S, 50S, 60S)들 내에 게이트 패턴(10, 20, 30, 40, 50, 60)들을 형성하고, 및 제1 스토퍼 층(181)을 형성하는 것을 포함할 수 있다.
상기 게이트 패턴(10, 20, 30, 40, 50, 60)들은 각각, 게이트 절연 층(11, 21, 31, 41, 51, 61)들, 게이트 배리어 층(12, 22, 32, 42, 52, 62)들, 및 게이트 전극(13, 23, 33, 43, 53, 63)들을 포함할 수 있다. 상기 게이트 절연 층(11, 21, 31, 41, 51, 61)들은 하프늄 산화물(HfO) 또는 알루미늄 산화물(AlO) 같은 금속 산화물을 포함할 수 있다. 상기 게이트 배리어 층(12, 22, 32, 42, 52, 62)들은 티타늄 질화물(TiN) 같은 배리어용 금속 화합물을 포함할 수 있다. 상기 게이트 전극(13, 23, 33, 43, 53, 63)들은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및/또는 질소(N)를 포함하는 금속 화합물 또는 금속 합금을 포함할 수 있다.
상기 게이트 절연 층(11, 21, 31, 41, 51, 61)들은 상기 아이솔레이션 영역(110), 상기 표면 절연 층(132) 및 상기 게이트 스페이서(81-86)들 상에 "U"자 형태로 형성될 수 있다. 상기 게이트 배리어 층(12, 22, 32, 42, 52, 62)들은 상기 게이트 절연 층(11, 21, 31, 41, 51, 61)들 상에 "U"자 형태로 형성될 수 있다. 상기 게이트 전극(13, 23, 33, 43, 53, 63)들은 상기 게이트 배리어 층(12, 22, 32, 42, 52, 62)들로 둘러싸인 솔리드 형태를 가질 수 있다. 상기 제1 스토퍼 층(181)은 평탄한 상면을 가질 수 있다. 상기 제1 스토퍼 층(181)은 실리콘 질화물을 포함할 수 있다.
도 12a 내지 12c를 참조하면, 상기 방법은 상기 제1 스토퍼 층(181) 상에 제2 마스크 패턴(M2)을 형성하고, 및 상기 제2 마스크 패턴(M2)을 에칭 마스크로 에칭 공정을 수행하여 상기 제1 스토퍼 층(181) 및 상기 제1 층간 절연 층(171)을 에칭하여 상기 소스/드레인 영역(135)들을 노출하는 컨택 홀(140H)들을 형성하고, 및 상기 노출된 소스/드레인 영역(135)들 상에 실리사이드 층(141)을 형성하는 것을 포함할 수 있다.
상기 핀 액티브 코어(130C)가 존재하므로, 상기 제2 마스크 패턴(M2)은 상기 컨택 홀(140H)보다 넓게 형성될 수 있으므로 정렬 마진(align margin)이 커질 수 있다.
상기 실리사이드 층(141)을 형성하는 것은 실리시데이션 공정을 수행하여 상기 노출된 소스/드레인 영역(135)들의 표면을 실리사이드화 시키는 것을 포함할 수 있다. 따라서, 상기 실리사이드 층(141)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다. 상기 제2 마스크 패턴(M2)은 포토레지스트 또는 다결정 실리콘을 포함할 수 있다. 이후, 상기 제2 마스크 패턴(M2)은 제거될 수 있다.
도 13a 내지 13c를 참조하면, 상기 방법은 CMP 공정을 이용하여 상기 컨택 홀(140H)들 내에 컨택 패턴(140)을 형성하고, 및 상기 컨택 패턴(140) 상에 제2 스토퍼 층(182)을 형성하는 것을 포함할 수 있다.
상기 컨택 패턴(140)은 컨택 배리어 층(142) 및 컨택 플러그(143)를 포함할 수 있다. 상기 컨택 배리어 층(142)은 티타늄 질화물(TiN) 같은 배리어용 금속 화합물을 포함할 수 있다. 상기 컨택 플러그(143)는 텅스텐(W) 같은 금속을 포함할 수 있다. 상기 제2 스토퍼 층(182)은 실리콘 질화물을 포함할 수 있다.
상기 컨택 패턴(140)은 자기 정렬 방법을 통하여 형성될 수 있다. 예를 들어, 상기 CMP 공정이 수행될 때, 상기 제1 스토퍼 층(181)이 소모되더라도 상기 핀 액티브 코어(130C)가 평탄화 정지층으로 이용될 수 있다. 또한, 상기 제1 스토퍼 층(181)이 제거되어 상기 게이트 패턴들(10, 20, 30, 40, 50, 60)의 상기 게이트 전극들(11, 21, 31, 41, 51, 61)이 노출되더라도 상기 제2 스토퍼 층(182)이 상기 게이트 전극들(11, 21, 31, 41, 51, 61)의 물리적 및 화학적 손상을 막아줄 수 있다.
도 14a 내지 14c를 참조하면, 상기 방법은 상기 제2 스토퍼 층(182) 상에 제2 층간 절연 층(172)을 형성하고, 상기 제2 층간 절연 층(172)을 수직으로 관통하여 상기 컨택 패턴(140)과 연결되는 비아 패턴(150)을 형성하는 것을 포함할 수 있다. 상기 제2 층간 절연 층(172)은 실리콘 산화물을 포함할 수 있다.
상기 비아 패턴(150)은 비아 배리어 층(151) 및 비아 플러그(152)를 포함할 수 있다. 상기 비아 배리어 층(151)은 티타늄 질화물(TiN) 같은 배리어용 금속 화합물을 포함할 수 있다. 상기 비아 플러그(152)는 텅스텐(W) 같은 금속을 포함할 수 있다.
이후, 상기 방법은, 도 2a 내지 2c를 참조하여, 상기 비아 패턴(150)들 상에 금속 배선(55)을 형성하고, 및 상기 금속 배선(55)들을 덮는 제3 층간 절연 층(173)을 형성하는 것을 포함할 수 있다.
상기 금속 배선(55)들은 수평으로 연장할 수 있다. 상기 금속 배선(55)들은 텅스텐(W) 같은 금속을 포함할 수 있다. 상기 제3 층간 절연 층(173)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제2 층간 절연 층(172)과 상기 제3 층간 절연 층(173) 사이에 스토퍼 층이 더 형성될 수도 있다.
도 15a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 15a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 일 실시예에 의한 상기 반도체 소자를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 15b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 15b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함할 수 있다.
도 15c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
FA: 필드 영역 AA: 활성 영역
10: 제1 컷 필드 게이트 라인/패턴
10C: 제1 컷 필드 게이트 코어
10S: 제1 컷 필드 게이트 전극 공간
11: 제1 컷 필드 게이트 절연 층
12: 제1 컷 필드 게이트 배리어 층
13: 제1 컷 필드 게이트 전극
20: 제2 컷 필드 게이트 라인/패턴
20C: 제2 컷 필드 게이트 코어
20S: 제2 컷 필드 게이트 전극 공간
21: 제1 컷 필드 게이트 절연층
22: 제1 컷 필드 게이트 배리어 층
23: 제1 컷 필드 게이트 전극
30: 더미 필드 게이트 라인/패턴
30C: 더미 필드 게이트 코어
30S: 더미 필드 게이트 전극 공간
31: 더미 필드 게이트 절연 층
32: 더미 필드 게이트 배리어 층
33: 더미 필드 게이트 전극
40: 제1 핀 게이트 라인/패턴 40C: 제1 핀 게이트 코어
40S: 제1 핀 게이트 전극 공간 41: 제1 핀 게이트 절연 층
42: 제1 핀 게이트 배리어 층 43: 제1 핀 게이트 전극
50: 제2 핀 게이트 라인/패턴 50C: 제2 핀 게이트 코어
50S: 제2 핀 게이트 전극 공간 51: 제2 핀 게이트 절연 층
52: 제2 핀 게이트 배리어 층 53: 제2 핀 게이트 전극
60: 버팅 게이트 라인/패턴 60C: 버팅 게이트 코어
60S: 버팅 게이트 전극 공간 61: 버팅 게이트 절연 층
62: 버팅 게이트 배리어 층 63: 버팅 게이트 전극
71: 제1 희생 컷 필드 게이트 패턴
72: 제2 희생 컷 필드 게이트 패턴
73: 희생 더미 필드 게이트 패턴
74: 희생 제1 핀 게이트 패턴
75: 희생 제2 핀 게이트 패턴 76: 희생 버팅 게이트 패턴
81: 제1 컷 필드 게이트 스페이서
82: 제2 컷 필드 게이트 스페이서
83: 더미 필드 게이트 스페이서 84: 제1 핀 게이트 스페이서
85: 제2 핀 게이트 스페이서 86: 버팅 핀 게이트 스페이서
90: 코어 층 100: 기판
110: 아이솔레이션 영역 111: 깊은 트렌치
112: 얕은 트렌치 113: 트렌치 절연물
130: 핀 액티브 영역 130R: 핀 액티브 리세스
130C: 핀 액티브 코어 131: 베이스 절연 층
132: 표면 절연 층
135: 소스/드레인 영역 140: 컨택 패턴
140H: 컨택 홀 141: 실리사이드 층
142: 컨택 배리어 층 143: 컨택 플러그
150: 비아 패턴 151: 비아 배리어 층
152: 비아 플러그 160: 금속 배선
171: 제1 층간 절연 층 172: 제2 층간 절연 층
173: 제3 층간 절연 층 181: 제1 스토퍼 층
182: 제2 스토퍼 층 M1: 제1 마스크 패턴
M2: 제2 마스크 패턴 CZ1: 필드 게이트 컷 존
CZ2: 핀 게이트 컷 존 CZ3: 핀 액티브 컷 존
O1: 필드 게이트 컷 오프닝 O2: 핀 게이트 컷 오프닝
O3: 핀 액티브 컷 오프닝 S1: 제1 필드 게이트 컷 공간
S2: 제2 필드 게이트 컷 공간 S3: 핀 게이트 컷 공간
S4: 핀 액티브 컷 공간

Claims (20)

  1. 기판 상에 핀 액티브 영역을 정의하는 아이솔레이션 영역을 형성하고,
    상기 아이솔레이션 영역 상에 희생 필드 게이트 패턴을 형성하고 및 상기 핀 액티브 영역 상에 희생 핀 게이트 패턴을 형성하고,
    상기 희생 필드 게이트 패턴 및 상기 희생 핀 게이트 패턴 사이에 제1 층간 절연 층을 형성하고,
    상기 희생 필드 게이트 패턴의 제1 부분 및 상기 핀 게이트 패턴의 제1 부분을 제거하여 상기 아이솔레이션 영역의 표면을 노출하는 필드 게이트 컷 공간 및 상기 핀 액티브 영역의 표면을 노출하는 핀 액티브 컷 공간을 형성하고,
    상기 핀 게이트 컷 공간 내에 노출된 상기 핀 액티브 영역을 제거하여 핀 액티브 리세스를 형성하고,
    상기 필드 게이트 컷 공간 및 상기 핀 액티브 리세스 내에 절연물을 채워 필드 게이트 코어 및 핀 액티브 코어를 형성하고,
    상기 희생 필드 게이트 패턴의 제2 부분 및 상기 핀 게이트 패턴의 제2 부분을 제거하여 필드 게이트 전극 공간 및 핀 게이트 전극 공간을 형성하고,
    상기 필드 게이트 전극 공간 내에 필드 게이트 패턴을 형성하고 및 상기 핀 게이트 전극 공간 내에 핀 게이트 패턴을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 핀 액티브 영역 상에 증착 공정을 이용하여 베이스 절연 층을 형성하는 것을 더 포함하고, 및
    상기 희생 핀 게이트 패턴은 상기 베이스 절연 층 상에 형성되는 상기 반도체 소자를 제조하는 방법.
  3. 제1항에 있어서,
    상기 아이솔레이션 영역을 형성하는 것은 깊은 트렌치 및 얕은 트렌치를 형성하고, 및 상기 깊은 트렌치를 완전히 채우고 상기 얕은 트렌치를 부분적으로 채우는 트렌치 절연물을 형성하는 것을 포함하는 상기 반도체 소자를 제조하는 방법.
  4. 제1항에 있어서,
    상기 희생 필드 게이트 패턴 및 상기 희생 핀 게이트 패턴들은 폴리 실리콘을 포함하고,
    상기 제1 층간 절연 층은 실리콘 산화물을 포함하고, 및
    상기 필드 게이트 코어 및 상기 핀 액티브 코어는 실리콘 질화물을 포함하는 상기 반도체 소자를 제조하는 방법.
  5. 제1항에 있어서,
    상기 희생 핀 게이트 패턴의 제3 부분을 제거하여 핀 게이트 컷 공간을 형성하고, 및
    상기 핀 게이트 컷 공간 내에 핀 게이트 코어를 형성하는 것을 더 포함하는 상기 반도체 소자를 제조하는 방법.
  6. 제1항에 있어서,
    상기 아이솔레이션 영역 및 상기 핀 액티브 영역과 모두 중첩하는 희생 버팅 게이트 패턴을 형성하고,
    상기 희생 버팅 게이트 패턴을 제거하여 버팅 게이트 전극 공간을 형성하고, 및
    상기 버팅 게이트 전극 공간 내에 버팅 게이트 패턴을 형성하는 것을 더 포함하는 상기 반도체 소자를 제조하는 방법.
  7. 필드 영역 및 활성 영역을 가진 기판을 준비하고,
    상기 활성 영역 내에 핀 액티브 영역을 정의하도록 상기 기판 내에 아이솔레이션 영역을 형성하고,
    상기 필드 영역의 상기 아이솔레이션 영역 상에 희생 제1 필드 게이트 패턴, 및 상기 활성 영역의 상기 핀 액티브 영역 및 상기 활성 영역의 상기 아이솔레이션 영역 상에 희생 제1 및 제2 핀 게이트 패턴들을 형성하고,
    상기 희생 제1 필드 게이트 패턴 및 상기 희생 제2 핀 게이트 패턴을 제거하여 하부의 상기 아이솔레이션 영역을 노출시키는 제1 필드 게이트 컷 공간 및 상기 핀 액티브 영역을 노출시키는 핀 게이트 컷 공간을 형성하고,
    상기 핀 게이트 컷 공간 내에 노출된 상기 핀 액티브 영역을 제거하여 핀 액티브 리세스를 형성하고,
    상기 제1 필드 게이트 컷 공간, 상기 핀 게이트 컷 공간, 및 상기 핀 액티브 리세스 내에 각각, 제1 필드 게이트 코어, 핀 게이트 코어, 및 핀 액티브 코어를 형성하되, 상기 제1 필드 게이트 코어, 상기 핀 게이트 코어, 및 상기 핀 액티브 코어는 동일한 물질을 포함하고,
    상기 희생 제1 핀 게이트 패턴을 제거하여 제1 핀 게이트 전극 공간을 형성하고, 및
    상기 제1 핀 게이트 전극 공간 내에 제1 핀 게이트 패턴을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  8. 제7항에 있어서,
    상기 필드 영역의 상기 아이솔레이션 영역 상에 희생 제2 필드 게이트 패턴을 형성하고,
    상기 희생 제2 필드 게이트 패턴을 제거하여 제2 필드 게이트 컷 공간을 형성하고,
    상기 제2 필드 게이트 컷 공간 내에 제2 필드 게이트 코어를 형성하는 것을 더 포함하는 상기 반도체 소자를 제조하는 방법.
  9. 제7항에 있어서,
    상기 활성 영역의 상기 아이솔레이션 영역 및 상기 핀 액티브 영역 상에 희생 버팅 게이트 패턴을 형성하고,
    상기 희생 버팅 게이트 패턴을 제거하여 버팅 게이트 전극 공간을 형성하고, 및
    상기 버팅 게이트 전극 공간 내에 버팅 게이트 패턴을 형성하는 것을 더 포함하는 상기 반도체 소자를 제조하는 방법.
  10. 제7항에 있어서,
    상기 제1 필드 게이트 코어, 상기 핀 게이트 코어, 상기 핀 액티브 코어, 및 상기 제1 핀 게이트 패턴은 공면을 갖는 상기 반도체 소자를 제조하는 방법.
  11. 핀 액티브 영역을 정의하는 아이솔레이션 영역; 및
    상기 아이솔레이션 영역 상의 제1 컷 필드 게이트 패턴 및 상기 핀 액티브 영역 상의 제1 핀 게이트 패턴을 포함하고,
    상기 제1 컷 필드 게이트 패턴은:
    제1 부분에서 절연성 제1 컷 필드 게이트 코어, 및
    제2 부분에서 전도성 제1 컷 필드 게이트 전극을 포함하고,
    상기 제1 핀 게이트 패턴은:
    제1 부분에서 절연성 제1 핀 게이트 코어를 포함하고, 및
    제2 부분에서 전도성 제1 핀 게이트 전극을 포함하고,
    상기 제1 컷 필드 게이트 코어의 상면 및 상기 제1 핀 게이트 코어의 상면은 공면(co-planar)을 갖는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 컷 필드 게이트 패턴은:
    상기 제1 컷 필드 게이트 전극의 측면들 및 하면을 감싸는 제1 컷 필드 게이트 배리어 층;
    상기 제1 컷 필드 게이트 배리어 층의 측면들 및 하면을 감싸는 제1 컷 필드 게이트 절연 층; 및
    상기 제1 컷 필드 게이트 코어 및 상기 제1 컷 필드 게이트 배리어 층의 측면들 상의 제1 컷 필드 게이트 스페이서들을 더 포함하고,
    상기 제1 컷 필드 게이트 코어, 상기 제1 컷 필드 게이트 절연 층, 상기 제1 컷 필드 게이트 배리어 층, 상기 제1 컷 필드 게이트 전극, 및 상기 제1 컷 필드 게이트 스페이서들의 상면들은 공면을 갖는 반도체 소자.
  13. 제12항에 있어서,
    상기 아이솔레이션 영역 상에 상기 제1 컷 필드 게이트 패턴과 공면의 상면을 갖는 제2 컷 필드 게이트 패턴을 더 포함하고,
    상기 제2 컷 필드 게이트 패턴은:
    제1 부분의 절연성 제2 컷 필드 게이트 코어,
    제2 부분의 전도성 제2 컷 필드 게이트 전극,
    상기 제2 컷 필드 게이트 전극의 측면들 및 하면 상의 제2 컷 필드 게이트 배리어 층,
    상기 제2 컷 필드 게이트 배리어 층의 측면들 및 하면 상의 제2 컷 필드 게이트 절연 층, 및
    상기 제2 컷 필드 게이트 코어 및 상기 제2 컷 필드 게이트 배리어 층의 측면들 상의 제2 컷 필드 게이트 스페이서들을 포함하는 반도체 소자.
  14. 제1항에 있어서,
    상기 제1 핀 게이트 패턴은:
    상기 제1 핀 게이트 전극의 측면들 및 하면을 감싸는 제1 핀 게이트 배리어 층;
    상기 제1 핀 게이트 배리어 층의 측면들 및 하면을 감싸는 제1 핀 게이트 절연 층; 및
    상기 제1 핀 게이트 코어 및 상기 제1 핀 게이트 배리어 층의 측면들 상의 제1 핀 게이트 스페이서들을 더 포함하고,
    상기 제1 핀 게이트 코어, 상기 제1 핀 게이트 절연 층, 상기 제1 핀 게이트 배리어 층, 상기 제1 핀 게이트 전극, 및 상기 제1 핀 게이트 스페이서들의 상면들은 공면을 갖는 반도체 소자.
  15. 제14항에 있어서,
    상기 핀 액티브 영역 상에 상기 제1 핀 게이트 패턴과 공면의 상면을 갖는 제2 핀 게이트 패턴을 더 포함하고,
    상기 제2 핀 게이트 패턴은:
    제1 부분의 절연성 제2 핀 게이트 코어,
    제2 부분의 전도성 제2 핀 게이트 전극,
    상기 제2 핀 게이트 전극의 측면들 및 하면 상의 제2 핀 게이트 배리어 층,
    상기 제2 핀 게이트 배리어 층의 측면들 및 하면 상의 제2 핀 게이트 절연 층, 및
    상기 제2 핀 게이트 코어 및 상기 제2 핀 게이트 배리어 층의 측면들 상의 제2 핀 게이트 스페이서들을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제2 핀 게이트 코어와 중첩하는 상기 핀 액티브 영역은 핀 액티브 리세스 내에 형성된 절연성 핀 액티브 코어를 포함하는 반도체 소자.
  17. 아이솔레이션 영역을 갖는 필드 영역, 및 상기 아이솔레이션 영역에 의해 정의된 핀 액티브 영역을 포함하는 활성 영역, 상기 핀 액티브 영역들은 X 방향으로 연장하고;
    상기 필드 영역의 상기 아이솔레이션 영역 상에 Y 방향으로 연장하는 제1 컷 필드 게이트 패턴, 및 상기 X 방향으로 연장하여 상기 제1 컷 필드 게이트 패턴과 교차하도록 중첩하는 필드 게이트 컷 존;
    상기 활성 영역 상의 상기 핀 액티브 영역 및 상기 아이솔레이션 영역과 교차 및 중첩하도록 상기 Y 방향으로 연장하는 핀 게이트 패턴, 및 상기 X 방향으로 연장하여 상기 핀 게이트 패턴과 교차하도록 중첩하는 핀 게이트 컷 존, 및 상기 Y 방향으로 연장하여 상기 핀 게이트 패턴의 일부와 평행하도록 중첩하는 핀 액티브 컷 존을 포함하고,
    상기 제1 컷 필드 게이트 패턴은:
    상기 필드 게이트 컷 존과 중첩하는 영역에서 절연성 제1 컷 필드 게이트 코어를 포함하고, 및
    상기 필드 게이트 컷 존과 중첩하지 않는 영역에서 전도성 제1 컷 필드 게이트 전극을 포함하고,
    상기 핀 게이트 패턴은:
    상기 핀 게이트 컷 존과 중첩하는 영역에서 절연성 핀 게이트 코어를 포함하고,
    상기 핀 액티브 컷 존과 중첩하는 영역에서 절연성 핀 액티브 코어를 포함하고, 및
    상기 핀 게이트 컷 존 및 상기 핀 액티브 컷 존과 모두 중첩하지 않는 영역에서 전도성 핀 게이트 전극을 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 필드 영역의 상기 아이솔레이션 영역 상에 상기 제1 컷 필드 게이트 패턴과 평행하는 제2 컷 필드 게이트 패턴을 더 포함하고,
    상기 제2 컷 필드 게이트 패턴은:
    상기 필드 게이트 컷 존과 중첩하는 영역에서 절연성 제2 컷 필드 게이트 코어를 포함하고, 및
    상기 필드 게이트 컷 존과 중첩하지 않는 영역에서 전도성 제2 컷 필드 게이트 전극을 포함하고,
    상기 제1 컷 필드 게이트 코어는 상기 핀 액티브 코어와 동일한 물질을 포함하고,
    상기 제2 컷 필드 게이트 코어는 상기 핀 액티브 코어와 서로 다른 물질을 포함하는 반도체 소자.
  19. 제17항에 있어서,
    상기 활성 영역의 상기 핀 액티브 영역의 일 단부와 중첩, 교차하고 상기 핀 액티브 컷 존과 중첩하지 않는 버팅 게이트 패턴을 더 포함하고,
    상기 버팅 게이트 패턴은:
    상기 핀 게이트 컷 존과 중첩하는 영역에서 절연성 버팅 게이트 코어를 포함하고,
    상기 핀 게이트 컷 존과 중첩하지 않는 영역에서 전도성 버팅 게이트 전극을 포함하는 반도체 소자.
  20. 제17항에 있어서,
    상기 제1 컷 필드 게이트 코어, 상기 핀 게이트 코어, 및 상기 핀 액티브 코어는 공면을 갖는 반도체 소자.
KR1020140140977A 2014-10-17 2014-10-17 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법 KR102264656B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140140977A KR102264656B1 (ko) 2014-10-17 2014-10-17 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
US14/820,860 US9673300B2 (en) 2014-10-17 2015-08-07 Semiconductor devices including a gate core and a fin active core and methods of fabricating the same
TW104128028A TWI671823B (zh) 2014-10-17 2015-08-27 製造半導體裝置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140140977A KR102264656B1 (ko) 2014-10-17 2014-10-17 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160045440A true KR20160045440A (ko) 2016-04-27
KR102264656B1 KR102264656B1 (ko) 2021-06-14

Family

ID=55749706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140140977A KR102264656B1 (ko) 2014-10-17 2014-10-17 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9673300B2 (ko)
KR (1) KR102264656B1 (ko)
TW (1) TWI671823B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636886B2 (en) 2018-03-27 2020-04-28 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102233073B1 (ko) * 2014-12-03 2021-03-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
KR102317646B1 (ko) 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102402482B1 (ko) * 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US9634138B1 (en) 2016-08-24 2017-04-25 Qualcomm Incorporated Field-effect transistor (FET) devices employing adjacent asymmetric active gate / dummy gate width layout
KR102549340B1 (ko) 2016-09-27 2023-06-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102314134B1 (ko) 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9853028B1 (en) * 2017-04-17 2017-12-26 International Business Machines Corporation Vertical FET with reduced parasitic capacitance
US10417369B2 (en) * 2017-05-26 2019-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, corresponding mask and method for generating layout of same
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US10283621B2 (en) * 2017-09-20 2019-05-07 Globalfoundries Inc. Method of forming vertical field effect transistors with self-aligned gates and gate extensions and the resulting structure
US10388652B2 (en) 2017-11-14 2019-08-20 Globalfoundries Inc. Intergrated circuit structure including single diffusion break abutting end isolation region, and methods of forming same
US10157796B1 (en) 2017-11-14 2018-12-18 Globalfoundries Inc. Forming of marking trenches in structure for multiple patterning lithography
US10403548B2 (en) 2017-11-14 2019-09-03 Globalfoundries Inc. Forming single diffusion break and end isolation region after metal gate replacement, and related structure
US10090382B1 (en) 2017-11-14 2018-10-02 Globalfoundries Inc. Integrated circuit structure including single diffusion break and end isolation region, and methods of forming same
US11062954B2 (en) 2018-01-17 2021-07-13 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10916478B2 (en) 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
KR102563923B1 (ko) * 2018-04-10 2023-08-04 삼성전자 주식회사 집적회로 소자
KR102546305B1 (ko) 2018-04-20 2023-06-21 삼성전자주식회사 집적회로 소자
KR102593758B1 (ko) * 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US10950506B2 (en) 2019-05-28 2021-03-16 International Business Machines Corporation Forming single and double diffusion breaks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130084203A (ko) * 2012-01-16 2013-07-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20140053753A (ko) * 2012-10-26 2014-05-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비-리세싱된 쉘로우 트렌치 아이솔레이션(ＳＴＩ) 상의 더미 게이트를 갖는 ＦｉｎＦＥＴ
US20140227857A1 (en) * 2013-02-08 2014-08-14 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices Including Fin-Shaped Active Regions

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735991B2 (en) 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8679911B2 (en) 2012-05-07 2014-03-25 Globalfoundries Inc. Cross-coupling-based design using diffusion contact structures
US8609510B1 (en) 2012-09-21 2013-12-17 Globalfoundries Inc. Replacement metal gate diffusion break formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130084203A (ko) * 2012-01-16 2013-07-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎｆｅｔ 구조물들에서의 ｆｉｎ 높이 제어
KR20130088704A (ko) * 2012-01-31 2013-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 바디 컨택 및 이의 제조 방법
KR20140053753A (ko) * 2012-10-26 2014-05-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비-리세싱된 쉘로우 트렌치 아이솔레이션(ＳＴＩ) 상의 더미 게이트를 갖는 ＦｉｎＦＥＴ
US20140227857A1 (en) * 2013-02-08 2014-08-14 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices Including Fin-Shaped Active Regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636886B2 (en) 2018-03-27 2020-04-28 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
TW201616582A (zh) 2016-05-01
US20160111524A1 (en) 2016-04-21
KR102264656B1 (ko) 2021-06-14
TWI671823B (zh) 2019-09-11
US9673300B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
KR102264656B1 (ko) 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
US10199279B2 (en) Method of fabricating FinFET structure
TWI772378B (zh) 積體電路元件及其製造方法
US9991257B2 (en) Semiconductor device having fin active regions and method of fabricating the same
KR102432268B1 (ko) 반도체 소자 및 그 제조 방법.
CN106920838B (zh) 半导体器件及其制造方法
KR101843442B1 (ko) 반도체 소자 제조 방법
US9536968B2 (en) Semiconductor devices including contact patterns having a rising portion and a recessed portion
KR102389813B1 (ko) 반도체 소자
KR102059527B1 (ko) 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자
KR102204387B1 (ko) 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR101929478B1 (ko) 매립 채널 어레이를 갖는 반도체 소자
US8878293B2 (en) Semiconductor device having DC structure
KR20160025391A (ko) 나노와이어를 이용한 반도체 소자 형성 방법
KR20160009754A (ko) 반도체 장치의 제조 방법
KR102070094B1 (ko) 저항 전극을 갖는 반도체 소자
KR20150065483A (ko) 스페이서를 갖는 반도체 소자
TWI677954B (zh) 互連結構及其製造方法、包括互連結構的電子設備
CN112992857A (zh) 侧壁互连结构中带散热管道的半导体装置及其制造方法及电子设备
KR20160142803A (ko) 수직 채널 트랜지스터 및 그의 제조방법
KR20170077764A (ko) 반도체 장치 및 그 제조 방법
KR102037063B1 (ko) 반도체 장치 및 그 제조 방법
US9837500B2 (en) Semiconductor devices including source/drain regions having silicon carbon
US9818825B2 (en) Semiconductor device and method of fabricating the same
KR20150123030A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant