TWI722732B - 鰭部高度的監控結構與鰭部高度的監控方法 - Google Patents

鰭部高度的監控結構與鰭部高度的監控方法 Download PDF

Info

Publication number
TWI722732B
TWI722732B TW108147340A TW108147340A TWI722732B TW I722732 B TWI722732 B TW I722732B TW 108147340 A TW108147340 A TW 108147340A TW 108147340 A TW108147340 A TW 108147340A TW I722732 B TWI722732 B TW I722732B
Authority
TW
Taiwan
Prior art keywords
fin
height
substrate
region
value
Prior art date
Application number
TW108147340A
Other languages
English (en)
Other versions
TW202125660A (zh
Inventor
紀婉韻
靳怡君
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW108147340A priority Critical patent/TWI722732B/zh
Priority to CN202011390869.3A priority patent/CN113035843B/zh
Application granted granted Critical
Publication of TWI722732B publication Critical patent/TWI722732B/zh
Publication of TW202125660A publication Critical patent/TW202125660A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

鰭部高度的監控結構，包括基底、多個隔離結構、第一字元線與第二字元線。基底包括第一區與第二區。隔離結構位在第一區的基底中，而定義出至少一個主動區。主動區中的基底具有高於隔離結構的鰭部。第一字元線位在第一區的隔離結構與鰭部上。第二字元線位在第二區的基底上。

Description

鰭部高度的監控結構與鰭部高度的監控方法
本發明是有關於一種半導體元件的監控結構及半導體元件的監控方法，且特別是有關於一種鰭部高度的監控結構與鰭部高度的監控方法。
半導體的鰭部高度對於起始電壓(threshold voltage)的影響甚鉅，因此須在製程中監控鰭部高度的變化。然而，現行鰭部高度的監控方式並無法有效地且即時地監控鰭部高度，經常需要透過物性故障分析(physical failure analysis，PFA)等相關工具進行驗證以及量化，導致製程改善的進程無法縮短。
本發明提供一種鰭部高度的監控結構與鰭部高度的監控方法，其可有效地且即時地監控鰭部高度。
本發明提出一種鰭部高度的監控結構，包括基底、多個隔離結構、第一字元線與第二字元線。基底包括第一區與第二區。 隔離結構位在第一區的基底中，而定義出至少一個主動區。主動區中的基底具有高於隔離結構的鰭部。第一字元線位在第一區的隔離結構與鰭部上。第二字元線位在第二區的基底上。
本發明提出一種鰭部高度的監控方法，包括以下步驟。提供上述鰭部高度的監控結構。量測第一字元線的第一電阻值。量測第二字元線的第二電阻值。藉由第一電阻值與第二電阻值來監控鰭部的高度。
基於上述，在本發明所提出的鰭部高度的監控結構與鰭部高度的監控方法中，第一字元線位在第一區的隔離結構與基底的鰭部上，因此第一字元線的第一電阻值會同時受到第一字元線的頂部至隔離結構的頂部的距離與第一字元線的頂部至基底的頂部的距離的影響。此外，第二字元線位在第二區的基底上，因此第二字元線的第二電阻值只會受到第二字元線的頂部至基底的頂部的距離的影響。如此一來，可藉由第一電阻值與第二電阻值的相對性對鰭部高度進行監控，藉此可有效地且即時地監控鰭部高度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:鰭部高度的監控結構
100:基底
100a:鰭部
102:隔離結構
AA1、AA2:主動區
D1、D2、D3:延伸方向
d1、d2:距離
H:高度
L:長度
R1:第一區
R2:第二區
S100、S102、S104、S106、 S108:步驟
SL:切割道
T:溝渠
W:寬度
WL1、WL2:字元線
圖1為本發明一實施例的鰭部高度的監控結構的上視圖。
圖2為沿著圖1中的I-I’剖面線與II-II’剖面線的剖面圖。
圖3為本發明一實施例的鰭部高度的監控方法的流程圖。
請參照圖1與圖2，鰭部高度的監控結構10包括基底100、多個隔離結構102、字元線WL1與字元線WL2。基底100包括第一區R1與第二區R2。多個溝渠T可位在第一區R1的基底100中。基底100例如是半導體基底100，如矽基底。第一區R1與第二區R2可位在晶圓的切割道SL上。第一區R1可具有與元件區(如，記憶胞區)相同的結構。
隔離結構102位在第一區R1的基底100中，而定義出至少一個主動區AA1。在本實施例中，隔離結構102例如是只位在第一區R1中。亦即，隔離結構102不位在第二區R2中。隔離結構102可位在溝渠T中。此外，隔離結構102與主動區AA1可交替排列。隔離結構102的材料例如是氧化矽。
主動區AA1中的基底100具有高於隔離結構102的鰭部100a。鰭部100a具有高度H。高度H可設為鰭部100a的頂部與隔離結構102的頂部之間的距離。
字元線WL1位在第一區R1的隔離結構102與鰭部100a上。亦即，字元線WL1可延伸通過第一區R1的隔離結構102與鰭部100a的上方。部分字元線WL1可位在溝渠T中。在本實施例中，字元線WL1可為埋入式字元線。字元線WL1的延伸方向 D1可相交於鰭部100a的延伸方向D2。在圖1中，延伸方向D1與延伸方向D2的夾角僅為示例，本發明並不以此為限。所屬技術領域中具有通常知識者可依據產品設計來調整延伸方向D1與延伸方向D2的夾角。此外，字元線WL1的頂部至隔離結構102的頂部的距離d1可大於字元線WL1的頂部至基底100的頂部(即，鰭部100a的頂部)的距離d2。字元線WL1的材料可為導體材料，例如是金屬(如，鎢或鋁)。
字元線WL2位在第二區R2的基底100上。在本實施例中，可將第二區R2的基底100視為主動區AA2。由於隔離結構102只位在第一區R1中，因此字元線WL2不位在隔離結構102上。字元線WL1與字元線WL2可具有相同長度L與相同寬度W。此外，字元線WL2的頂部至基底100的頂部的距離可實質上等於字元線WL1的頂部至基底100的頂部的距離，即距離d2。字元線WL2的延伸方向D3可平行於字元線WL1的延伸方向D1。字元線WL1與字元線WL2可為相同材料。字元線WL2的材料可為導體材料，例如是金屬(如，鎢或鋁)。
此外，鰭部高度的監控結構10更可包括設置在字元線WL1與基底100之間以及設置在字元線WL2與基底100之間的介電層(未示出)，藉此可將字元線WL1與基底100進行隔離，且可將字元線WL2與基底100進行隔離。由於上述介電層對於鰭部高度的監控方法的影響甚小，故於此省略其說明。
基於上述，在上述實施例的鰭部高度的監控結構10中， 字元線WL1位在第一區R1的隔離結構102與基底100的鰭部100a上，因此字元線WL1的電阻值會同時受到字元線WL1的頂部至隔離結構102的頂部的距離d1與字元線WL1的頂部至基底100的頂部的距離d2的影響。此外，字元線WL2位在第二區R2的基底100上，因此字元線WL2的電阻值只會受到字元線WL2的頂部至基底100的頂部的距離d2的影響。如此一來，可藉由字元線WL1的電阻值與字元線WL2的電阻值的相對性對鰭部100a的高度進行監控，藉此可有效地且即時地監控鰭部100a的高度。
請同時參照圖1至圖3，進行步驟S100，提供鰭部高度的監控結構10。鰭部高度的監控結構10中的各構件的材料、設置方式與功效等內容已於上述實施例進行詳盡地說明，於此不再說明。
接著，進行步驟S102，量測字元線WL1的電阻值Rs1。舉例來說，可在字元線WL1的在延伸方向D1上的兩末端量測電阻值。
然後，進行步驟S104，量測字元線WL2的電阻值Rs2。舉例來說，可在字元線WL2的在延伸方向D3上的兩末端量測電阻值。在本實施例中，電阻值Rs2例如是大於電阻值Rs1。
接下來，進行步驟S106，藉由電阻值Rs1與電阻值Rs2來監控鰭部100a的高度。字元線WL1的電阻值Rs1會同時受到距離d1與距離d2的影響，且字元線WL2的電阻值只會受到距離d2的影響。如此一來，可藉由電阻值Rs1與電阻值Rs2的相對性 對鰭部100a的高度H進行監控，藉此可有效地且即時地監控鰭部100a的高度H。
舉例來說，可藉由電阻值Rs1與電阻值Rs2的比值來監控鰭部100a的高度。電阻值Rs1與電阻值Rs2的比值與鰭部100a的高度可為負相關。亦即，若電阻值Rs1與電阻值Rs2的比值越低，則鰭部100a的高度越高。此外，若電阻值Rs1與電阻值Rs2的比值越高，則鰭部100a的高度越低。
再者，可進行步驟S108，計算出鰭部100a的高度H。鰭部100a的高度的計算方法可包括以下步驟。
如上所述，將字元線WL1的電阻值設為Rs1，將字元線WL2的電阻值設為Rs2，將字元線WL1的頂部至隔離結構102的頂部的距離設為d1，將字元線WL1的頂部至基底100的頂部的距離與字元線WL2的頂部至基底100的頂部的距離設為d2，且將鰭部100a的高度設為H。
在本實施例中，第一區R1是以具有與記憶胞區相同的結構為例，且字元線WL1與字元線WL2是以具有相同長度L、相同寬度W與相同材料為例。由於字元線WL1與字元線WL2為相同材料，因此字元線WL1與字元線WL2可具有相同的電阻率ρ。
電阻定律的公式如式I所示。在式I中，R表示電阻，ρ表示電阻率，L表示長度，A表示截面積。
Figure 108147340-A0305-02-0008-2
利用電阻定律的公式，可獲得以下聯立方程式I-I。在式I-I中，n表示字元線所經過的記憶胞數量，Raa1表示字元線WL1在主動區AA1處的電阻值，Rsti表示字元線WL1在隔離結構102處的電阻值，且Raa2表示字元線WL2在主動區AA2處的電阻值。
Figure 108147340-A0305-02-0009-3
利用上述式I-I，可獲得d1與H的方程式。d1可由式1表示，且H可由下式2表示。
Figure 108147340-A0305-02-0009-4
Figure 108147340-A0305-02-0009-5
接著，可量測字元線WL2的頂部至基底100的頂部的距離，而獲得d2的數值。由於在第二區R2中不具有隔離結構102，因此在進行字元線WL2的頂部至基底100的頂部的距離量測時，可正確量測到d2的數值。
在一些實施例中，可將Rs1的數值、Rs2的數值與d2的數值帶入式2中，而獲得H的數值。
此外，在一些實施例中，可將Rs1的數值、Rs2的數值與d2的數值帶入式1中，而獲得d1的數值。接著，再將d1的數值與d2的數值帶入式2中，而獲得H的數值。
綜上所述，在上述實施例的鰭部高度的監控結構與鰭部高度的監控方法中，可藉由位在不同環境中的字元線的電阻值的相對性進行鰭部高度的監控，藉此可有效地且即時地監控鰭部高度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:鰭部高度的監控結構
100:基底
100a:鰭部
102:隔離結構
AA1、AA2:主動區
d1、d2:距離
H:高度
R1:第一區
R2:第二區
T:溝渠
WL1、WL2:字元線

Claims (18)

  1. 一種鰭部高度的監控結構，包括：基底，包括第一區與第二區，其中所述第一區與所述第二區位在晶圓的切割道上；多個隔離結構，位在所述第一區的所述基底中，而定義出至少一個主動區，其中所述至少一個主動區中的所述基底具有高於所述多個隔離結構的至少一個鰭部；第一字元線，位在所述第一區的所述多個隔離結構與所述至少一個鰭部上；以及第二字元線，位在所述第二區的所述基底上。
  2. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述多個隔離結構只位在所述第一區中。
  3. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述第二字元線不位在所述多個隔離結構上。
  4. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述第一字元線與所述第二字元線具有相同長度與相同寬度。
  5. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述第一字元線的延伸方向相交於所述至少一個鰭部的延伸方向。
  6. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述第一字元線與所述第二字元線為相同材料。
  7. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中多個溝渠位在所述第一區的所述基底中，且所述多個隔離結構與部分所述第一字元線位在所述多個溝渠中。
  8. 如申請專利範圍第1項所述的鰭部高度的監控結構，其中所述第一字元線包括埋入式字元線。
  9. 一種鰭部高度的監控結構，包括：基底，包括第一區與第二區；多個隔離結構，位在所述第一區的所述基底中，而定義出至少一個主動區，其中所述至少一個主動區中的所述基底具有高於所述多個隔離結構的至少一個鰭部，且所述多個隔離結構只位在所述第一區中；第一字元線，位在所述第一區的所述多個隔離結構與所述至少一個鰭部上；以及第二字元線，位在所述第二區的所述基底上。
  10. 一種鰭部高度的監控結構，包括：基底，包括第一區與第二區；多個隔離結構，位在所述第一區的所述基底中，而定義出至少一個主動區，其中所述至少一個主動區中的所述基底具有高於所述多個隔離結構的至少一個鰭部；第一字元線，位在所述第一區的所述多個隔離結構與所述至少一個鰭部上；以及第二字元線，位在所述第二區的所述基底上，其中所述第一 字元線與所述第二字元線為相同材料。
  11. 一種鰭部高度的監控方法，包括：提供鰭部高度的監控結構，其中所述鰭部高度的監控結構包括：基底，包括第一區與第二區；多個隔離結構，位在所述第一區的所述基底中，而定義出至少一個主動區，其中所述至少一個主動區中的所述基底具有高於所述多個隔離結構的至少一個鰭部；第一字元線，位在所述第一區的所述多個隔離結構與所述至少一個鰭部上；以及第二字元線，位在所述第二區的所述基底上；量測所述第一字元線的第一電阻值；量測所述第二字元線的第二電阻值；以及藉由所述第一電阻值與所述第二電阻值來監控所述至少一個鰭部的高度。
  12. 如申請專利範圍第11項所述的鰭部高度的監控方法，其中藉由所述第一電阻值與所述第二電阻值的比值來監控所述至少一個鰭部的高度。
  13. 如申請專利範圍第12項所述的鰭部高度的監控方法，其中所述第一電阻值與所述第二電阻值的比值與所述至少一個鰭部的高度為負相關。
  14. 如申請專利範圍第11項所述的鰭部高度的監控方法，其中所述第二電阻值大於所述第一電阻值。
  15. 如申請專利範圍第11項所述的鰭部高度的監控方法，更包括計算出所述至少一個鰭部的高度，其中所述至少一個鰭部的高度的計算方法包括：將所述第一電阻值設為Rs1，將所述第二電阻值設為Rs2，將所述第一字元線的頂部至所述多個隔離結構的頂部的距離設為d1，將所述第一字元線的頂部至所述基底的頂部的距離與所述第二字元線的頂部至所述基底的頂部的距離設為d2，且所述d1由式1表示：
    Figure 108147340-A0305-02-0015-6
  16. 如申請專利範圍第15項所述的鰭部高度的監控方法，其中所述至少一個鰭部的高度的計算方法更包括將所述至少一個鰭部的高度設為H，且所述H由式2表示：
    Figure 108147340-A0305-02-0015-7
  17. 如申請專利範圍第16項所述的鰭部高度的監控方法，其中所述至少一個鰭部的高度的計算方法更包括：量測所述第二字元線的頂部至所述基底的頂部的距離，而獲得所述d2的數值：以及 將所述Rs1的數值、所述Rs2的數值與所述d2的數值帶入所述式2中，而獲得所述H的數值。
  18. 如申請專利範圍第16項所述的鰭部高度的監控方法，其中所述至少一個鰭部的高度的計算方法更包括：量測所述第二字元線的頂部至所述基底的頂部的距離，而獲得所述d2的數值；將所述Rs1的數值、所述Rs2的數值與所述d2的數值帶入所述式1中，而獲得所述d1的數值；以及將所述d1的數值與所述d2的數值帶入所述式2中，而獲得所述H的數值。
TW108147340A 2019-12-24 2019-12-24 鰭部高度的監控結構與鰭部高度的監控方法 TWI722732B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108147340A TWI722732B (zh) 2019-12-24 2019-12-24 鰭部高度的監控結構與鰭部高度的監控方法
CN202011390869.3A CN113035843B (zh) 2019-12-24 2020-12-02 鳍部高度的监控结构与鳍部高度的监控方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108147340A TWI722732B (zh) 2019-12-24 2019-12-24 鰭部高度的監控結構與鰭部高度的監控方法

Publications (2)

Publication Number Publication Date
TWI722732B true TWI722732B (zh) 2021-03-21
TW202125660A TW202125660A (zh) 2021-07-01

Family

ID=76036165

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108147340A TWI722732B (zh) 2019-12-24 2019-12-24 鰭部高度的監控結構與鰭部高度的監控方法

Country Status (2)

Country Link
CN (1) CN113035843B (zh)
TW (1) TWI722732B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070290253A1 (en) * 2006-06-20 2007-12-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
US20190131445A1 (en) * 2017-10-30 2019-05-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin profile for bulk based silicon-on-insulation finfet device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659097B2 (en) * 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
US8629435B2 (en) * 2012-03-02 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of extracting fin heights and overlap capacitance and structures for performing the same
KR102184994B1 (ko) * 2014-07-18 2020-12-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180071768A (ko) * 2016-12-20 2018-06-28 삼성전자주식회사 반도체 소자
CN108807534A (zh) * 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107680969B (zh) * 2017-11-13 2018-12-11 长鑫存储技术有限公司 非对称鳍内存晶体管及其形成方法、半导体器件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070290253A1 (en) * 2006-06-20 2007-12-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
US20190131445A1 (en) * 2017-10-30 2019-05-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin profile for bulk based silicon-on-insulation finfet device

Also Published As

Publication number Publication date
CN113035843B (zh) 2023-08-29
TW202125660A (zh) 2021-07-01
CN113035843A (zh) 2021-06-25

Similar Documents

Publication Publication Date Title
US20110074459A1 (en) Structure and method for semiconductor testing
US8550707B2 (en) Device for detecting temperature variations in a chip
US9627280B2 (en) Methods for probing semiconductor fins through four-point probe and determining carrier concentrations
US4024561A (en) Field effect transistor monitors
US9564382B2 (en) Test structure for determining overlay accuracy in semiconductor devices using resistance measurement
US20120181615A1 (en) Method of manufacturing semiconductor device and semiconductor device
US6559475B1 (en) Test pattern for evaluating a process of silicide film formation
TWI722732B (zh) 鰭部高度的監控結構與鰭部高度的監控方法
CN204155929U (zh) 等离子体引入损伤的测试结构
US6790685B2 (en) Method of forming a test pattern, method of measuring an etching characteristic using the same and a circuit for measuring the etching characteristic
CN104051427A (zh) 一种接触孔电阻测试结构及方法
US7626402B2 (en) Semiconductor device and method of measuring sheet resistance of lower layer conductive pattern thereof
CN104332460B (zh) 沟槽形貌监控方法以及沟槽形貌监控结构制作方法
US11362007B2 (en) Fin height monitoring structure and fin height monitoring method
US9583406B2 (en) System and method for dual-region singulation
JP4510034B2 (ja) 半導体装置の特性評価方法
US9157980B2 (en) Measuring metal line spacing in semiconductor devices
US20080242104A1 (en) Semiconductor device, method of manufacturing thereof and mask for dividing exposure
JP3779307B2 (ja) 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法
US8679864B2 (en) Method and system for determining semiconductor characteristics
US7376920B2 (en) Method to monitor critical dimension of IC interconnect
TWI662678B (zh) 測試鍵結構
CN113745125B (zh) 测量结构及其形成方法
US20160351456A1 (en) Test pattern structure for monitoring semiconductor fabrication process
JP5997792B2 (ja) 半導体装置の製造方法および半導体装置製造用ｓｏｑ基板