JP5997792B2 - 半導体装置の製造方法および半導体装置製造用soq基板 - Google Patents
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Description
12:半導体装置形成領域
110、210:検査用パターン
112a,112b,212a,212b:大面積ゲート
114,214:コンタクト
Claims (10)
- 石英基板の上に半導体層を形成してなるSOQ基板を準備する工程と、
前記SOQ基板上に、半導体装置形成領域と、前記半導体装置形成領域に形成される回路素子よりも小さい間隔で直線上に配置された複数のコンタクトホールを並列的に形成する工程と、
前記複数のコンタクトホールの各々に導電膜を埋設して形成した複数のコンタクトを含むクラック検査用パターンを形成する工程と、
前記クラック検査用パターンを観察し、当該クラック検査用パターンにクラックが発生しているか否かを検査する第1の検査工程と、
前記第1の検査工程の結果、前記クラック検査用パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第2の検査工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記複数のコンタクトの間隔が0.5μm以上0.7μm以下であることを特徴とする請求項1に記載の製造方法。
- 前記クラック検査用パターンは、前記複数のコンタクトの延長線上にクラックの広がりを阻止するガード領域を有することを特徴とする請求項1または2に記載の製造方法。
- 前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートを、前記クラック検査用パターンの前記複数のコンタクトの近傍に形成する工程をさらに備えることを特徴とする請求項1から請求項3のいずれか1項に記載の製造方法。
- 石英基板と、
半導体装置形成領域と、導電膜が埋設されると共に前記半導体装置形成領域に形成される回路素子よりも小さい間隔で直線上に配置された複数のコンタクトが並列的に配置されたクラック検査用パターンと、を備えた前記石英基板上に形成された半導体層と、
を備えることを特徴とする半導体装置製造用SOQ基板。 - 前記複数のコンタクトの間隔が0.5μm以上0.7μm以下であることを特徴とする請求項5に記載の半導体装置製造用SOQ基板。
- 前記複数のコンタクトの延長線上に、クラックの広がりを阻止するガード領域を備えることを特徴とする請求項5または請求項6に記載の半導体装置製造用SOQ基板。
- 前記クラック検査用パターンは、前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートを前記複数のコンタクトの近傍に備えることを特徴とする請求項5から請求項7のいずれか1項に記載の半導体装置製造用SOQ基板。
- 前記クラック検査用パターンは、前記半導体装置形成領域とは異なる領域に形成されることを特徴とする請求項5から請求項8のいずれか1項に記載の半導体装置製造用SOQ基板。
- 前記クラック検査用パターンは、前記半導体装置形成領域内に形成されることを特徴とする請求項5から請求項8のいずれか1項に記載の半導体装置製造用SOQ基板。
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