JP2015097296A - 半導体装置の製造方法および半導体装置製造用ｓｏｑ基板 - Google Patents

Abstract

【課題】ＳＯＱ基板上のクラックを容易に検出可能な半導体装置の製造方法を提供することを課題とする。【解決手段】本発明に係る半導体装置の製造方法は、石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と；前記ＳＯＱ基板上に、複数の半導体装置形成領域とクラック検査用のパターンを形成する工程と；前記パターンを観察し、当該パターンにクラックが発生しているか否かを検査する第１の検査工程と；前記第１の検査工程の結果、前記パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程とを含むことを特徴とする。【選択図】図２

Description

本発明は、石英（クオーツ）基板上に半導体層を形成してなるＳＯＱ基板を用いた半導体装置の製造方法及び、これに用いるＳＯＱ基板に関する。特に、透過型プロジェクターに適応可能な半導体装置の製造方法及び、これに用いるＳＯＱ基板に関する。

石英（絶縁基板）上にシリコンを形成したＳＯＱ（Silicon On Quartz）基板を用いて完全空乏型トランジスタを作ることにより、低Ｓ値、低基板浮遊効果が得られる。このように製造されたデバイスは、接合容量が小さく、高速・低消費電力化が可能となる。その他、耐放射線性においても極めて高い事が知られている。

特開２００８−１４７２２７号公報には、石英基板に単結晶シリコン基板を形成してなるＳＯＱ基板にＴＦＴを形成する構造が開示されている。

特開２００８−１４７２２７号公報

ところで、石英はシリコンに比べて軟らかく、熱膨張率が小さいため、熱膨張率の差により、石英が伸び縮みし易くなる。特に、引張りストレスの強い膜を石英上に形成した場合、石英がその引張りストレスに耐えられなくなり、最終的に石英基板上のコンタクト領域にクラックが発生するという問題が発生する。

この様なクラックは、細く・浅い領域で発生するため、肉眼で検出するのが困難である。一方で、デバイスの品質管理・保障を行うためには、クラックを精度良く検出しなければならず、これらは重要な技術課題であり、早期に検討・確立しなければならない。

従来は、デバイス上のクラックの有無についてウエハ全体を観察して確認していた。しかし、上述したように、どこにクラックが発生しているか検出するのは困難であり、全てのウエハについて検査を行うと膨大な時間とコストが掛かってしまう。

本発明は上記のような状況に鑑みてなされたものであり、ＳＯＱ基板上のクラックを容易に検出可能な半導体装置の製造方法を提供することを目的とする。

本発明の他の目的は、クラックの発生を容易に検出可能なＳＯＱ基板を提供することにある。

上記目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と；前記ＳＯＱ基板上に、複数の半導体装置形成領域とクラック検査用のパターンを形成する工程と；前記パターンを観察し、当該パターンにクラックが発生しているか否かを検査する第１の検査工程と；前記第１の検査工程の結果、前記パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程とを含むことを特徴とする。

本発明の第１の態様に係るＳＯＱ基板は、複数の半導体装置形成領域と伴にクラック検査用のパターンを有することを特徴とする。

上記のような構成の本発明においては、ＳＯＱ基板上に形成された検査用のパターンを観察し、その結果当該パターン内にクラックが発生している場合には、半導体装置形成領域内にクラックが発生している可能性があると判断する。そして、半導体形成領域内のクラックを詳細に検査する。一方、検査パターン内にクラックが発生していない場合には、半導体形成領域内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

図１は、本発明の実施例に係るＳＯＱ基板１０の概略構造を示す平面図である。 図２は、本発明の第１実施例に係る検査用パターンの構成を示す平面図である。 図３（Ａ）〜（Ｅ）は、図２に示す検査用パターンの製造工程の一部を示す断面図であり、図２のＡ−Ａ’方向の断面に相当する。 図４は、本発明の第２実施例に係る検査用パターンの構成を示す平面図である。 図５（Ａ）〜（Ｅ）は、図４に示す検査用パターンの製造工程の一部を示す断面図であり、図５のＢ−Ｂ’方向の断面に相当する。 図６は、本発明の効果を示すグラフである。

図１は、本発明の実施例に係るＳＯＱ基板１０の概略構造を示す平面図である。ＳＯＱ基板１０は、複数の半導体装置を形成するための半導体装置形成領域１２と、クラック検査用のパターン１１０を有する。本実施例においては、検査用パターン１１０を半導体装置形成領域１２の外側のウエハの４隅に配置している。検査用パターン１１０を半導体装置形成領域１２の外側に配置することにより、検査用パターン１１０内で発生したクラックが半導体装置形成領域１２に達してしまうことを回避できる。また、検査用パターン１１０をウエハの４隅に配置することにより、ウエハ全面に渡って、より正確にクラックの発生を検出することが可能となる。例えば、４カ所の検査用パターン１１０の１つにクラックが発生している場合には、そのパターン１１０に近い半導体装置から順にクラックの発生を検査することにより、クラック検出の作業効率が向上する。なお、検査用パターン１１０の数及び位置は適宜変更することが出来る。

図２は、本発明の第１実施例に係る検査用パターンの構成を示す平面図である。本実施例においては、検査用パターン１１０は、半導体装置形成領域１２内よりもクラックが発生しやすい構造としている。具体的には、検査用パターン１１０は、半導体装置形成領域内に形成されるゲート（図示せず）よりも面積の大きな大面積ゲート１１２ａ，１１２ｂ及び当該大面積ゲート１１２ａ，１１２ｂの近傍に並列的に複数形成されたコンタクト１１４を有する構成となっている。

本実施例においては、２つの大面積ゲート１１２ａ，１１２ｂによって一列のコンタクト１１４を挟む格好となっている。また、大面積ゲート１１２ａ，１１２ｂの周囲をコンタクト１１４によって囲むような格好となっている。ここで、大面積ゲート１１２ａ，１１２ｂの面積を各々、例えば、０．５ｍｍ^２とし、コンタクト１１４の直径Ｄを約０．７ｕｍとし、隣接するコンタクト１１４同士の間隔ｄ０を０．５〜０．７ｕｍとし、大面積ゲート１１２ａ，１１２ｂとコンタクト１１４との間隔ｄ１を１．０ｕｍ以下とする。ここで、大面積ゲート１１２ａ，１１２ｂとコンタクト１１４との間隔ｄ１、隣接するコンタクト１１４同士の間隔ｄ０は、半導体装置形成領域１２に形成される回路素子よりも小さくする。

石英基板上に発生するクラックは、パターンに依存し、特に複数のコンタクト１１４が並列している部分において発生しやすくなる。また、これらの複数コンタクト１１４は、大面積ゲート１１２ａ，１１２ｂに挟まれる事によって、更にマージンが低下し、クラックが発生しやすくなる。

図３（Ａ）〜（Ｅ）は、図２に示す検査用パターンの製造工程の一部を示す断面図であり、図２のＡ−Ａ’方向の断面に相当する。まず、図３（Ａ）に示すように、石英基板１２０上にポリシリコン層１２２を形成する。次に、ポリシリコン層１２２に対するフォトリソグラフィ及びエッチングにより、図３（Ｂ）に示すように、を大面積ゲート１１２ａ，１１２ｂを成形する。

次に、図３（Ｃ）に示すように、基板全体に中間絶縁膜１２４を形成する。その後、フォトリソグラフィ技術及びエッチングにより、図３（Ｄ）に示すように、中間絶縁膜１２４にコンタクトホール１２５を形成する。続いて、コンタクトホール１２５の内部にバリアメタル１２６及び埋込タングステン１２８を積層し、図３（Ｅ）に示すようなコンタクト１１４を形成する。

上記のような構成の本実施例においては、ＳＯＱ基板１０上に形成された検査用のパターン１１０を観察し、その結果、当該パターン１１０内にクラックが発生している場合には、半導体装置形成領域１２内にクラックが発生している可能性があると判断する。そして、半導体形成領域１２内のクラックを詳細に検査する。一方、検査パターン１１０内にクラックが発生していない場合には、半導体形成領域１２内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

図４は、本発明の第２実施例に係る検査用パターン２１０の構成を示す平面図である。本実施例においては、検査用パターン２１０は、半導体装置形成領域１２内よりもクラックが発生しやすい構造としている。具体的には、検査用パターン２１０は、半導体装置形成領域１２内に形成されるゲート（図示せず）よりも面積の大きな大面積ゲート２１２ａ，２１２ｂ及び当該大面積ゲート２１２ａ，２１２ｂの近傍に並列的に複数形成されたコンタクト２１４を有する構成となっている。

本実施例においては、２つの大面積ゲート２１２ａ，２１２ｂによって一列のコンタクト２１４を挟む格好となっている。また、大面積ゲート２１２ａ，２１２ｂの周囲をコンタクト２１４によって囲むような格好となっている。ここで、大面積ゲート２１２ａ，２１２ｂの面積を各々、例えば、０．５ｍｍ^２とし、コンタクト２１４の直径Ｄを約０．７ｕｍとし、隣接するコンタクト２１４同士の間隔ｄ０を０．５〜０．７ｕｍとし、大面積ゲート２１２ａ，２１２ｂとコンタクト２１４との間隔ｄ１を１．０ｕｍ以下とする。

石英基板上に発生するクラックは、パターンに依存し、特に複数のコンタクト２１４が並列している部分において発生しやすくなる。また、これらの複数コンタクト２１４は、大面積ゲート２１２ａ，２１２ｂに挟まれる事によって、更にマージンが低下し、クラックが発生しやすくなる。本実施例においては、コンタクト２１４の延長線上に、クラックの広がりを阻止する４本のガード領域２１５を形成している。

図５（Ａ）〜（Ｅ）は、図４に示す検査用パターンの製造工程の一部を示す断面図であり、図４のＢ−Ｂ’方向の断面に相当する。まず、図５（Ａ）に示すように、石英基板２２０上にポリシリコン層２２２を形成する。次に、ポリシリコン層２２２に対するフォトリソグラフィ及びエッチングにより、図５（Ｂ）に示すように、を大面積ゲート１１２ａ及びガード領域２１５を成形する。

次に、図５（Ｃ）に示すように、基板全体に中間絶縁膜２２４を形成する。その後、フォトリソグラフィ技術及びエッチングにより、図５（Ｄ）に示すように、中間絶縁膜２２４にコンタクトホール２２５を形成する。続いて、コンタクトホール２２５の内部にバリアメタル２２６及び埋込タングステン２２８を積層し、図５（Ｅ）に示すようなコンタクト２１４を形成する。

上記のような構成の本実施例においては、ＳＯＱ基板１０上に形成された検査用のパターン２１０を観察し、その結果、当該パターン２１０内にクラックが発生している場合には、半導体装置形成領域１２内にクラックが発生している可能性があると判断する。そして、半導体形成領域１２内のクラックを詳細に検査する。一方、検査パターン２１０内にクラックが発生していない場合には、半導体形成領域１２内にクラックが発生している可能性が極めて低く、詳細な検査を省略することができる。このような２段階の検査工程を採用することにより、検査の作業効率が大幅に向上することになる。

石英基板２２０上に発生するクラックは、一度発生すると、横方向（ウェハのＸＹ方向）に長く成長するが、ガード領域２１５によってその成長を抑制（阻止）することができる。これによって、実製品（半導体装置形成領域１２）へ、クラックが進入するのを防ぐことができる。また、ガード領域２１４によってクラックの横方向への広がりを抑制できるため、本実施例に係る検査用パターン２１０を製品有効チップ（半導体装置形成領域１２）内に配置する事が可能になる。

本発明においては、図６に示すように、大面積ゲートとコンタクトとの間隔を１ｕｍ以下にすることにより、ＳＯＱ基板に発生する応力が大きくなり、クラックが発生し易くなる。このような現象は、コンタクト内のバリアメタルとしてＴｉ，ＴｉＮ何れの場合でも同様の傾向がある。

以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

１０：ＳＯＱ基板
１２：半導体装置形成領域
１１０、２１０：検査用パターン
１１２ａ，１１２ｂ，２１２ａ，２１２ｂ：大面積ゲート
１１４，２１４：コンタクト

Claims (8)

1. 石英基板の上に半導体層を形成してなるＳＯＱ基板を準備する工程と、
   前記ＳＯＱ基板上に、半導体装置形成領域と、複数の直線上に配置されたコンタクトホールを並列的に形成する工程と、
   前記コンタクトホールに導電膜を埋設して形成したコンタクトを含むクラック検査用パターンを形成する工程と、
   前記クラック検査用パターンを観察し、当該クラック検査用パターンにクラックが発生しているか否かを検査する第１の検査工程と、
   前記第１の検査工程の結果、前記クラック検査用パターンにクラックが発生している場合には、前記半導体装置形成領域内のクラックを検査する第２の検査工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記クラック検査用パターンは、前記コンタクトの延長線上にクラックの広がりを阻止するガード領域を有することを特徴とする請求項１に記載の製造方法。
3. 前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートを、前記クラック検査用パターンの前記コンタクトの近傍に形成する工程をさらに備えることを特徴とする請求項１または２に記載の製造方法。
4. 石英基板と、
   半導体装置形成領域と、導電膜が埋設されると共に直線上に配置されたコンタクトが並列的に複数配置されたクラック検査用パターンと、を備えた前記石英基板上に形成された半導体層と、
   を備えることを特徴とする半導体装置製造用ＳＯＱ基板。
5. 前記コンタクトの延長線上に、クラックの広がりを阻止するガード領域を備えることを特徴とする請求項４に記載の半導体装置製造用ＳＯＱ基板。
6. 前記クラック検査用パターンは、前記半導体装置形成領域内に形成されるゲートよりも面積の大きな大面積ゲートを前記コンタクトの近傍に備えることを特徴とする請求項４または５に記載の半導体装置製造用ＳＯＱ基板。
7. 前記クラック検査用パターンは、前記半導体装置形成領域とは異なる領域に形成されることを特徴とする請求項４から６のいずれか１項に記載の半導体装置製造用ＳＯＱ基板。
8. 前記クラック検査用パターンは、前記半導体装置形成領域内に形成されることを特徴とする請求項５又は６に記載の半導体装置製造用ＳＯＱ基板。