KR102184994B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 셀 영역과 스크라이브 레인 영역을 포함하는 기판; 상기 셀 영역에서 상기 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀; 상기 셀 영역에서 상기 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장되어 형성된 제1 게이트 구조물; 및 상기 스크라이브 레인 영역에서 상기 기판 상에 직접 형성된 제2 게이트 구조물을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치를 제조함에 있어서 상부 및 하부 층들 간의 정확한 정렬이 필요할 수 있다. 이를 위해 모니터링 패턴(또는 키(key))을 형성하여 오버레이(overlay) 정확도를 확보할 수 있다. 모니터링 패턴은 셀 영역에 형성되는 반도체 장치의 동작에 직접적인 영향을 미치지 않도록, 예컨대, 스크라이브 레인(scribe lane) 영역에 형성될 수 있다.
그런데 이들 모니터링 패턴은 반도체 장치의 제조 공정 중, 예컨대, CMP(Chemical Mechanical Polishing) 공정에 의해 손상될 수 있다. 상부 및 하부 층들 사이의 정확한 정렬을 하기 위해서는 이와 같이 특정 공정에서 손상을 받는 경우에도 모니터링 패턴의 상당한 부분이 잔존할 것이 요구된다.
한국특허 제0887064호는 오버레이 버니어 및 그 형성 방법을 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 모니터링 패턴의 완전 손상을 방지하여 신뢰성을 향상시키기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 모니터링 패턴의 완전 손상을 방지하여 신뢰성을 향상시키기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역과 스크라이브 레인 영역을 포함하는 기판; 셀 영역에서 기판으로부터 제1 방향으로 돌출되어 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀; 셀 영역에서 액티브 핀 상에 제2 방향과 교차하는 제3 방향으로 연장되어 형성된 제1 게이트 구조물; 및 스크라이브 레인 영역에서 기판 상에 직접 형성된 제2 게이트 구조물을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물의 하면의 높이는 상기 셀 영역의 상기 제1 게이트 구조물의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역에서 상기 기판의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치는, 상기 기판 상에 형성되되, 상기 셀 영역에서는 상기 액티브 핀의 측면의 일부를 덮도록 형성되는 절연막을 더 포함하고, 상기 스크라이브 레인 영역에서 상기 제2 게이트 구조물은 상기 절연막 상에 직접 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역에서 상기 절연막의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 절연막의 상면의 높이는 상기 셀 영역의 상기 액티브 핀의 상면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 상기 제3 방향으로 연장되어 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 상기 제2 방향으로 연장되어 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 셀 영역 및 스크라이브 레인 영역을 포함하는 기판; 셀 영역에 형성된 제1 반도체 패턴; 및 스크라이브 레인 영역에 형성된 제2 반도체 패턴을 포함하되, 제1 반도체 패턴의 하부에는 액티브 영역이 형성되고, 제2 반도체 패턴의 하부에는 액티브 영역이 미형성된다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면으로부터 상기 제2 반도체 패턴의 상면까지의 길이는, 상기 제1 반도체 패턴의 하면으로부터 상기 제1 반도체 패턴의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하부에 형성된 상기 액티브 영역의 상면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴은 상기 제1 반도체 패턴과 동일한 타입일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 액티브 영역은 상기 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀이고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 상기 제2 방향과 교차하는 제3 방향으로 연장되어 형성된 게이트 구조물일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 스크라이브 레인 영역 및 제2 스크라이브 레인 영역을 포함하는 기판; 제1 스크라이브 레인 영역에 형성된 제1 반도체 패턴; 제2 스크라이브 레인 영역에 형성된 제2 반도체 패턴을 포함하되, 제1 반도체 패턴의 하부에는 액티브 영역이 형성되고, 제2 반도체 패턴의 하부에는 액티브 영역이 미형성된다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면으로부터 상기 제2 반도체 패턴의 상면까지의 길이는, 상기 제1 반도체 패턴의 하면으로부터 상기 제1 반도체 패턴의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하부에 형성된 상기 액티브 영역의 상면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판은 제3 반도체 패턴이 형성된 셀 영역을 더 포함하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 상기 제3 반도체 패턴과 동일한 타입일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 액티브 영역은 상기 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀이고, 상기 제1 반도체 패턴, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴은 상기 제2 방향과 교차하는 제3 방향으로 연장되어 형성된 게이트 구조물일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판은 제4 반도체 패턴이 형성된 제3 스크라이브 레인 영역을 더 포함하고, 상기 제2 반도체 패턴의 하부에는 절연층이 형성되고, 상기 제3 반도체 패턴의 하부에는 상기 절연층 및 상기 액티브 영역이 미형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하면의 높이보다 낮고, 상기 제4 반도체 패턴의 하면의 높이는 상기 제2 반도체 패턴의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하부에 형성된 상기 액티브 영역의 상면의 높이보다 낮고, 상기 제4 반도체 패턴의 하면의 높이는 상기 제2 반도체 패턴의 하부에 형성된 상기 절연층의 상면의 높이보다 낮을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판으로부터 제1 방향으로 돌출되어 형성된 액티브 영역; 기판 상에 형성되되, 액티브 핀의 측면의 일부를 덮도록 형성된 절연막; 일부는 액티브 영역 상에 제2 방향으로 형성되고, 다른 일부는 절연막 상에 직접 형성된 반도체 패턴을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 절연막 상에 직접 형성된 반도체 패턴의 하면의 높이는 상기 액티브 영역 상에 형성된 반도체 패턴의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연막 상에 직접 형성된 반도체 패턴의 하면으로부터 상면까지의 길이는 상기 액티브 영역 상에 형성된 반도체 패턴의 하면으로부터 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연막의 상면의 높이는 상기 액티브 영역의 상면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연막 상에 직접 형성된 반도체 패턴은 상기 제2 방향과 다른 제3 방향으로 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역과 스크라이브 레인 영역이 정의된 기판을 제공하고, 셀 영역에서 기판으로부터 제1 방향으로 돌출되어 제1 방향과 교차하는 제2 방향으로 연장되도록 액티브 핀을 형성하고, 셀 영역에서 액티브 핀 상에 제2 방향과 교차하는 제3 방향으로 연장되도록 제1 게이트 구조물을 형성하고, 스크라이브 레인 영역에서 기판 상에 제2 게이트 구조물을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 셀 영역의 상기 제1 게이트 구조물과 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 동시에 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 셀 영역의 상기 제1 게이트 구조물과 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 서로 동일한 공정에 의해 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물의 하면의 높이는 상기 셀 영역의 상기 제1 게이트 구조물의 하면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역에서 상기 기판의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 기판 상에 절연막을 형성하는 것을 더 포함하되, 상기 셀 영역에서는 상기 절연막이 상기 액티브 핀의 측면의 일부를 덮도록 형성하고, 상기 제2 게이트 구조물을 형성하는 것은 상기 제2 게이트 구조물을 상기 절연막 상에 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역에서 상기 절연막의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 스크라이브 레인 영역의 상기 절연막의 상면의 높이는 상기 셀 영역의 상기 액티브 핀의 상면의 높이보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 게이트 구조물을 형성하는 것은, 상기 제2 게이트 구조물을 상기 제3 방향으로 연장되도록 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 게이트 구조물을 형성하는 것은, 상기 제2 게이트 구조물을 상기 제2 방향으로 연장되도록 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 반도체 장치의 A-A를 따라서 절단한 단면도이다.
도 3은 도 1의 반도체 장치의 B-B를 따라서 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 스크라이브 레인 영역을 설명하기 위한 상면도이다.
도 6는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로 제조된 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 반도체 장치의 A-A를 따라서 절단한 단면도이고, 도 3은 도 1의 반도체 장치의 B-B를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(100), 액티브 핀(F11, F12) 및 게이트 구조물(149a, 149b)을 포함한다.
기판(100)은 셀 영역(I)과 스크라이브 레인(scribe lane) 영역(II)을 포함할 수 있다. 셀 영역(I)은 실제 셀, 다이 또는 패턴이 형성되는 영역을 포함하고, 스크라이브 레인 영역(II)은 반도체 장치를 제조하기 위한 상부 및 하부 층들 간의 정렬을 위해 사용되는 모니터링 패턴이 형성되는 영역을 포함한다.
스크라이브 레인 영역(II)은 셀 영역(I)을 분할하도록 형성될 수 있다. 예를 들어, 스크라이브 레인 영역(II)은 반도체 웨이퍼를 다수의 칩으로 분리하기 위해 다이아몬트 커터 등으로 웨이퍼 표면에 가로 또는 세로 방향으로 흠을 낸 영역일 수 있다. 스크라이브된 웨이퍼는 롤러에 의해 롤링함으로써 다수의 칩으로 분리될 수 있다. 본 발명의 몇명의 실시예에서, 스크라이브 레인 영역(II)에 형성되는 모니터링 패턴은 셀 영역(I)에 형성되는 실제 셀, 다이 또는 패턴과 동일하거나 유사한 공정으로 형성되어, 셀 영역(I)에 형성되는 실제 셀, 다이 또는 패턴의 특성을 그대로 반영할 수 있다. 본 발명의 몇몇의 실시 예에서, 모니터링 패턴은 오버레이 버니어(overlay vernier) 또는 정렬 키(align key)일 수 있다. 그러나, 모니터링 패턴은 이에 한정되는 것은 아니며, 상부 및 하부 층들의 정렬을 위한 임의의 반도체 패턴을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
액티브 핀(F11, F12)은 셀 영역(I)에만 형성되고, 스크라이브 영역(II)에는 형성되지 않을 수 있다. 구체적으로, 액티브 핀(F11, F12)은 셀 영역(I)에서 기판(100)으로부터 제1 방향(Z1)으로 돌출되어 제1 방향(Z1)과 교차하는 제2 방향(X1)으로 연장되어 형성될 수 있다. 한편, 액티브 핀(F11, F12)은 장변과 단변을 가질 수 있으며, 액티브 핀(F11)과 액티브 핀(F12)은 장변 방향으로 연장되며 서로 인접하여 형성될 수 있다. 도 1에서는 장변 방향이 제2 방향(X1)으로, 단변 방향이 제1 방향(Y1)으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 액티브 핀(F11)과 액티브 핀(F12)은 장변 방향이 제1 방향(Y1), 단변 방향이 제2 방향(X1)이고, 액티브 핀(F11)과 액티브 핀(F12)은 제2 방향(X1)으로 인접하여 형성될 수도 있다. 본 발명의 몇몇의 실시예에서, 액티브 핀(F11)과 액티브 핀(F12)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(I) 및 스크라이브 레인 영역(II) 중 적어도 한 영역에서 절연막(또는 소자 분리막)(110)을 더 포함할 수 있다. 이 경우, 절연막(110)은 기판(100) 상에 형성되되, 셀 영역(I)에서는 액티브 핀(F11, F12)의 측면의 일부를 덮도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 게이트 구조물(149a, 149b)은 셀 영역(I)과 스크라이브 레인 영역(II)에 모두 형성될 수 있다. 구체적으로, 게이트 구조물(149a)은 셀 영역(I)에서 액티브 핀(F11, F12) 상에 형성되고, 게이트 구조물(149b)은 스크라이브 레인 영역(II)에서 기판(100) 상에 직접 형성될 수 있다. 또한, 본 발명의 몇몇의 실시예에서, 게이트 구조물(149a)은 셀 영역(I)에서 액티브 핀(F11, F12) 상에 형성되고, 게이트 구조물(149b)은 스크라이브 레인 영역(II)에서 절연막(110) 상에 직접 형성될 수 있다. 설명의 편의를 위해 이하에서는 게이트 구조물(149b)이 스크라이브 레인 영역(II)에서 절연막(110) 상에 직접 형성되는 것을 주로 설명할 것이지만, 게이트 구조물(149b)은 여전히 스크라이브 레인 영역(II)에서 기판(100) 상에 직접 형성될 수도 있음을 유의하여야 한다.
한편, 셀 영역(I)의 게이트 구조물(149a)은 제2 방향(X1)과 교차하는 제3 방향(Y1)으로 연장되어 형성될 수 있고, 스크라이브 레인 영역(II)의 게이트 구조물(149b) 역시 제3 방향(Y1)으로 연장되어 형성될 수 있다. 그러나, 본 발명의 몇몇의 실시예에서, 스크라이브 레인 영역(II)의 게이트 구조물(149b)은 셀 영역(I)의 게이트 구조물(149a)이 연장되는 방향과 다른 방향으로 연장될 수 있다. 예를 들어, 셀 영역(I)의 게이트 구조물(149a)이 제3 방향(Y1)으로 연장되어 형성될 때, 스크라이브 레인 영역(II)의 게이트 구조물(149b)은 제2 방향(X1)으로 연장되어 형성될 수도 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 스크라이브 레인 영역(II)의 게이트 구조물(149b)의 하면의 높이는 셀 영역(I)의 게이트 구조물(149a)의 하면의 높이보다 낮을 수 있다. 즉, 기판(100)을 기준으로 했을 때, 스크라이브 레인 영역(II)의 게이트 구조물(149b)의 하면의 높이는 셀 영역(I)의 게이트 구조물(149a)의 하면의 높이보다 d1만큼 낮을 수 있다. 또한, 스크라이브 레인 영역(II)의 절연막(110)의 상면의 높이는 셀 영역(I)의 액티브 핀(F12)의 상면의 높이보다 낮을 수 있다. 즉, 스크라이브 레인 영역(II)의 절연막(110)의 상면의 높이는 셀 영역(I)의 액티브 핀(F12)의 상면의 높이보다 d1만큼 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 셀 영역(I)과 스크라이브 레인 영역(II)에 각각 형성되는 게이트 구조물(149a, 149b)은 서로 동일하거나 유사한 공정에 의해 동시에 형성될 수 있다. 이 경우 상기 높이 차이 d1으로 인해, 스크라이브 레인 영역(II)에서 절연막(110)의 상면으로부터 게이트 구조물(149b)의 상면까지의 길이는, 셀 영역(I)에서 액티브 핀(F12)의 상면으로부터 게이트 구조물(149a)의 상면까지의 길이보다 길 수 있다. 도 2에서는 이와 같이 높이 차이를 갖는 게이트 구조물(149a, 149b)에 대해, 예컨대, CMP(Chemical Mechanical Polishing) 공정이 수행되어 게이트 구조물(149a, 149b)의 상면의 높이가 서로 동일해진 결과를 도시하고 있다.
도 1 내지 도 3을 참조하여 알 수 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 모니터링 패턴을 포함하는 스크라이브 레인 영역(II)이 식각되어 모니터링 패턴이 손상을 받는 경우라도 모니터링 패턴의 상당한 부분이 잔존하게 된다. 이에 따라, 스크라이브 레인 영역(II)에 잔존하는 모니터링 패턴을 이용하여 상부 및 하부 층들 간에 정렬을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역(I)에 형성된 실제 패턴이 거의 모두 식각될 정도로, 스크라이브 레인 영역(I)에 형성된 모니터링 패턴이 손상을 받더라도 여전히 상당한 잔존 부분을 가지므로, 신뢰성이 보장되는 모니터링 패턴을 제공한다.
본 발명의 몇몇의 실시예에서, 게이트 구조물(149a, 149b)은 게이트 절연막(145a, 145b)과 게이트 전극(147a, 147b)을 포함할 수 있다. 이하에서는, 주로 게이트 구조물(149a), 게이트 절연막(145a) 및 게이트 전극(147a)에 대해 설명하지만, 이하 내용은 게이트 구조물(149b), 게이트 절연막(145b) 및 게이트 전극(147b)에도 동일하게 적용될 수 있다.
게이트 절연막(145a, 145b)은 게이트 전극(147a)과 기판(100) 또는 절연막(110) 사이에 배치될 수 있다. 특히, 게이트 절연막(145a)은 액티브 핀(F11, F12)과 게이트 전극(147a) 사이에 형성될 수 있다. 도 3에 도시된 것과 같이, 게이트 절연막(145a)은 액티브 핀(F11)의 상면과 측면의 상부, 그리고 액티브 핀(F12)의 상면과 측면의 상부에 형성될 수 있다. 반면, 게이트 절연막(145b)은 절연막(110) 상에 직접 형성될 수 있다. 본 발명의 몇몇의 실시예에 따르면, 도 1 및 도 2에 도시된 바와 같이, 게이트 절연막(145a, 145b)은 후술할 스페이서(151)의 측벽을 따라 상부로 연장될 수 있다.
게이트 전극(147a)은 2 층 이상의 금속층이 적층되어 형성될 수 있다. 예를 들어, 게이트 전극(147a)은 금속층(MG1a, MG2a)을 포함할 수 있다. 여기서, 금속층(MG1b)은 일함수 조절을 하고, 금속층(MG2a)은 금속층(MG1a)에 의해 형성된 공간을 채우는 역할을 한다.
본 발명의 몇몇의 실시예에서, 스페이서(151)는 게이트 구조체(149a, 149b)의 측면 중 적어도 일 측에 형성될 수 있다. 스페이서(151)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 또한, 스페이서(151)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 스페이서(151)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(151)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 또한, 도면에서는 게이트 스페이서(151)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따라 게이트 구조물(149a)은 셀 영역(I)에서 액티브 핀(F11, F12) 상에 형성되고, 게이트 구조물(149b)은 스크라이브 레인 영역(II)에서 기판(100) 상에 직접 형성된 것을 알 수 있다. 여기서, 스크라이브 레인 영역(II)의 게이트 구조물(149b)의 하면의 높이는 셀 영역(I)의 게이트 구조물(149a)의 하면의 높이보다 낮을 수 있다. 즉, 기판(100)을 기준으로 했을 때, 스크라이브 레인 영역(II)의 게이트 구조물(149b)의 하면의 높이는 셀 영역(I)의 게이트 구조물(149a)의 하면의 높이보다 d2만큼 낮을 수 있다. 또한, 스크라이브 레인 영역(II)의 기판(100)의 상면의 높이는 셀 영역(I)의 액티브 핀(F12)의 상면의 높이보다 낮을 수 있다. 즉, 스크라이브 레인 영역(II)의 절연막(110)의 상면의 높이는 셀 영역(I)의 액티브 핀(F12)의 상면의 높이보다 d2만큼 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 셀 영역(I)과 스크라이브 레인 영역(II)에 각각 형성되는 게이트 구조물(149a, 149b)은 서로 동일하거나 유사한 공정에 의해 동시에 형성될 수 있다. 이 경우 상기 높이 차이 d2로 인해, 스크라이브 레인 영역(II)에서 기판(100)의 상면으로부터 게이트 구조물(149b)의 상면까지의 길이는, 셀 영역(I)에서 액티브 핀(F12)의 상면으로부터 게이트 구조물(149a)의 상면까지의 길이보다 길 수 있다. 도 4에서는 이와 같이 높이 차이를 갖는 게이트 구조물(149a, 149b)에 대해, 예컨대, CMP(Chemical Mechanical Polishing) 공정이 수행되어 게이트 구조물(149a, 149b)의 상면의 높이가 서로 동일해진 결과를 도시하고 있다.
도 4을 참조하여 알 수 있는 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치는, 모니터링 패턴을 포함하는 스크라이브 레인 영역(II)이 식각되어 모니터링 패턴이 손상을 받는 경우라도 모니터링 패턴의 상당한 부분이 잔존하게 된다. 이에 따라, 스크라이브 레인 영역(II)에 잔존하는 모니터링 패턴을 이용하여 상부 및 하부 층들 간에 정렬을 수행할 수 있다. 즉, 본 발명의 다른 실시예에 따른 반도체 장치는, 셀 영역(I)에 형성된 실제 패턴이 거의 모두 식각될 정도로, 스크라이브 레인 영역(I)에 형성된 모니터링 패턴이 손상을 받더라도 여전히 상당한 잔존 부분을 가지므로, 신뢰성이 보장되는 모니터링 패턴을 제공한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 스크라이브 레인 영역을 설명하기 위한 상면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 스크라이브 레인 영역에는 하나 이상의 모니터링 패턴이 형성된다. 예를 들어, 스크라이브 레인 영역에 형성된 모니터링 패턴은 제1 모니터링 패턴(211, 213, 215, 217) 및 제2 모니터링 패턴(221, 223, 225, 227)을 포함할 수 있다. 앞서 언급한 바와 같이 모니터링 패턴은 반도체 제조 공정 중 상부 및 하부 층들의 정렬을 위해 사용될 수 있으며, 셀 영역에 형성되는 실제 셀, 다이 또는 패턴과 동일하거나 유사한 공정으로 형성되어, 셀 영역에 형성되는 실제 셀, 다이 또는 패턴의 특성을 그대로 반영할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 모니터링 패턴(211, 213, 215, 217)과 제2 모니터링 패턴(221, 223, 225, 227)은 동일한 타입의 패턴일 수 있다. 예를 들어, 제1 모니터링 패턴(211, 213, 215, 217)과 제2 모니터링 패턴(221, 223, 225, 227)은 모두 게이트 구조물일 수 있다. 그러나, 본 발명의 다른 몇몇의 실시예에서, 제1 모니터링 패턴(211, 213, 215, 217)과 제2 모니터링 패턴(221, 223, 225, 227)은 상부 및 하부 층들의 정렬을 위한 임의의 반도체 패턴으로서, 서로 다른 타입의 패턴일 수도 있다. 한편, 도 5에서 알 수 있는 바와 같이, 제1 모니터링 패턴(211, 213, 215, 217)과 제2 모니터링 패턴(221, 223, 225, 227)은 서로 다른 방향으로 연장되도록 형성될 수도 있다.
이하에서는, 설명의 편의를 위해, 제1 모니터링 패턴(211, 213, 215, 217)이 형성된 스크라이브 레인 영역의 일부 영역을 스크라이브 레인 영역(III)으로, 제2 모니터링 패턴(221, 223, 225, 227)이 형성된 스크라이브 레인 영역의 일부 영역을 스크라이브 레인 영역(IV)으로 나타내도록 한다.
도 6는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는 셀 영역(I), 스크라이브 레인 영역(III) 및 스크라이브 레인 영역(IV)을 포함할 수 있다. 즉, 도 6에 도시된 스크라이브 레인 영역(III)은 도 5의 C-C를 따라서 절단한 단면을 나타내고, 도 6에 도시된 스크라이브 레인 영역(IV)은 도 5의 D-D를 따라서 절단한 단면을 나타낸다.
본 발명의 다른 실시예에 따른 반도체 장치에서, 액티브 핀(F12, F22)은 셀 영역(I) 및 스크라이브 레인 영역(III)에만 형성되고, 스크라이브 레인 영역(IV)에는 형성되지 않을 수 있다. 즉, 앞서 도 1 내지 도 3과 관련하여 설명된 실시예에 따른 반도체 장치와 다른 점은, 스크라이브 레인 영역의 일부(즉, 스크라이브 레인 영역(III))에 액티브 핀(F22)이 형성된다는 점이다.
한편, 본 발명의 다른 실시예에 따른 반도체 장치는 셀 영역(I), 스크라이브 레인 영역(III) 및 스크라이브 레인 영역(IV) 중 적어도 한 영역에서 절연막(또는 소자 분리막)(110)을 더 포함할 수 있다. 이 경우, 절연막(110)은 기판(100) 상에 형성되되, 셀 영역(I) 및 스크라이브 레인 영역(III)에서는 액티브 핀(F12, F22)의 측면의 일부를 덮도록 형성될 수 있다.
게이트 구조물(149a, 149b, 149c)은 셀 영역(I), 스크라이브 레인 영역(III) 및 스크라이브 레인 영역(IV)에 모두 형성될 수 있다. 구체적으로, 게이트 구조물(149a)은 셀 영역(I)에서 액티브 핀(F12) 상에 형성되고, 게이트 구조물(149b)은 스크라이브 레인 영역(III)에서 액티브 핀(F22) 상에 형성되고, 게이트 구조물(149c)은 스크라이브 레인 영역(IV)에서 절연막(110) 상에 직접 형성될 수 있다. 즉, 스크라이브 레인 영역(III)의 게이트 구조물(149b)의 하부에는 액티브 핀이 형성되고, 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하부에는 액티브 핀이 미형성될 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치에서 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하면의 높이는 스크라이브 레인 영역(III)의 게이트 구조물(149b)의 하면의 높이보다 낮을 수 있다. 즉, 기판(100)을 기준으로 했을 때, 스크라이브 레인 영역(III)의 게이트 구조물(149c)의 하면의 높이는 레인 영역(III)의 게이트 구조물(149b)의 하면의 높이보다 d3만큼 낮을 수 있다. 또한, 스크라이브 레인 영역(IV)의 절연막(110)의 상면의 높이는 스크라이브 레인 영역(III)의 액티브 핀(F22)의 상면의 높이보다 낮을 수 있다. 즉, 스크라이브 레인 영역(IV)의 절연막(110)의 상면의 높이는 스크라이브 레인 영역(III)의 액티브 핀(F22)의 상면의 높이보다 d3만큼 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 셀 영역(I), 스크라이브 레인 영역(III) 및 스크라이브 레인 영역(IV)에 각각 형성되는 게이트 구조물(149a, 149b, 149c)은 서로 동일하거나 유사한 공정에 의해 동시에 형성될 수 있다. 이 경우 상기 높이 차이 d3으로 인해, 스크라이브 레인 영역(IV)에서 절연막(110)의 상면으로부터 게이트 구조물(149c)의 상면까지의 길이는, 스크라이브 레인 영역(III)에서 액티브 핀(F22)의 상면으로부터 게이트 구조물(149b)의 상면까지의 길이보다 길 수 있다. 도 6에서는 이와 같이 높이 차이를 갖는 게이트 구조물(149a, 149b, 149c)에 대해, 예컨대, CMP(Chemical Mechanical Polishing) 공정이 수행되어 게이트 구조물(149a, 149b, 149c)의 상면의 높이가 서로 동일해진 결과를 도시하고 있다.
도 6을 참조하여 알 수 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 모니터링 패턴을 포함하는 스크라이브 레인 영역(III, IV)이 식각되어 모니터링 패턴이 손상을 받는 경우라도 스크라이브 레인 영역(IV)에 형성된 모니터링 패턴의 상당한 부분이 잔존하게 된다. 이에 따라, 스크라이브 레인 영역(IV)에 잔존하는 모니터링 패턴을 이용하여 상부 및 하부 층들 간에 정렬을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역(I) 및 스크라이브 레인 영역(III)에 형성된 실제 패턴이 거의 모두 식각될 정도로, 스크라이브 레인 영역(IV)에 형성된 모니터링 패턴이 손상을 받더라도 여전히 상당한 잔존 부분을 가지므로, 신뢰성이 보장되는 모니터링 패턴을 제공한다.
도 5를 다시 참조하면, 스크라이브 레인 영역에 형성된 모니터링 패턴은 제1 모니터링 패턴(211, 213, 215, 217), 제2 모니터링 패턴(221, 223, 225, 227) 및 제3 모니터링 패턴(231, 233, 235, 237)을 포함할 수 있다. 이하에서는, 설명의 편의를 위해, 제3 모니터링 패턴(231, 233, 235, 237)이 형성된 스크라이브 레인 영역의 일부 영역을 스크라이브 레인 영역(V)으로 나타내도록 한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5와 도 7을 함께 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 셀 영역(I), 스크라이브 레인 영역(III), 스크라이브 레인 영역(IV) 및 스크라이브 레인 영역(V)을 포함할 수 있다. 즉, 도 7에 도시된 스크라이브 레인 영역(III)은 도 5의 C-C를 따라서 절단한 단면을 나타내고, 도 7에 도시된 스크라이브 레인 영역(IV)은 도 5의 D-D를 따라서 절단한 단면을 나타내고, 도 7에 도시된 스크라이브 레인 영역(V)은 도 5의 E-E를 따라서 절단한 단면을 나타낸다.
본 발명의 또 다른 실시예에 따른 반도체 장치에서, 액티브 핀(F12, F22)은 셀 영역(I) 및 스크라이브 레인 영역(III)에만 형성되고, 스크라이브 레인 영역(IV) 및 스크라이브 레인 영역(V)에는 형성되지 않을 수 있다. 즉, 앞서 도 6과 관련하여 설명된 실시예에 따른 반도체 장치와 마찬가지로, 스크라이브 레인 영역의 일부(즉, 스크라이브 레인 영역(III))에 액티브 핀(F22)이 형성된다. 이 경우, 절연막(110)은 기판(100) 상에 형성되되, 셀 영역(I) 및 스크라이브 레인 영역(III)에서는 액티브 핀(F12, F22)의 측면의 일부를 덮도록 형성될 수 있다. 다만, 도 6과 관련하여 설명된 실시예에 따른 반도체 장치와 다른 점은 스크라이브 레인 영역의 일부(즉, 스크라이브 레인 영역(IV))에는 절연층(110)이 형성되지만, 다른 일부(즉, 스크라이브 레인 영역(V))에는 절연층(110)이 형성되지 않는다는 점이다.
게이트 구조물(149a, 149b, 149c, 149d)은 셀 영역(I), 스크라이브 레인 영역(III), 스크라이브 레인 영역(IV) 및 스크라이브 레인 영역(V)에 모두 형성될 수 있다. 구체적으로, 게이트 구조물(149a)은 셀 영역(I)에서 액티브 핀(F12) 상에 형성되고, 게이트 구조물(149b)은 스크라이브 레인 영역(III)에서 액티브 핀(F22) 상에 형성되고, 게이트 구조물(149c)은 스크라이브 레인 영역(IV)에서 절연막(110) 상에 직접 형성되고, 게이트 구조물(149d)은 스크라이브 레인 영역(V)에서 기판(100) 상에 직접 형성 될 수 있다. 그리고, 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하부에는 액티브 핀이 미형성되고 절연층(110)이 형성되고, 스크라이브 레인 영역(V)의 게이트 구조물(149d)의 하부에는 액티브 핀 및 절연층(110)이 미형성될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치에서 스크라이브 레인 영역(V)의 게이트 구조물(149d)의 하면의 높이는 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하면의 높이보다 낮고, 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하면의 높이는 스크라이브 레인 영역(III)의 게이트 구조물(149b)의 하면의 높이보다 낮을 수 있다. 즉, 기판(100)을 기준으로 했을 때, 스크라이브 레인 영역(V)의 게이트 구조물(149d)의 하면의 높이는 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하면의 높이보다 d5만큼 낮고, 스크라이브 레인 영역(IV)의 게이트 구조물(149c)의 하면의 높이는 스크라이브 레인 영역(III)의 게이트 구조물(149b)의 하면의 높이보다 d4만큼 낮을 수 있다. 결국, 스크라이브 레인 영역(V)의 게이트 구조물(149d)의 하면의 높이는 스크라이브 레인 영역(III)의 게이트 구조물(149b)의 하면의 높이보다 d6만큼 낮을 수 있다.
즉, 스크라이브 레인 영역(IV)의 절연막(110)의 상면의 높이는 스크라이브 레인 영역(III)의 액티브 핀(F22)의 상면의 높이보다 d4만큼 낮고, 스크라이브 레인 영역(V)의 기판(100)의 상면의 높이는 스크라이브 레인 영역(IV)의 절연막(110)의 상면의 높이보다 d5만큼 낮을 수 있다. 결국, 스크라이브 레인 영역(V)의 기판(100)의 상면의 높이는 스크라이브 레인 영역(IV)의 절연막(110)의 상면의 높이는 스크라이브 레인 영역(III)의 액티브 핀(F22)의 상면의 높이보다 d5만큼 낮을 수 있다.
도 6을 참조하여 알 수 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 모니터링 패턴을 포함하는 스크라이브 레인 영역(III, IV, V)이 식각되어 모니터링 패턴이 손상을 받는 경우라도 스크라이브 레인 영역(IV, V)에 형성된 모니터링 패턴의 상당한 부분이 잔존하게 된다. 이에 따라, 스크라이브 레인 영역(IV, V)에 잔존하는 모니터링 패턴을 이용하여 상부 및 하부 층들 간에 정렬을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역(I) 및 스크라이브 레인 영역(III)에 형성된 실제 패턴이 거의 모두 식각될 정도로, 스크라이브 레인 영역(IV, V)에 형성된 모니터링 패턴이 손상을 받더라도 여전히 상당한 잔존 부분을 가지므로, 신뢰성이 보장되는 모니터링 패턴을 제공한다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 도 1 및 도 8 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도 8을 참조하면, 셀 영역(I)과 스크라이브 레인 영역(II)이 정의된 기판(100)을 제공한 후, 셀 영역(I)에서만 기판(100) 상에 액티브 핀(F11, F12)을 형성한다.
구체적으로, 셀 영역(I)의 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 액티브 핀(F11, F12)을 형성할 수 있다. 액티브 핀(F11, F12)은 서로 인접하고, 장변 방향(예를 들어, 제2 방향(X1))을 따라 연장될 수 있다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 한편, 액티브 핀(F11, F12) 주변에는 트렌치가 형성될 수 있다.
도 9를 참조하면, 셀 영역(I)과 스크라이브 레인 영역(II)에 절연막(또는 소자 분리막)(110)을 형성한다. 셀 영역(I)에서 절연막(110)은 트렌치를 채우도록 형성될 수 있다. 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 10을 참조하면, 셀 영역(I)과 스크라이브 레인 영역(II)에서 절연막(110)의 상부를 리세스한다. 이에 따라 셀 영역(I)에서는 액티브 핀(F11, F12)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 마스크 패턴(2103)은 절연막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수도 있다.
한편, 셀 영역(I)에서 절연막(110) 위로 돌출된 액티브 핀(F11, F12)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 절연막(110) 형성 후, 리세스 공정없이 절연막(110)에 의하여 노출된 액티브 핀(F11, F12)의 상면을 씨드로 하는 에피 공정에 의하여 액티브 핀(F11, F12)의 일부가 형성될 수 있다.
또한, 액티브 핀(F11, F12)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 11을 참조하면, 셀 영역(I) 및 스크라이브 레인 영역(II)에서 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 액티브 핀(F11, F12)과 교차하여 제3 방향(Y1)으로 연장되는 더미 게이트 절연막(141), 더미 게이트 전극(143)을 형성한다. 본 발명의 몇몇의 실시예에서, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
도 12를 참조하면, 셀 영역(I) 및 스크라이브 레인 영역(II)에서 스페이서(151)는 더미 게이트 전극(143)의 측벽에 형성되고, 마스크 패턴(2104)의 상면을 노출할 수 있다. 여기서, 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 본 발명의 몇몇의 실시예에서, 더미 게이트 전극(143)의 양측에 노출된 액티브 핀(F11, F12)의 일부를 제거하여 리세스를 형성하고, 액티브 핀(F11, F12)의 표면을 따라 씨드막(121, 122)을 형성한 후, 액티브 핀(F11, F12) 상에 도핑 영역(123, 124)을 형성할 수 있다. 본 발명의 몇몇의 실시예에서 도핑 영역(123, 124)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 12에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 13 및 도 14를 참조하면, 도 12의 결과물 상에 셀 영역(I) 및 스크라이브 레인 영역(II)에서 층간 절연막(171)을 형성한다. 층간 절연막(171)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다. 이어서, 더미 게이트 전극(143)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(143)의 상면이 노출될 수 있다. 이어서, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거함에 따라, 절연막(110)을 노출하는 트렌치가 형성된다.
도 1을 다시 참조하면, 셀 영역(I) 및 스크라이브 레인 영역(II)에서 트렌치 내에 게이트 절연막(145a, 145b) 및 게이트 전극(147a, 147b)을 형성한다.
이러한 게이트 절연막(145a, 145b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 구체적으로, 게이트 절연막(145a, 145b)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막(145a, 145b)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(145a, 145b)이 HfO2인 경우에, 게이트 절연막(145a, 145b)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(147a, 147b)은 금속층(MG1a, MG2a)을 포함할 수 있다. 예를 들어, 금속층(MG1a)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 또한, 금속층(MG2a)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나 이에 한정되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 게이트 전극(147a, 147b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147a, 147b)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로 제조된 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
먼저, 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로 제조된 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다.
다음, 도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로 제조된 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다. 한편, 도 16에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나를 채용할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 절연막
121, 122: 씨드막 123, 124: 도핑 영역
141: 더미 게이트 절연막 143: 더미 게이트 전극
145a, 145b, 145c, 145d: 게이트 절연막
147a, 147b, 147c, 147d: 게이트 전극
149a, 149b, 149c, 149d: 게이트 구조물
151: 스페이서 171: 층간 절연막
2103, 2104: 마스크 패턴
211, 213, 215, 217: 제1 모니터링 패턴
221, 223, 225, 227: 제2 모니터링 패턴
231, 233, 235, 237: 제3 모니터링 패턴
F11, F12, F22: 액티브 핀
MG1a, MG1b, MG2a, MG2b: 금속층

Claims (20)

  1. 셀 영역 및 상기 셀 영역에 인접한 스크라이브 레인 영역을 포함하는 반도체 웨이퍼를 제공하고,
    상기 스크라이브 레인 영역을 따라 상기 반도체 웨이퍼로부터 상기 셀 영역을 분리하여 반도체 장치를 제공하는 것을 포함하되,
    상기 반도체 웨이퍼는:
    상기 셀 영역과 상기 스크라이브 레인 영역을 포함하는 기판;
    상기 셀 영역에서 상기 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀;
    상기 셀 영역에서 상기 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장되어 형성된 제1 게이트 구조물; 및
    상기 스크라이브 레인 영역에서 상기 기판 상에 직접 형성된 제2 게이트 구조물을 포함하고,
    상기 스크라이브 레인 영역의 상기 제2 게이트 구조물의 하면의 높이는 상기 셀 영역의 상기 제1 게이트 구조물의 하면의 높이보다 낮은 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 스크라이브 레인 영역에서 상기 기판의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 긴 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 기판 상에 형성되되, 상기 셀 영역에서는 상기 액티브 핀의 측면의 일부를 덮도록 형성되는 절연막을 더 포함하고,
    상기 스크라이브 레인 영역에서 상기 제2 게이트 구조물은 상기 절연막 상에 직접 형성된 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 스크라이브 레인 영역에서 상기 절연막의 상면으로부터 상기 제2 게이트 구조물의 상면까지의 길이는, 상기 셀 영역에서 상기 액티브 핀의 상면으로부터 상기 제1 게이트 구조물의 상면까지의 길이보다 긴 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 스크라이브 레인 영역의 상기 절연막의 상면의 높이는 상기 셀 영역의 상기 액티브 핀의 상면의 높이보다 낮은 반도체 장치의 제조 방법.
  7. 셀 영역 및 상기 셀 영역에 인접한 스크라이브 레인 영역을 포함하는 반도체 웨이퍼를 제공하고,
    상기 스크라이브 레인 영역을 따라 상기 반도체 웨이퍼로부터 상기 셀 영역을 분리하여 반도체 장치를 제공하는 것을 포함하되,
    상기 반도체 웨이퍼는:
    상기 셀 영역 및 상기 스크라이브 레인 영역을 포함하는 기판;
    상기 셀 영역에 형성된 제1 반도체 패턴; 및
    상기 스크라이브 레인 영역에 형성된 제2 반도체 패턴을 포함하고,
    상기 제1 반도체 패턴의 하부에는 액티브 영역이 형성되고, 상기 제2 반도체 패턴의 하부에는 상기 액티브 영역이 미형성되고,
    상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하면의 높이보다 낮은 반도체 장치의 제조 방법.
  8. 삭제
  9. 셀 영역, 상기 셀 영역에 인접한 제1 스크라이브 레인 영역 및 제2 스크라이브 레인 영역을 포함하는 반도체 웨이퍼를 제공하고,
    상기 제1 스크라이브 레인 영역 및 상기 제2 스크라이브 레인 영역을 따라 상기 반도체 웨이퍼로부터 상기 셀 영역을 분리하여 반도체 장치를 제공하는 것을 포함하되,
    상기 반도체 웨이퍼는:
    상기 제1 스크라이브 레인 영역 및 상기 제2 스크라이브 레인 영역을 포함하는 기판;
    상기 제1 스크라이브 레인 영역에 형성된 제1 반도체 패턴; 및
    상기 제2 스크라이브 레인 영역에 형성된 제2 반도체 패턴을 포함하고,
    상기 제1 반도체 패턴의 하부에는 액티브 영역이 형성되고, 상기 제2 반도체 패턴의 하부에는 상기 액티브 영역이 미형성되고,
    상기 제2 반도체 패턴의 하면의 높이는 상기 제1 반도체 패턴의 하면의 높이보다 낮은 반도체 장치의 제조 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 기판은 제3 반도체 패턴이 형성된 셀 영역을 더 포함하고,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 상기 제3 반도체 패턴과 동일한 타입인 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 기판은 제3 반도체 패턴이 형성된 제3 스크라이브 레인 영역을 더 포함하고,
    상기 제2 반도체 패턴의 하부에는 절연층이 형성되고,
    상기 제3 반도체 패턴의 하부에는 상기 절연층 및 상기 액티브 영역이 미형성된 반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 셀 영역과 스크라이브 레인 영역이 정의된 기판을 제공하고,
    상기 셀 영역에서 상기 기판으로부터 제1 방향으로 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되도록 액티브 핀을 형성하고,
    상기 셀 영역에서 상기 액티브 핀 상에 상기 제2 방향과 교차하는 제3 방향으로 연장되도록 제1 게이트 구조물을 형성하고,
    상기 스크라이브 레인 영역에서 상기 기판 상에 제2 게이트 구조물을 형성하는 것을 포함하되,
    상기 스크라이브 레인 영역의 상기 제2 게이트 구조물의 하면의 높이는 상기 셀 영역의 상기 제1 게이트 구조물의 하면의 높이보다 낮은 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 셀 영역의 상기 제1 게이트 구조물과 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 동시에 형성되는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 셀 영역의 상기 제1 게이트 구조물과 상기 스크라이브 레인 영역의 상기 제2 게이트 구조물은 서로 동일한 공정에 의해 형성되는 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 기판 상에 절연막을 형성하는 것을 더 포함하되, 상기 셀 영역에서는 상기 절연막이 상기 액티브 핀의 측면의 적어도 일부를 덮도록 형성하고,
    상기 제2 게이트 구조물을 형성하는 것은 상기 제2 게이트 구조물을 상기 절연막 상에 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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