KR101586270B1 - 퓨즈를 포함하는 반도체 소자 - Google Patents
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Abstract
본 발명은 리페어 공정에 의한 퓨즈 절단에 의하여 주위의 절연층이나 금속 배선을 손상시키지 않는 퓨즈를 포함하는 반도체 소자를 제공한다. 본 발명의 퓨즈를 포함하는 반도체 소자는, 반도체 층 상에 형성된 도전 라인; 도전 라인 상에 형성된 보호층; 도전 라인과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들; 및 하나 또는 그 이상의 퓨즈들 상에 형성되고, 보호층과 분리된 퓨즈 보호층;을 포함한다.
반도체 소자, 퓨즈, 리페어, 절단
Description
본 발명은 반도체 소자에 관한 것으로, 특히 퓨즈를 포함하는 반도체 소자에 관한 것이다.
반도체 메모리 소자가 점차 고집적화되고 그 저장 용량이 점차 커짐에 따라 제조 공정 도중에 메모리 셀의 불량이 발생할 우려가 커지고 있다. 불량 메모리 셀을 리던던시(redundancy) 셀로 대체하기 위하여, 상기 불량 메모리 셀에 연결된 배선, 즉, 퓨즈를 레이저 등을 이용하여 절단하는 리페어(repair) 공정을 수행한다. 퓨즈는 다마신 공정을 이용하여 형성되는 금속 배선과 함께 형성되는 것이 일반적이다.
상술한 바와 같이, 퓨즈를 레이저 등에 의하여 절단하는 경우에, 주위의 절연층들을 함께 손상할 우려가 있고, 이에 따라 습기 등의 유해 환경에 금속 배선이 노출될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 리페어 공정에 의한 퓨즈 절단에 의하여 주위의 절연층이나 금속 배선을 손상시키지 않는 퓨즈를 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 퓨즈를 포함하는 반도체 소자는, 반도체 층 상에 형성된 도전 라인; 상기 도전 라인 상에 형성된 보호층; 상기 도전 라인과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들; 및 상기 하나 또는 그 이상의 퓨즈들 상에 형성되고, 상기 보호층과 분리된 퓨즈 보호층; 을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 퓨즈 보호층은 상기 하나 또는 그 이상의 퓨즈들을 전체적으로 덮을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 퓨즈 보호층은 하나 또는 그 이상의 라인들로 분리되고, 상기 라인들 각각은 상기 하나 또는 그 이상의 퓨즈들을 개별적으로 각각 덮을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 퓨즈 보호층의 양 단부는 상기 하 나 또는 그 이상의 퓨즈들의 가장자리로부터 돌출될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하나 또는 그 이상의 퓨즈들 각각의 양 측면은 절연층에 의하여 덮일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 도전 라인과 상기 하나 또는 그 이상의 퓨즈들은 서로 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 보호층과 상기 퓨즈 보호층은 서로 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수 있다. 또한, 상기 보호층과 상기 퓨즈 보호층 각각은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중의 적어도 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 퓨즈를 포함하는 반도체 소자는, 반도체 층 상에 형성된 절연층; 상기 절연층 내에 형성된 도전 라인; 상기 도전 라인 상에 형성된 보호층; 상기 절연층 내에 형성되고 상기 도전 라인과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들; 상기 하나 또는 그 이상의 퓨즈들 상에 형성되고, 상기 보호층과 분리된 퓨즈 보호층; 및 상기 보호층과 상기 퓨즈 보호층 사이의 상기 절연층 내에 형성된 제1 홈;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 퓨즈를 포함하는 반도체 소자는, 반도체 층 상에 형성된 절연층; 상기 절연층 내에 형성된 도전 라인; 상기 도전 라인 상에 형성된 보호층; 상기 절연층 내에 형성되고, 상기 도전 라인과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들; 상기 하나 또는 그 이상의 라인들로 분리되고, 상기 라인들 각각은 상기 하나 또는 그 이상의 퓨즈들을 개별적으로 각각 덮도록 형성되고, 상기 보호층과 분리된 퓨즈 보호층; 상기 보호층과 상기 퓨즈 보호층 사이의 상기 절연층 내에 형성된 제1 홈; 상기 퓨즈 보호층의 상기 하나 또는 그 이상의 라인들 사이의 상기 절연층 내에 형성된 제2 홈;을 포함한다.
본 발명의 퓨즈를 포함하는 반도체 소자는, 배선 상에 형성된 보호층과 퓨즈 상에 형성된 퓨즈 보호층 사이가 분리되어 있다. 이에 따라 리페어 공정을 수행하는 경우에 있어서, 퓨즈 개구부를 통하여 노출된 퓨즈를 레이저 등을 이용하여 단락할 수 있다. 또한, 퓨즈 보호층이 배선 보호층과는 이격되어 있으므로, 퓨즈가 레이저에 의하여 파손되어도 배선 보호층의 손상을 방지할 수 있으며, 상기 배선 보호층에 기인하는 습기의 침투를 방지할 수 있다.
또한, 퓨즈 보호층이 하나 또는 그 이상의 퓨즈를 각각 덮도록 형성되는 경우에는, 하나의 퓨즈가 레이저에 의하여 파손되어도, 그에 인접한 다른 퓨즈 및 상기 다른 퓨즈 상의 퓨즈 보호층이 보호될 수 있다.
또한, 제1 홈은 제2 배선 층에 인접한 제1 배선 절연층 내로 퓨즈의 파손에 의한 크랙이 전달되는 것을 방지할 수 있다.
또한, 제2 홈은 퓨즈에 인접한 제1 배선 절연층 내로 퓨즈의 파손에 의한 크랙이 전달되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 예시적인 반도체 소자(1)의 요구 구성을 개략적으로 도시한 배치도이다.
도 1을 참조하면, 반도체 소자(1), 예를 들어 DRAM (dynamic random access memory) 소자를 구현하기 위하여 웨이퍼와 같은 반도체 층 상에 형성된 칩 영역(2)과 그 주위의 스크라이브 라인 (scribe line) 영역(3)이 예시되어 있다. 칩 영역(2)은 셀 영역(4)과 주변회로 영역(5)을 포함한다. 셀 영역(4)은 복수의 메모리 셀들(미도시)을 포함한다. 주변회로 영역(5)에는 상기 셀 영역(4)에 위치하는 상기 메모리 셀들을 구동시키기 위한 주변회로들을 포함한다. 상기 주변회로는, 예를 들어 디코더(미도시), 버퍼 회로(미도시), 리던던시 회로(미도시), 및 퓨즈부(6) 등을 포함한다.
도 2는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자(100)를 나타내는 단면도이다.
도 2를 참조하면, 반도체 층(10)은 활성 영역을 한정하는 소자분리막(12)을 포함한다. 소자분리막(12)은 LOCOS(local oxidation of silicon)형 또는 STI(shallow trench isolation)형 일 수 있다. 반도체 층(10)은 실리콘, 실리콘- 게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 반도체 층(10)은 셀 영역(4)과 주변 영역(5)으로 구분될 수 있다. 셀 영역(4)에는 하나 또는 그 이상의 셀 영역 트랜지스터(14c)가 형성될 수 있고, 주변 영역에는 하나 또는 그 이상의 주변 영역 트랜지스터(14p)가 형성될 수 있다. 셀 영역 트랜지스터(14c)와 주변 영역 트랜지스터(14p)는 각각 반도체 층(10) 내에 이온 주입 등에 의하여 형성된 소스/드레인 영역(16c, 16p)을 포함할 수 있다. 반도체 층(10) 상에 셀 영역 트랜지스터(14c)와 주변 영역 트랜지스터(14p)를 덮는 제1 층간 절연층(20)이 위치한다. 제1 층간 절연층(20)을 관통하여 형성된 제1 콘택 플러그(22)는 셀 영역 트랜지스터(14c)의 소스/드레인 영역(16c)과 비트 라인(24)을 전기적으로 연결한다. 제1 콘택 플러그(22)는 자기 정렬 콘택(self align contact)일 수 있다. 비트 라인(24)을 덮는 제2 층간 절연층(26)이 위치한다. 제2 층간 절연층(26)을 관통하여 형성된 제2 콘택 플러그(28)는 셀 영역 트랜지스터(14c)의 소스/드레인 영역(16c)과 하부 전극(32)을 전기적으로 연결한다. 도면에서, 하부 전극(30)은 단순 스택형으로 도시되어 있으나, 실린더 형이나 핀(fin)형 등 다양한 형상으로 이루어 질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 제2 콘택 플러그(28)는 자기 정렬 콘택(self align contact)일 수 있다. 하부 전극(32)과 유전층(34) 및 상부 전극(36)은 스토리지 캐패시터(30)를 구성한다. 또한, 주변 영역 트랜지스터(14p)에 전기적으로 연결되는 하나 또는 그 이상의 도전성 라인들(미 도시)를 포함할 수 있다.
제2 층간 절연층(26)과 스토리지 캐패시터(30)를 덮는 제3 층간 절연층(40)이 위치한다. 제3 층간 절연층(40) 상에 제1 배선(42)이 위치한다. 제1 배선(42)은 도전성 물질, 예를 들어 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어 텅스텐(W), 텅스텐 실리사이드(WSi), 알루미늄(Al), 구리(Cu), 또는 이들의 합금을 포함할 수 있다. 제1 배선(42)은 통상적인 식각 방법에 의하거나 다마신(damascene) 방법에 의하여 형성될 수 있다. 제 1 배선(42)은 그 저면 또는 상면에 티타늄(Ti)층 또는 티타늄/티타늄 질화물(Ti/TiN)층을 더 포함할 수 있고, 또는 탄탈륨(Ta) 층 또는 탄탈륨 질화물/탄탈륨(TaN/Ta)층을 더 포함할 수 있다.
제1 배선(42)의 산화를 방지하기 위하여, 제1 배선(42) 상에 제1 보호층(44)이 위치할 수 있다. 제1 보호층(44)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제1 배선(42) 및/또는 제1 보호층(44) 상에 제1 배선 절연층(50)이 위치한다. 제1 배선 절연층(50) 내에 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)이 위치한다. 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)은 도전성 물질, 예를 들어 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어 텅스텐(W), 텅스텐 실리사이드(WSi), 알루미늄(Al), 구리(Cu), 또는 이들의 합금을 포함할 수 있다. 또한, 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)은 서로 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)은 각각 그 저면 또는 상면에 티타늄(Ti)층 또는 티타늄/티타늄 질화물(Ti/TiN)층을 더 포함할 수 있고, 또는 탄탈륨(Ta) 층 또는 탄탈륨 질화물/탄탈륨(TaN/Ta)층을 더 포함할 수 있다. 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)은 제1 배선 절연층(50) 내의 트렌치를 충진하는 방법, 즉 다마신 방법에 의하여 형성된 것으로 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 제2 배선(54)과 하나 또는 그 이상의 퓨즈들(60)은 전기적으로 서로 연결될 수 있다.
제2 배선(54)의 산화를 방지하기 위하여, 제2 배선(54) 상에 제2 보호층(70)이 위치할 수 있다. 제2 보호층(70)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
또한, 하나 또는 그 이상의 퓨즈들(60) 상에 퓨즈 보호층(72)이 위치한다. 퓨즈 보호층(72)은 하나 또는 그 이상의 퓨즈들(60)의 산화를 방지할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 퓨즈 보호층(72)은 간극(gap, 74)에 의하여 제2 보호층(70)과 이격되어 위치하며, 간극(74)은 제2 보호층(70)과 퓨즈 보호층(72) 사이에서 제1 배선 절연층(50)을 노출할 수 있다. 퓨즈 보호층(72)의 양 단부는 최외각에 위치한 퓨즈(60)의 말단에 대하여 돌출될 수 있으며, 이는 퓨즈(60)가 외부 환경으로부터 열화되는 것을 방지할 수 있다. 제2 보호층(70) 상에는 제2 배선 절연층(80)이 위치하며, 퓨즈 보호층(72) 상에는 제2 배선 절연층(80)이 위치하지 않고 퓨즈 개구부(82)에 의하여 노출된다. 즉, 퓨즈(60)가 제2 배선 절연층(80)에 의하여 덮이지 않고 실질적으로 외부에 노출될 수 있다. 이때, 간극(74) 또한 퓨즈 개구부(82)에 의하여 노출될 수 있다. 이와 같은 하나 또는 그 이상의 퓨즈(60)는 도 1의 퓨즈부(6)를 구성할 수 있다.
본 실시예에 따른 반도체 소자(100)의 리페어 공정을 수행하는 경우에 있어서, 퓨즈 개구부(82)를 통하여 노출된 퓨즈(60)를 레이저 등을 이용하여 단락할 수 있다. 또한, 퓨즈 보호층(72)이 간극(74)에 의하여 제2 보호층(70)과는 이격되어 있으므로, 퓨즈(60)가 레이저에 의하여 파손되어도 제2 보호층(70)의 손상을 방지할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자(200)를 나타내는 단면도이다. 상술한 실시예와 중복되는 요소들에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 도 2에 도시된 간극(74)에 제1 홈(84)이 위치한다. 제1 홈(84)의 깊이는 퓨즈(60)의 깊이와 동일하거나, 또는 더 클 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 퓨즈 보호층(72) 및 퓨즈(60)는 제2 배선 절연층(80)에 의하여 덮이지 않고 실질적으로 외부에 노출될 수 있다.
본 실시예에 따른 반도체 소자(200)의 리페어 공정을 수행하는 경우에 있어서, 퓨즈 개구부(82)를 통하여 노출된 퓨즈(60)를 레이저 등을 이용하여 단락할 수 있다. 또한, 퓨즈 보호층(72)이 간극(74)에 의하여 제2 보호층(70)과는 이격되어 있으므로, 퓨즈(60)가 레이저에 의하여 파손되어도 제2 보호층(70)의 손상을 방지할 수 있다. 또한, 제1 홈(84)은 제2 배선(54) 층에 인접한 제1 배선 절연층(50) 내로 퓨즈(60)의 파손에 의한 크랙이 전달되는 것을 방지할 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자(300)를 나타내는 단면도이다. 상술한 실시예와 중복되는 요소들에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 하나 또는 그 이상의 퓨즈들(60) 상에 각각 퓨즈 보호층(72a)이 분리되어 위치한다. 퓨즈 보호층(72a)은 간극(74)에 의하여 제2 보호층(70)과 이격되어 위치하며, 간극(74)은 제2 보호층(70)과 퓨즈 보호층(72a) 사이에서 제1 배선 절연층(50)을 노출할 수 있다. 또한, 하나 또는 그 이상의 퓨즈들(60) 사이의 제1 배선 절연층(50)이 배선간극(74a)에 의하여 노출될 수 있다. 또한, 하나 또는 그 이상의 퓨즈들(60)을 각각 덮는 퓨즈 보호층(72a)의 양 단부는 하나의 퓨즈(60)의 양 단부에 대하여 돌출될 수 있으며, 이는 퓨즈(60)가 외부 환경으로부터 열화되는 것을 방지할 수 있다. 또한, 퓨즈 보호층(72a) 및 퓨즈(60)는 제2 배선 절연층(80)에 의하여 덮이지 않고 실질적으로 외부에 노출될 수 있다.
본 실시예에 따른 반도체 소자(300)의 리페어 공정을 수행하는 경우에 있어서, 퓨즈 개구부(82)를 통하여 노출된 퓨즈(60)를 레이저 등을 이용하여 단락할 수 있다. 또한, 퓨즈 보호층(72)이 간극(74)에 의하여 제2 보호층(70)과는 이격되어 있으므로, 퓨즈(60)가 레이저에 의하여 파손되어도 제2 보호층(70)의 손상을 방지할 수 있다. 또한, 퓨즈 보호층(72a)이 하나 또는 그 이상의 퓨즈(60)를 각각 덮도록 형성되어 있으므로, 하나의 퓨즈(60)가 레이저에 의하여 파손되어도, 그에 인접한 다른 퓨즈(60) 및 상기 다른 퓨즈(60) 상의 퓨즈 보호층(72a)이 보호될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자(400)를 나타내는 단면도이다. 상술한 실시예와 중복되는 요소들에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 도 4에 도시된 간극(74)에 제1 홈(84a)이 위치한다. 또한, 하나 또는 그 이상의 퓨즈(60) 사이에, 즉 서로 분리된 퓨즈 보호층(72a) 사이에 제2 홈(86a)이 위치한다. 제1 홈(84a) 및 제2 홈(86a)의 깊이는 퓨즈(60)의 깊이와 동일하거나, 또는 더 클 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 퓨즈 보호층(72) 및 퓨즈(60)는 제2 배선 절연층(80)에 의하여 덮이지 않고 실질적으로 외부에 노출될 수 있다.
본 실시예에 따른 반도체 소자(400)의 리페어 공정을 수행하는 경우에 있어서, 퓨즈 개구부(82)를 통하여 노출된 퓨즈(60)를 레이저 등을 이용하여 단락할 수 있다. 또한, 퓨즈 보호층(72a)이 간극(74)에 의하여 제2 보호층(70)과는 이격되어 있으므로, 퓨즈(60)가 레이저에 의하여 파손되어도 제2 보호층(70)의 손상을 방지할 수 있다. 또한, 퓨즈 보호층(72a)이 하나 또는 그 이상의 퓨즈(60)를 각각 덮도록 형성되어 있으므로, 하나의 퓨즈(60)가 레이저에 의하여 파손되어도, 그에 인접한 다른 퓨즈(60) 및 상기 다른 퓨즈(60) 상의 퓨즈 보호층(72a)이 보호될 수 있다. 또한, 제1 홈(84a)은 제2 배선(54) 층에 인접한 제1 배선 절연층(50) 내로 퓨즈(60)의 파손에 의한 크랙이 전달되는 것을 방지할 수 있다. 또한, 제2 홈(86a)은 퓨즈(60)에 인접한 제1 배선 절연층(50) 내로 퓨즈(60)의 파손에 의한 크랙이 전달되는 것을 방지할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자(500)를 나타내는 단면도이다. 상술한 실시예와 중복되는 요소들에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 도 2 내지 도 5에 도시된 실시예에서는 제2 배선(54)에 대하여 퓨즈(60)가 형성된 반도체 소자(100, 200, 300, 400)를 도시하였으나, 본 실시예에서는 제1 배선(42)에 대하여 하나 또는 그 이상의 퓨즈(160)가 형성된 반도체 소자(500)를 도시한다. 하나 또는 그 이상의 퓨즈(160)는 도 6에 도시된 바와 같이 각각 분리된 퓨즈 보호층(172a)에 의하여 덮일 수 있다. 또는, 도 2 또는 도 3에 도시된 바와 같은 퓨즈 보호층(72)과 유사하게, 하나 또는 그 이상의 퓨즈(160)는 전체적으로 형성된 퓨즈 보호층(미도시)에 의하여 덮일 수 있다. 또한, 퓨즈 보호층(172a)과 제1 보호층(44) 사이의 간극에 제1 홈(184a)이 형성될 수 있고, 또는 도 2 또는 도 4에 도시된 실시예와 같이, 제1 홈(184a)이 형성되지 않고 간극에 의하여 제3 층간 절연층(40)이 노출될 수 있다. 또한, 퓨즈 보호층(172a) 사이에는 제2 홈(186a)이 형성될 수 있고, 또는 제2 홈(186a)이 형성되지 않고 제3 층간 절연층(40)이 노출될 수 있다.
도 2 내지 도 6을 참조하여 상술한 실시예들에 있어서, 퓨즈(60, 160)가 제1 배선(44) 또는 제2 배선(54)과 전기적 연결되고, 리페어 공정에 의하여 제1 배선(44) 또는 제2 배선(54)의 전기적 단락을 수행하는 것으로 설명되었으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 본 발명에 따른 퓨즈는 비트 라인(24)과 전기적으로 연결되어 퓨즈의 기능을 수행하도록 형성될 수 있고, 또는 제1 배선(44) 또는 제2 배선(54) 외의 다른 도전성 라인과 전기적으로 연결되어 퓨즈의 기능을 수행하도록 형성될 수 있음은 본 발명의 기술적 사상의 범위 내에 포함된다.
도 2 내지 도 6을 참조하여 상술한 실시예들에 있어서, DRAM(dynamic random access memory) 소자에 적용되는 것을 설명하였으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, SRAM(static random access memory) 소자, 비휘발성 메모리 소자(non-volatile memory device), 또는 로직 소자(logic device) 등에도 적용할 수 있다.
도 7a 내지 도 7g는 도 2 또는 도 3의 퓨즈를 포함하는 반도체 소자(100, 200)를 형성하는 방법을 도시하는 단면도들이다. 발명의 간명한 설명을 위하여, 제3 층간 절연층(40) 하측의 구성요소에 대한 설명 및 도시는 생략하기로 한다.
도 7a를 참조하면, 셀 영역(4)과 주변 영역(5)을 포함하는 반도체 층(10, 도 2 참조)을 준비한다. 반도체 층(10) 상에 도 2를 참조하여 상술한 바와 같은 셀 영역 트랜지스터(14c, 도 2 참조), 주변 영역 트랜지스터(14c, 도 2 참조), 스토리지 캐패시터(30, 도 2 참조) 등을 형성할 수 있다. 또한, 반도체 층(10) 상에 도 2를 참조하여 상술한 바와 같은 제3 층간 절연층(40), 제1 배선(42), 및 제1 보호층(44)을 형성할 수 있다. 제1 배선(42)은 텅스텐(W), 텅스텐 실리사이드(WSi), 알루미늄(Al), 구리(Cu), 또는 이들의 합금을 포함할 수 있다. 제1 배선(42)은 화학 기상 증착법(chemical vapor deposition, CVD), 물리 기상 증착법(physical vapor deposition, PVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD)를 이용하여 형성할 수 있다. 제1 보호층(44)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 보호층(44)은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)를 이용하여 형성할 수 있다.
이어서 제1 배선(42) 및/또는 제1 보호층(44) 상에 제1 배선 절연층(50)을 형성한다. 제1 배선 절연층(50)은 BPSG(boron phosphorous silicate glass), PSG(phosphorous silicate glass), SOG(spin-on-glass), PETEOS(plasma-enhanced tetra-ethyl-ortho-silicate), USG (undoped silicate glass), 또는 FOX (densified flowable oxide)를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 7b를 참조하면, 제1 배선 절연층(50)을 식각하여 셀 영역 트렌치들(52c)과 주변 영역 트렌치들(52p)을 형성한다.
도 7c를 참조하면, 도전물을 이용하여 셀 영역 트렌치들(52c)과 주변 영역 트렌치들(52p)을 충진하는 도전층(미도시)을 제1 배선 절연층(50) 상에 형성한다. 상기 도전층은 텅스텐(W), 텅스텐 실리사이드(WSi), 알루미늄(Al), 구리(Cu), 또는 이들의 합금을 포함할 수 있다. 상기 도전층은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)를 이용하여 형성할 수 있다. 이어서, 에치백(etch-back) 또는 화학 기계적 연마(chemical mechanical polishing)을 이용하여, 제1 배선 절연층(50)이 노출되도록 평탄화한 다. 이에 따라, 셀 영역 트렌치들(52c)에는 제2 배선(54)이 형성되고, 주변 영역 트렌치들(52p)에는 하나 또는 그 이상의 퓨즈들(60)이 형성될 수 있다. 제2 배선(42) 및 하나 또는 그 이상의 퓨즈들(60)은 서로 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 또한, 제2 배선(54) 및 하나 또는 그 이상의 퓨즈들(60)은 동일한 공정에서 함께 형성되거나, 서로 다른 공정에서 개별적으로 형성될 수 있다. 제2 배선(54)과 하나 또는 그 이상의 퓨즈들(60)은 통상적인 증착 및 리플로우 공정에 의하여 형성될 수도 있다.
도 7d를 참조하면, 제2 배선(54)을 덮는 제2 보호층(70)을 형성한다. 제2 보호층(70)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 보호층(70)은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 플라즈마 강화 CVD(PECVD), 또는 원자층 증착법(ALD)를 이용하여 형성할 수 있다. 제2 보호층(70)은 하나 또는 그 이상의 퓨즈들(60)을 덮도록 형성될 수 있다.
도 7e를 참조하면, 하나 또는 그 이상의 퓨즈들(60)을 전체적으로 덮는 퓨즈 보호층(72)을 형성한다. 퓨즈 보호층(72)은, 예를 들어 주변 영역(5)의 하나 또는 그 이상의 퓨즈들(60) 상에 형성된 제2 보호층(70)을 식각하여 형성할 수 있다. 퓨즈 보호층(72)은 간극(gap, 74)에 의하여 제2 보호층(70)과는 이격된다. 간극(74)은 제2 보호층(70)과 퓨즈 보호층(72) 사이에서 제1 배선 절연층(50)을 노출할 수 있다. 또한, 퓨즈 보호층(72)의 양 단부는 최외각에 위치한 퓨즈(60)의 말단에 대하여 돌출되도록 형성할 수 있으며, 이는 퓨즈(60)가 외부 환경으로부터 열 화되는 것을 방지할 수 있다.
도 7f를 참조하면, 제2 보호층(70)과 퓨즈 보호층(72)을 덮는 제2 배선 절연층(80)을 형성한다. 제2 배선 절연층(80)은 BPSG(boron phosphorous silicate glass), PSG(phosphorous silicate glass), SOG(spin-on-glass), PETEOS(plasma-enhanced tetra-ethyl-ortho-silicate), USG (undoped silicate glass), 또는 FOX (densified flowable oxide)를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 이어서, 주변 영역(5) 상에 형성된 제2 배선 절연층(80)을 식각하여, 퓨즈 보호층(72)을 노출하는 퓨즈 개구부(82)를 형성한다. 퓨즈 개구부(82)는 간극(74)의 적어도 일부를 노출하도록 형성될 수 있다. 이에 따라, 제2 배선 절연층(80)은 퓨즈(60) 상에 위치하지 않은 제2 보호층(70)을 완전히 덮도록 형성될 수 있다. 제2 보호층(70)이 노출되지 않으므로, 원하지 않는 습기의 침투를 더 효과적으로 방지할 수 있다. 본 단계에서 공정을 종료하는 경우에는, 도 2의 퓨즈를 포함하는 반도체 소자(100)가 완성될 수 있다.
도 7g를 참조하면, 제2 보호층(70)과 퓨즈 보호층(72) 사이의 노출된 제1 배선 절연층(50)을 더 식각하여 제1 홈(84)을 더 형성한다. 제1 홈(84)의 깊이는 퓨즈(60)의 깊이와 동일하거나, 또는 더 클 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 본 단계에서 공정을 종료하는 경우에는, 도 3의 퓨즈를 포함하는 반도체 소자(200)가 완성될 수 있다.
도 8a 내지 도 8c는 도 4의 퓨즈를 포함하는 반도체 소자(300)를 형성하는 방법을 도시하는 단면도들이다. 발명의 간명한 설명을 위하여, 제3 층간 절연 층(40) 하측의 구성요소에 대한 설명 및 도시는 생략하기로 한다. 본 실시예에서는, 도 7a 내지 도 7d를 참조하여 상술한 공정을 먼저 수행한다.
도 8a를 참조하면, 주변 영역(5) 상에 형성된 제2 보호층(70)을 식각하여, 퓨즈 보호층(72a)을 형성한다. 퓨즈 보호층(72a)은 하나 또는 그 이상의 퓨즈들(60)을 각각 덮는다. 퓨즈 보호층(72a)은 간극(74)에 의하여 제2 보호층(70)과 이격되어 위치하며, 간극(74)은 제2 보호층(70)과 퓨즈 보호층(72a) 사이에서 제1 배선 절연층(50)을 노출할 수 있다. 또한, 하나 또는 그 이상의 퓨즈들(60) 사이의 제1 배선 절연층(50)이 배선간극(74a)에 의하여 노출될 수 있다. 또한, 하나 또는 그 이상의 퓨즈들(60)을 각각 덮는 퓨즈 보호층(72a)의 양 단부는 하나의 퓨즈(60)의 양 단부에 대하여 돌출되도록 형성할 수 있으며, 이는 퓨즈(60)가 외부 환경으로부터 열화되는 것을 방지할 수 있다.
도 8b를 참조하면, 제2 보호층(70)과 퓨즈 보호층(72a)을 덮는 제2 배선 절연층(80)을 형성한다. 이어서, 주변 영역(5) 상에 형성된 제2 배선 절연층(80)을 식각하여, 퓨즈 보호층(72a)을 노출하는 퓨즈 개구부(82)를 형성한다. 퓨즈 개구부(82)는 간극(74)의 적어도 일부를 노출하도록 형성될 수 있다. 이에 따라, 제2 배선 절연층(80)은 퓨즈(60) 상에 위치하지 않은 제2 보호층(70)을 완전히 덮도록 형성될 수 있다. 제2 보호층(70)이 노출되지 않으므로, 원하지 않는 습기의 침투를 더 효과적으로 방지할 수 있다. 이에 따라 도 2의 퓨즈를 포함하는 반도체 소자(100)를 완성한다. 본 단계에서 공정을 종료하는 경우에는, 도 4의 퓨즈를 포함하는 반도체 소자(300)가 완성될 수 있다.
도 8c를 참조하면, 제2 보호층(70)과 퓨즈 보호층(72a) 사이에 노출된 제1 배선 절연층(50)을 더 식각하여 제1 홈(84a)을 형성한다. 또한, 하나 또는 그 이상의 퓨즈(60) 사이에 노출된 제1 배선 절연층(50), 즉 서로 분리된 퓨즈 보호층(72a) 사이에 노출된 제1 배선 절연층(50)을 더 식각하여 제2 홈(86a)을 더 형성한다. 제1 홈(84a) 및 제2 홈(86a)의 깊이는 퓨즈(60)의 깊이와 동일하거나, 또는 더 클 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 본 단계에서 공정을 종료하는 경우에는, 도 5의 퓨즈를 포함하는 반도체 소자(400)가 완성될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 예시적인 반도체 소자의 요구 구성을 개략적으로 도시한 배치도이다.
도 2는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자를 나타내는 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자를 나타내는 단면도이다.
도 4는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자를 나타내는 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자를 나타내는 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 퓨즈를 포함하는 반도체 소자를 나타내는 단면도이다.
도 7a 내지 도 7g는 도 2 또는 도 3의 퓨즈를 포함하는 반도체 소자를 형성하는 방법을 도시하는 단면도들이다.
도 8a 내지 도 8c는 도 4의 퓨즈를 포함하는 반도체 소자를 형성하는 방법을 도시하는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 100, 200, 300, 400, 500: 반도체 소자, 2: 칩 영역,
3: 스크라이브 라인 영역, 4: 셀 영역, 5: 주변회로 영역,
6: 퓨즈부, 10: 반도체 층, 12: 소자분리막,
14c: 셀 영역 트랜지스터, 14p: 주변 영역 트랜지스터,
16c, 16p: 소스/드레인 영역, 20: 제1 층간 절연층, 22: 제1 콘택 플러그,
24: 비트 라인, 26: 제2 층간 절연층, 30: 스토리지 캐패시터,
32: 하부 전극, 34: 유전층, 36: 상부 전극, 40: 제3 층간 절연층,
42: 제1 배선, 44: 제1 보호층, 50: 제1 배선 절연층,
54: 제2 배선, 60, 160: 퓨즈, 70: 제2 보호층,
72, 72a, 172a: 퓨즈 보호층, 74: 간극, 74a: 배선간극,
80: 제2 배선 절연층, 82, 182: 퓨즈 개구부,
84, 84a, 184a: 제1 홈, 86a, 186a: 제2 홈
Claims (10)
- 반도체 층 상에 형성된 절연층;상기 절연층 내에 형성된 배선;상기 배선 상에 형성된 보호층;상기 절연층 내에 형성되고 상기 배선과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들;상기 하나 또는 그 이상의 퓨즈들 상에 형성되고, 상기 보호층과 분리된 퓨즈 보호층; 및상기 보호층과 상기 퓨즈 보호층 사이의 상기 절연층 내에 형성된 제1 홈;을 포함하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 퓨즈 보호층은 상기 하나 또는 그 이상의 퓨즈들을 전체적으로 덮는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 퓨즈 보호층은 하나 또는 그 이상의 라인들로 분리되고, 상기 라인들 각각은 상기 하나 또는 그 이상의 퓨즈들을 개별적으로 각각 덮는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 퓨즈 보호층의 양 단부는 상기 하나 또는 그 이상의 퓨즈들의 가장자리로부터 돌출된 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 하나 또는 그 이상의 퓨즈들 각각의 양 측면은 절연층에 의하여 덮인 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 배선과 상기 하나 또는 그 이상의 퓨즈들은 서로 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 보호층과 상기 퓨즈 보호층은 서로 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 보호층과 상기 퓨즈 보호층 각각은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중의 적어도 어느 하나를 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자.
- 삭제
- 반도체 층 상에 형성된 절연층;상기 절연층 내에 형성된 배선;상기 배선 상에 형성된 보호층;상기 절연층 내에 형성되고, 상기 배선과 전기적으로 연결된 하나 또는 그 이상의 퓨즈들;상기 하나 또는 그 이상의 라인들로 분리되고, 상기 라인들 각각은 상기 하나 또는 그 이상의 퓨즈들을 개별적으로 각각 덮도록 형성되고, 상기 보호층과 분리된 퓨즈 보호층;상기 보호층과 상기 퓨즈 보호층 사이의 상기 절연층 내에 형성된 제1 홈;상기 퓨즈 보호층의 상기 하나 또는 그 이상의 라인들 사이의 상기 절연층 내에 형성된 제2 홈;을 포함하는 퓨즈를 포함하는 반도체 소자.
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