KR20170108765A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 액티브 영역, 상기 제1 액티브 영역과 이격된 제2 액티브 영역, 및 제1 가상의 라인을 따라 상기 제1 액티브 영역과 교차되는 제1 게이트 파트와, 제2 가상의 라인을 따라 상기 제2 액티브 영역과 교차되는 제2 게이트 파트와, 상기 제1 게이트 파트와 상기 제2 게이트 파트를 연결하고, 상기 제1 가상의 라인 및 상기 제2 가상의 라인과 교차되는 제3 가상의 라인을 따라 연장되는 제3 게이트 파트를 포함하는 제1 게이트 라인을 포함하되, 상기 제1 내지 제3 게이트 파트는, 동일 평면 상에 배치된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 로직 셀(logic cell)은 특정한 기능을 하기 위한 반도체 회로의 집적체이다. 이러한 로직 셀은 개별적으로 모듈화되어 특정한 제약 조건을 만족시키는 형태로 최적화되어 다양하게 미리 디자인되어 있다. 이러한 미리 디자인된 로직 셀을 스탠다드 셀(standard cell)이라고 부른다. 이러한 다양한 스탠다드 셀을 이용하여 설계자는 원하는 회로를 디자인 할 수 있다.
이러한 스탠다드 셀의 경우에 공간을 효율적으로 활용하기 위해서 디자인 룰(design rules)의 제약이 있다. 반도체 장치의 미세화 및 집적화 공정이 발달되면서 디자인 룰의 임계 치수(critical dimension)가 점차 줄어들고 있고, 이에 따라 각각의 내부 패턴 간의 단락(short)을 방지하기 위한 그라운드 룰(ground rule) 상의 마진(margin), 즉, 각 패턴간의 최소 거리의 확보가 중요한 문제로 자리잡고 있다. 상기 최소 거리의 확보는 임계 치수(critical dimension)의 산포의 균일성, 패턴의 라인 엣지의 러프니스(line edge roughness, LER) 및 등의 제약 조건을 만족해야만 한다.
본 발명이 해결하려는 과제는, 디자인 룰의 제약 조건 내에서 인접 패턴 간에 최적의 마진을 갖고 배선연결을 위한 접촉 면적을 넓혀주는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 본 발명이 해결하려는 과제는, 디자인 룰의 제약 조건 내에서 인접 패턴 간에 최적의 마진을 갖고 배선연결을 위한 접촉 면적을 넓혀주는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격된 제2 액티브 영역, 및 상기 제1 액티브 영역과 오버랩되고 상기 제2 액티브 영역과 이격되며 제1 방향으로 연장된 제1 게이트 파트과, 상기 제2 액티브 영역과 오버랩되고 상기 제1 액티브 영역과 이격되며 제2 방향으로 연장된 제2 게이트 파트과, 상기 제1 게이트 파트와 상기 제2 게이트 파트를 연결하고, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 제3 게이트 파트를 포함하는 제1 게이트를 포함하되, 상기 제3 방향은, 상기 제1 방향과 예각을 이루며, 상기 제2 방향과 예각을 이루고, 상기 제1 내지 제3 게이트 파트은, 동일 평면 상에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제2 방향을 따라 연장되고, 일부가 상기 제1 액티브 영역과 오버랩되는 제2 게이트와, 상기 제1 방향을 따라 연장되고, 일부가 상기 제2 액티브 영역과 오버랩되는 제3 게이트를 더 포함하되, 상기 제2 게이트와 상기 제3 게이트는 상기 제1 게이트와 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 게이트 파트와 마주보는 상기 제2 게이트의 말단의 일면은, 상기 제3 방향을 향하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 영역과 오버랩되지 않는 상기 제2 게이트의 일부는, 상기 제1 게이트 파트와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제2 방향의 길이는 상기 제2 면의 상기 제2 방향의 길이와 동일하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 상에 상기 제1 액티브 영역과 이격되어 형성되는 제1 컨택과, 상기 제3 게이트 상에 상기 제2 액티브 영역과 이격되어 형성되는 제2 컨택을 더 포함하되, 상기 제1 컨택과 상기 제2 컨택은, 상기 제3 게이트 파트의 중심을 기준으로 대칭되게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨택은, 각각 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨택은 테이퍼진(tapered) 형상으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 측정한 상기 제2 게이트와 상기 제1 게이트 사이의 제1 길이는, 상기 제2 게이트와 상기 제3 게이트 파트 사이의 최단 거리인 제2 길이보다 길 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트와 상기 제1 게이트 사이의 최단 거리와, 상기 제3 게이트와 상기 제1 게이트 사이의 최단 거리는 동일하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트와 상기 제3 게이트는, 상기 제3 게이트 파트의 중심을 기준으로 대칭되게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 게이트 파트의 대칭 중심(point of symmetry) 상에 형성되는 제3 컨택을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 게이트 파트의 폭인 제1 길이는, 상기 제3 게이트 파트의 폭인 제2 길이보다 작게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 게이트 파트는 일체로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트는, 폴리 실리콘 또는 메탈 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트는, 서로 다른 메탈 물질을 포함하는 제1 금속층과 제2 금속층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 영역은, 기판 상에 돌출되어 형성되는 제1 핀(F1)(fin)을 포함하고, 상기 제2 액티브 영역은, 상기 제1 핀(F1)과 평행하게 형성되는 제2 핀(F2)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장되어 형성되는 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역, 상기 제1 및 제2 액티브 영역 사이에 배치되는 중간 영역, 상기 제1 방향과 교차되는 제2 방향으로 연장되는 제1 라인을 따라 형성되고, 일부가 상기 제1 액티브 영역과 오버랩되는 제1 게이트 파트과, 상기 제2 방향으로 연장되고 상기 제1 라인과 이격되는 제2 라인을 따라 형성되고, 일부가 상기 제2 액티브 영역과 오버랩되는 제2 게이트 파트과, 상기 중간 영역에서 상기 제1 게이트 파트와 상기 제2 게이트 파트를 서로 연결하는 제3 게이트 파트를 포함하는 제1 게이트, 상기 제2 라인을 따라 형성되고, 일부가 상기 제1 액티브 영역과 오버랩되는 제2 게이트, 및 상기 제1 라인을 따라 형성되고, 일부가 상기 제2 액티브 영역과 오버랩되는 제3 게이트를 포함하되, 상기 제2 게이트와 상기 제3 게이트는 상기 제1 게이트와 이격되도록 배치되고, 상기 중간 영역과 오버랩되는 상기 제2 게이트의 일부는, 상기 제1 게이트 파트와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제2 방향의 길이는 상기 제2 면의 상기 제2 방향의 길이보다 작게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 중간 영역과 오버랩되는 상기 제2 게이트 또는 상기 제3 게이트의 말단의 일면은, 상기 제3 게이트 파트와 마주보도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 중간 영역과 오버랩되는 상기 제2 게이트 또는 상기 제3 게이트의 일부는, 직각 사다리꼴 형상을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 게이트 파트은, 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 측정한 상기 제2 게이트와 상기 제1 게이트 사이의 제1 길이는, 상기 제2 게이트와 상기 제3 게이트 파트 사이의 최단 거리인 제2 길이보다 길 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트와 상기 제3 게이트는, 상기 제3 게이트 파트의 중심을 기준으로 대칭되게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 또는 제3 게이트와 상기 제1 게이트 사이에 배치되는 층간 절연막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트의 측벽에 형성되는 스페이서를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역, 상기 제1 및 제2 액티브 영역 사이에 배치되는 중간 영역, 일부가 상기 제1 액티브 영역과 오버랩되고, 상기 제2 액티브 영역과 이격되며, 제1 방향으로 연장된 제1 게이트, 상기 제1 방향으로 연장되고, 일부가 상기 제2 액티브 영역과 오버랩되며, 상기 제1 게이트와 이격되는 제2 게이트, 일부가 상기 제1 액티브 영역과 오버랩되고, 상기 제1 게이트 및 상기 제2 액티브 영역과 이격되며, 제2 방향으로 연장되는 제3 게이트 상기 제2 방향으로 연장되고, 일부가 상기 제2 액티브 영역과 오버랩되며, 상기 제3 게이트와 이격되는 제4 게이트, 상기 중간 영역 내의 상기 제2 게이트 상에 형성되는 제1 컨택 파트, 상기 중간영역 내의 상기 제3 게이트 상에 형성되는 제2 컨택 파트, 및 상기 제1 컨택 파트와 상기 제2 컨택 파트를 연결하는 제3 컨택 파트를 포함하되, 상기 중간 영역과 오버랩되는 상기 제1 게이트 또는 상기 제4 게이트의 일부는, 직각 사다리꼴 형상을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 중간 영역과 오버랩되는 제1 게이트의 일부는, 상기 제3 게이트 파트와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제1 방향의 길이는 상기 제2 면의 상기 제1 방향의 길이보다 작게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 컨택 파트의 상면은, 동일 평면 상에 배치되고, 상기 제3 컨택 파트는, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 컨택 파트의 하면은, 상기 제1 또는 제2 컨택 파트의 하면보다 높게 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 컨택 파트의 하면은, 상기 제2 또는 제3 게이트의 상면보다 낮게 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 컨택 파트는, 상기 제2 및 제3 게이트 사이의 층간 절연막 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 게이트의 측면에 형성되는 스페이서를 더 포함하고, 상기 제3 컨택 파트는, 상기 제2 또는 제3 게이트의 측면에 형성되는 스페이서와 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 컨택 파트는 각각 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨택 파트 내지 제3 컨택 파트는 일체로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 중간 영역 내에 위치하는 제2 게이트의 일부는, 상기 제4 게이트와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제1 방향의 길이는 상기 제2 면의 상기 제1 방향의 길이보다 크게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 및 제2 게이트 사이의 최단거리와, 상기 제3 게이트 및 제4 게이트 사이의 최단거리는 동일하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트와 상기 제4 게이트는, 상기 제3 컨택의 중심을 기준으로 대칭되게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 게이트는, 폴리 실리콘을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 게이트는, 서로 다른 메탈 물질을 포함하는 제1 금속층과 제2 금속층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 액티브 영역, 및 상기 제1 액티브 영역과 이격된 제2 액티브 영역을 형성하고, 일부가 상기 제1 액티브 영역과 오버랩되고 제1 방향으로 연장된 제1 게이트 파트와, 상기 제1 방향으로 연장되고 일부가 상기 제2 액티브 영역과 오버랩되는 제2 게이트 파트와, 일부가 상기 제1 액티브 영역과 오버랩되고 제2 방향으로 연장되는 제3 게이트 파트와, 상기 제2 방향으로 연장되고 일부가 상기 제2 액티브 영역과 오버랩되는 제4 게이트 파트와, 상기 제1 내지 제4 게이트 파트를 서로 연결하고, 상기 제1 및 제2 액티브 영역 사이 영역인 중간 영역에 배치되는 제5 게이트 파트를 포함하는 게이트를 형성하고, 상기 제1 게이트 파트 및 상기 제2 게이트 파트와, 상기 제3 게이트 파트 및 상기 제4 게이트 파트가 서로 각각 이격되고, 상기 제5 게이트 파트가 상기 제2 게이트 파트와 상기 제3 게이트 파트를 연결하도록 상기 게이트의 일부를 식각하는 것을 포함하되, 상기 중간 영역과 오버랩되는 상기 제2 게이트 파트 또는 상기 제3 게이트 파트의 일부는, 직각 사다리꼴 형상을 갖는다.
본 발명의 몇몇 실시예에서, 상기 게이트의 일부를 식각하는 것은, 상기 게이트를 마스크를 이용하여 선택적으로 노광(lithography)하고, 상기 노광된 부분을 식각하여 패터닝하는 것을 포함하되, 상기 마스크는 복수의 서브 마스크 패턴을 포함하고, 상기 서브 마스크 패턴은 계단 형상으로 배치되는 패턴(staircase pattern)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 서브 마스크 패턴은, 상기 제1 방향 및 상기 제2 방향을 함께 교차하는 제3 방향으로 연장되는 패턴을 포함하고, 상기 제3 방향은, 상기 제1 방향과 예각을 이루며, 상기 제2 방향과 예각을 이룰 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 제1 영역을 세부적으로 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A-A선을 따라 절단한 단면도이다.
도 4는 도 2의 B-B선을 따라 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 A-A선을 따라 절단한 단면도이다.
도 9는 도 7의 B-B선을 따라 절단한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 113은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 사용되는 계단 형상으로 배치되는 패턴(staircase pattern)을 설명하기 위한 레이아웃 제작도이다.
도 14 내지 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 16을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조방법을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 본 발명의 제1 실시예에 따른 도 1의 제1 영역을 세부적으로 설명하기 위한 레이아웃도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 액티브 영역(101, 103), 게이트 라인(200), 제1 내지 제3 게이트(201, 203, 205), 게이트 컨택(251, 253, 255), 소오스/드레인 컨택(150) 등을 포함한다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1)는 상기 구성요소를 이용하여 플래너(planar) 트랜지스터, BCAT 트랜지스터, 핀(fin)형 트랜지스터로 동작할 수 있다.
구체적으로, 기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판(100)이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(100)은 액티브 영역(101, 103)을 포함할 수 있다. 액티브 영역(101, 103)은 제1 방향(X)으로 연장되어 형성될 수 있다. 액티브 영역(101, 103)은 복수로 형성될 수 있다. 복수의 액티브 영역(101, 103)은 X축 방향과 교차하는 Y축 방향으로 서로 이격되어 배치될 수 있다. 즉, 액티브 영역(101, 103)은 제1 액티브 영역(101)과, 제2 액티브 영역(103)을 포함할 수 있고, 제2 액티브 영역(103)은 제1 액티브 영역(101)과 이격되어 형성될 수 있다. 예를 들어, 제2 액티브 영역(103)은 제1 액티브 영역(101)과 평행하게 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
액티브 영역(101, 103)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 액티브 영역(101, 103)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 제1 액티브 영역(101) 및 제2 액티브 영역(103)은 n형 또는 p형 불순물을 포함할 수 있다. 제1 액티브 영역(101)은, 기판(100) 상에 돌출되어 형성되는 제1 핀(F1)을 포함할 수 있고, 제2 액티브 영역(103)은, 상기 제1 핀(F1)과 평행하게 형성되는 제2 핀(F2)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 및 제2 핀(F1, F2)은 기판(100)과 동일한 물질로 이루어질 수 있다. 예를 들어, 기판(100)이 실리콘으로 이루어질 경우, 제1 및 제2 핀(F1, F2) 역시 실리콘으로 이루어질 수 있다. 한편, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 필요에 따라 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 기판(100)과 핀(F1, F2)은 서로 다른 물질로 이루어질 수도 있다. 본 발명의 몇몇 실시예에서, 핀(F1, F2)은 기판(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에 명확하게 도시하지는 않았으나, 핀(F1, F2)의 단면 형상은 사각형 형상, 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상, 모따기된 형상(즉, 핀(F1, F2)의 모서리 부분이 둥글게 된 형상)을 포함할 수 있다.
게이트 라인(200)은 액티브 영역(101, 103) 상에 형성될 수 있다. 게이트 라인(200)은 액티브 영역(101, 103)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 제2 게이트(201) 라인(200)은 복수로 형성될 수 있다. 복수의 게이트 라인(200)은 X축 방향으로 서로 이격되어 배치될 수 있다. 복수의 게이트 라인(200)은 일정한 간격을 두고 이격될 수 있다. 게이트 라인(200)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 라인(200)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
복수의 게이트 라인(200) 사이에는 제1 내지 제3 게이트(201, 203, 205)가 위치할 수 있다. 복수의 게이트 라인(200)은 일직선으로 연장되는 반면, 제1 게이트(203)는 제1 액티브 영역(101)과 제2 액티브 영역(103) 사이에서 1회 이상 연장 방향이 변경될 수 있다. 기판(100)은 제1 액티브 영역(101)과 제2 액티브 영역(103) 사이의 제1 영역(Ⅰ)과, 그 외의 제2 영역(Ⅱ)으로 나눌 수 있는데, 이하에서는 제1 영역(Ⅰ)을 중간 영역으로 정의하여 설명하도록 한다.
제1 게이트(203)는 제1 게이트 파트 내지 제3 게이트 파트(201A, 201B, 203C)를 포함할 수 있다.
중간 영역(Ⅰ)에 포함된 제1 게이트(203)는 사선 형상(diagonal shape)을 포함할 수 있다. 구체적으로, 제1 게이트 파트(203A)는, 제1 액티브 영역(101)과 오버랩되고 제2 액티브 영역(103)과 이격되며 제1 방향(D1)으로 연장될 수 있다. 제2 게이트 파트(203B)는 제2 액티브 영역(103)과 오버랩되고 제1 액티브 영역(101)과 이격되며 제2 방향(D2)으로 연장될 수 있다. 제3 게이트 파트(203C)는 제1 게이트 파트(203A)와 상기 제2 게이트 파트(203B)를 전기적으로 연결하고, 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 다른 제3 방향(D3)으로 연장될 수 있다. 제1 게이트 파트 내지 제3 게이트 파트(201A, 201B, 203C)는 동일 평면 상에 배치될 수 있다
다만, 제3 방향(D3)은, 제1 방향(D1)과 제1 각도(Θ1)를 이루며, 제2 방향(D2)과는 제2 각도(Θ2)를 이룰 수 있다. 제1 각도(Θ1)는 제3 방향(D3)과 제1 방향(D1)이 이루는 각도 중에서 작은 각도를 의미하고, 제2 각도(Θ2)는 제3 방향(D3)과 제1 방향(D1)이 이루는 각도 중에서 작은 각도를 의미한다. 이때, 제1 각도(Θ1)와 제2 각도(Θ2)는 예각을 이룬다.
제1 게이트 내지 제3 게이트(201, 203, 205)는 각각 서로 이격될 수 있다. 제2 게이트(201)는 상기 제2 방향(D2)을 따라 연장되고, 일부가 제1 액티브 영역(101)과 오버랩될 수 있다. 제3 게이트(205)는 제1 방향(D1)을 따라 연장되고, 일부가 제2 액티브 영역(103)과 오버랩될 수 있다. 제3 게이트(205)와 제1 게이트 파트(203A)는 동일 방향으로 연장될 수 있고, 서로 이격될 수 있다. 마찬가지로, 제2 게이트(201)와 제3 게이트 파트(203C)는 동일 방향으로 연장될 수 있고, 서로 이격될 수 있다.
다르게 표현하면, 제3 게이트(205)와 제1 게이트 파트(203A)는 제1 방향(D1)으로 연장되는 제1 라인(L1) 상에 배치될 수 있고, 제2 게이트(201)와 제3 게이트 파트(203C)는 제2 방향(D2)으로 연장되는 제2 라인(L2) 상에 배치될 수 있다. 제1 라인(L1)과 제2 라인(L2)은 설명의 편의를 위한 가상의 라인이고, 제1 라인(L1)과 제2 라인(L2)은 서로 이격될 수 있다. 이때, 제1 라인(L1)과 제2 라인(L2)은 평행할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 방향(D3)은 제1 라인(L1)과 제2 라인(L2)을 동시에 가로 지르는 사선(diagonal) 방향일 수 있다. 따라서, 제1 방향(D1)과 제3 방향(D3)이 이루는 각도 중 작은 각도은 예각을 이루고, 제2 방향(D2)과 제3 방향(D3)이 이루는 각도 중 작은 각도은 예각을 이룰 수 있다.
상기 중간 영역(Ⅰ)과 오버랩되는 상기 제2 게이트(201)의 일부는, 직각 사다리꼴 형상을 가질 수 있다. 직각 사다리꼴 형상은 각 변이 이루는 각도 중 하나 이상이 직각인 사다리꼴을 의미한다. 직각 사다리꼴 형상의 경우, 직각을 이루지 않는 한 변은 대각선 방향인 제3 방향(D3)을 향할 수 있다. 상기 중간 영역(Ⅰ)과 오버랩되는 상기 제2 게이트(201)의 말단의 일면은, 제3 방향(D3)을 향할 수 있고, 제1 게이트(203)의 제3 게이트 파트(203C)와 마주볼 수 있다. 제 4방향은 사선 방향일 수 있다.
마찬가지로, 상기 중간 영역(Ⅰ)과 오버랩되는 상기 제3 게이트(205)의 일부도, 직각 사다리꼴 형상을 가질 수 있다. 상기 중간 영역(Ⅰ)과 오버랩되는 상기 제3 게이트(205)의 말단의 일면도, 제3 방향(D3)을 향할 수 있고, 제1 게이트(203)의 제3 게이트 파트(203C)와 마주볼 수 있다. 상기 제2 게이트(201)와 상기 제3 게이트(205)는, 상기 제3 게이트 파트(203C)의 중심을 기준으로 대칭되게 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 컨택(251, 253, 255)은 제1 게이트 내지 제3 게이트(201, 203, 205) 상에 형성될 수 있다. 게이트 컨택(251, 253, 255)은 복수의 액티브 영역(101, 103) 사이의 중간 영역(Ⅰ) 상에 형성될 수 있다. 도 1에서, 게이트 컨택(251, 253, 255)은 원형으로 도시되었지만, 이에 한정되는 것은 아니다. 게이트 컨택(251, 253, 255)은 게이트 라인(200)과 오버랩되기만 하면 그 형상 및 크기는 제한되지 안는다. 즉, 게이트 라인(200)의 폭보다 게이트 컨택(251, 253, 255)의 지름이 더 클 수도 있다. 또는, 게이트 컨택(251, 253, 255)의 지름이 게이트 라인(200)의 폭보다 작지만, 게이트 라인(200)과 오버랩되지 않는 부분이 형성될 수도 있다.
게이트 컨택(251, 253, 255)은 도전물질을 포함할 수 있다. 예를 들어, 게이트 컨택(251, 253, 255)은 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 또한 게이트 컨택(251, 253, 255)은 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상일 수 있다. 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 게이트 컨택(251, 253, 255)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 게이트 컨택(251, 253, 255)의 단면 형상은 모따기된 형상일 수 있다. 즉, 게이트 컨택(251, 253, 255)의 모서리 부분이 둥글게 된 형상일 수도 있다
게이트 컨택(251, 253, 255)은 제1 컨택 내지 제3 컨택(251, 253, 255)을 포함할 수 있다. 제1 컨택 내지 제3 컨택(251, 253, 255)은 제1 액티브 영역(101) 및 제2 액티브 영역(103) 사이에 형성될 수 있다. 제1 컨택(251)은 제2 게이트(201) 상에 형성될 수 있다. 제2 컨택(255)은 제1 게이트(203) 상에 형성될 수 있다. 제3 컨택(253)은 제3 게이트(205) 상에 형성될 수 있다. 제1 컨택 내지 제3 컨택(251, 253, 255)은 Z축 방향으로 연장되게 형성될 수 있다.
게이트 컨택(251, 253, 255)은 제1 게이트 내지 제3 게이트(201, 203, 205)와 전기적으로 연결되고, 이를 추후에 메탈 및 비아를 포함하는 배선 구조에 의해 선택적으로 연결되어, 본 발명의 일 실시예에 따른 반도체 장치(1)가 하나의 로직 셀로 기능할 수 있다.
소오스/드레인 컨택(150)은 제1 액티브 영역(101) 또는 제2 액티브 영역(103) 상에 형성될 수 있다. 소오스/드레인 컨택(150)은 제1 액티브 영역(101) 또는 제2 액티브 영역(103)과 전기적으로 접속되도록 형성될 수 있다. 상에 형성될 수 있다. 소오스/드레인 컨택(150)은 복수의 게이트 라인(200) 사이에 배치될 수 있다. 또한, 소오스/드레인 컨택(150)은 제1 게이트(203)와 제2 게이트(201) 사이, 제1 게이트(203)와 제2 게이트(201) 사이에 배치될 수 있다.
소오스/드레인 컨택(150)은 게이트 컨택(251, 253, 255)과 마찬가지로, 도전물질을 포함할 수 있다. 예를 들어, 소오스/드레인 컨택(150)은 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 또한, 소오스/드레인 컨택(150)은 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상일 수 있다. 본 발명이 이러한 형상에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위하여, 소오스/드레인 컨택(150)에 대한 설명을 생략하고 서술하도록 한다.
도 3은 도 2의 A-A선을 따라 절단한 단면도이고, 도 4는 도 2의 B-B선을 따라 절단한 단면도이다.
도 2와 도 3를 참조하면, 기판(100) 상의 제1 액티브 영역(101)과 제2 액티브 영역(103)에는 기판(100) 상에 돌출되어 형성되는 핀(F1, F2)이 배치될 수 있다. 제1 액티브 영역(101)과 제2 액티브 영역(103) 사이의 기판(100) 상에는 소자 분리막(110)이 형성될 수 있다.
소자 분리막(110)은 핀(F1, F2)의 측면 또는 기판(100)의 상면 상에 형성될 수 있다. 소자 분리막(110)(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(213)은 제1 액티브 영역(101), 제2 액티브 영역(103) 및 소자 분리막(110) 상에 컨포멀하게 형성될 수 있다. 게이트 절연막(213) 은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(213)(181)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(213)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
제1 게이트 내지 제3 게이트(201, 203, 205)는 상기 게이트 절연막(213) 상에 형성될 수 있다.
제1 게이트 내지 제3 게이트(201, 203, 205) 사이의 이격된 공간에는 제1 층간 절연막(220)이 채워질 수 있다. 제1 층간 절연막(220)은 제1 게이트 내지 제3 게이트(201, 203, 205) 간의 전기적 절연을 담당할 수 있다. 제1 층간 절연막(220)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 제1 게이트 내지 제3 게이트(201, 203, 205)의 상면과 제1 층간 절연막(220)은 상면은 동일 평면 상에 있을 수 있다.
제1 층간 절연막(220) 상에는 제2 층간 절연막(240)이 형성될 수 있다. 제2 층간 절연막(240)은 제1 층간 절연막(220)과 실질적으로 동일하게 형성될 수 있다.
제2 층간 절연막(240) 내에는 트랜치가 형성될 수 있다. 베리어 메탈(252)은 상기 트랜치의 내면에 컨포멀하게 형성될 수 있다. 즉, 베리어 메탈(252)은 트렌치(T)의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 베리어 메탈(252)은 트랜치의 하면만에 일정 두께로 형성될 수 있다. 베리어 메탈(252)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(252)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 컨택(251, 253, 255)은 베리어 메탈(252) 상에 형성될 수 있다. 게이트 컨택(251, 253, 255)의 상면은 제2 층간 절연막(240)의 상면과 동일 평면 상에 있을 수 있다.
게이트 컨택(251, 253, 255)은 제1 컨택(251)과 제2 컨택(255)을 포함할 수 있다. 제1 컨택(251)은 상기 제2 게이트(201) 상에 상기 제1 액티브 영역(101)과 이격되어 형성될 수 있다. 제2 컨택(255)은 상기 제3 게이트(205) 상에 상기 제2 액티브 영역(103)과 이격되어 형성될 수 있다. 상기 제1 컨택(251)과 상기 제2 컨택(255)은, 상기 제3 게이트 파트(203C)의 중심(O)을 기준으로 대칭되게 배치될 수 있다.
제1 컨택(251) 및 제2 컨택(255)은 제1 게이트(203)와 오버랩되기만 하면 그 형상 및 크기는 제한되지 않는다. 상기 제1 및 제2 컨택(251, 255)은 각각 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 또한, 테이퍼진(tapered) 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 사각형 형상으로 형성될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 반도체 장치(1)는 종래의 직각 패턴에 비해 좁은 공간을 효율적으로 사용할 수 있게 디자인 룰을 충족시키면서도 단락을 방지할 수 있어 반도체 장치(1)의 신뢰성을 높일 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 도 2 내지 도 4를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일하다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
본 발명의 제2 실시예에 따른 반도체 장치(2)의 제1 게이트 내지 제3 게이트(201, 203, 205)는 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 내지 제3 게이트(201, 203, 205)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 내지 제3 게이트(201, 203, 205)는 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 내지 제3 게이트(201, 203, 205)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(213)은 제1 및 제2 핀(F1, F2)과 제1 게이트 내지 제3 게이트(201, 203, 205) 사이에 형성될 수 있다. 게이트 절연막(213)은 제1 및 제2 핀(F1, F2)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(213)은 제1 게이트 내지 제3 게이트(201, 203, 205)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(213)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(213)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)는 스페이서(215)를 더 포함할 수 있다. 스페이서(215)는 제1 게이트 내지 제3 게이트(201, 203, 205)의 적어도 일 측에 배치될 수 있다. 스페이서(215)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 5에서는 스페이서(215)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(215)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(215)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
도면에 명확하게 도시하지는 않았으나, 상승된 소오스 또는 드레인(미도시)은 제1 내지 제3 게이트(201, 203, 205)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 상승된 소오스 또는 드레인(미도시)은 스페이서(215) 및 제1 및 제2 핀(F1, F2)의 측면 상에 접할 수 있다.
한편, 상승된 소오스 또는 드레인(미도시)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스 또는 드레인(미도시)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)의 제1 게이트(203)는 도 2 내지 도 4를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제1 게이트(203)와 실질적으로 동일하다. 다만, 제3 실시예에 따른 반도체 장치(3)는 제2 게이트(201)와 제3 게이트(205)의 형태에서 차이가 있다.
기판(100)은 제1 액티브 영역(101)와 제2 액티브 영역(103) 사이의 영역인 중간 영역(Ⅰ)을 포함할 수 있다. 제1 게이트(203)는 제1 게이트 파트 내지 제3 게이트 파트(203A, 203B, 203C)를 포함할 수 있다.
제1 게이트 파트(203A)는 Y축 방향으로 연장되는 제1 라인(L1)을 따라 형성되고, 일부가 상기 제1 액티브 영역(101)과 오버랩될 수 있다. 제2 게이트 파트(203B)는 Y축 방향으로 연장되고 상기 제1 라인(L1)과 이격되는 제2 라인(L2)을 따라 형성되고, 일부가 상기 제2 액티브 영역(103)과 오버랩될 수 있다. 제3 게이트 파트(203C)는 상기 중간 영역(Ⅰ)에서 상기 제1 게이트 파트(203A)와 상기 제2 게이트 파트(203B)를 서로 전기적으로 연결할 수 있다. 제3 게이트 파트(203C)는 제1 라인(L1)과 제2 라인(L2)을 동시에 교차하는 사선 방향을 향할 수 있다. 상기 사선 방향은 제1 라인(L1)과 예각을 이루고, 제2 라인(L2)과도 예각을 이룰 수 있다.
제2 게이트(201)는 상기 제2 라인(L2)을 따라 형성되고, 일부가 상기 제1 액티브 영역(101)과 오버랩되며, 제2 액티브 영역(103)과 이격되도록 형성될 수 있다. 제3 게이트(205)는 제1 라인(L1)을 따라 형성되고, 일부가 상기 제2 액티브 영역(103)과 오버랩될 수 있다. 즉, 제2 게이트(201)와 제2 게이트 파트(203B)는 동일 라인 상에 이격되어 배치될 수 있고, 제3 게이트(205)와 제1 게이트 파트(203A)도 동일 라인 상에 이격되어 배치될 수 있다.
중간 영역(Ⅰ)과 오버랩되는 제2 게이트(201)의 일부는, 상기 제1 게이트 파트(203A)와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함할 수 있다. 제1 면의 Y축 방향의 길이(b1)는 제2 면의 Y축 방향의 길이(b2)와 동일하게 형성될 수 있다. 중간 영역(Ⅰ)과 오버랩되는 제2 게이트(201)의 일부는, 직각사각형 형상을 가질 수 있다. 즉, 제2 게이트(201)의 일부는 종래 기술과 유사한 형태를 갖도록 형성될 수 있다.
이때, Y축 방향으로 제2 라인(L2)을 따라 잰 제2 게이트(201)와 제1 게이트(203) 간의 거리(f)는, 도 2를 참조하여 설명한 반도체 장치(1)의 제2 게이트(201)와 제1 게이트(203) 간의 거리(d1)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 게이트(205)는 제3 게이트 파트(203C)의 중심(O)을 기준으로, 상기 제2 게이트(201)와 대칭되게 형성될 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 A-A선을 따라 절단한 단면도이다. 도 9는 도 7의 B-B선을 따라 절단한 단면도이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 기판(100), 액티브 영역(101, 103), 제1 내지 제4 게이트(206~209), 게이트 컨택(251, 255, 260)을 포함한다. 게이트 컨택(251, 255, 260)은 제1 컨택 내지 제3 컨택(251, 255, 260)을 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(4)는 상기 구성요소를 이용하여 플래너(planar) 트랜지스터, BCAT 트랜지스터, 핀(fin)형 트랜지스터로 동작할 수 있다.
기판(100)은 제1 액티브 영역(101), 제2 액티브 영역(103), 제1 액티브 영역(101)와 제2 액티브 영역(103) 사이의 영역인 중간 영역(Ⅰ)을 포함할 수 있다.
제1 게이트(206)는 일부가 상기 제1 액티브 영역(101)과 오버랩되고, 상기 제2 액티브 영역(103)과 이격되며, 제1 방향으로 연장될 수 있다. 제2 게이트(207)는 상기 제1 방향으로 연장되고, 일부가 상기 제2 액티브 영역(103)과 오버랩되며, 상기 제1 게이트(206)와 이격될 수 있다. 제3 게이트(208)는 일부가 상기 제1 액티브 영역(101)과 오버랩되고, 상기 제1 게이트(206) 및 상기 제2 액티브 영역(103)과 이격되며, 제2 방향으로 연장될 수 있다. 제4 게이트(209)는 상기 제2 방향으로 연장되고, 일부가 상기 제2 액티브 영역(103)과 오버랩되며, 상기 제3 게이트(208)와 이격될 수 있다. 제3 게이트(208)와 제4 게이트(209)는 제1 라인(L1) 상에 위치할 수 있고, 제1 게이트(206)와 제2 게이트(207)는 제1 라인(L1)과 이격되는 제2 라인(L2) 상에 위치할 수 있다. 제1 라인(L1)은 제2 라인(L2)과 평행할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 게이트 내지 제4 게이트(206-209)는, 폴리 실리콘을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 상기 제1 게이트 내지 제4 게이트(206-209)는, 서로 다른 메탈 물질을 포함하는 제1 금속층(MG1)과 제2 금속층(MG2)을 포함할 수 있다.
중간 영역(Ⅰ) 내의 제1 게이트 내지 제4 게이트(206-209)는, 직각 사다리꼴 형상을 포함할 수 있다. 구체적으로, 상기 중간 영역(Ⅰ)과 오버랩되는 제1 게이트(206)의 일부는, 상기 제3 게이트 파트(206C)와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제1 방향의 길이(i1)는 상기 제2 면의 상기 제1 방향의 길이(i2)보다 작게 형성될 수 있다. 즉, 상기 제2 게이트(207)와 마주보는 상기 제1 게이트(206)의 말단의 일면은, 상기 제1 방향 및 제2 방향을 가로지르는 제3 방향을 향하도록 형성될 수 있다.
반면, 상기 중간 영역(Ⅰ) 내에 위치하는 제2 게이트(207)의 일부는, 상기 제4 게이트(209)와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제1 방향의 길이(k1)는 상기 제2 면의 상기 제1 방향의 길이(k2)보다 크게 형성될 수 있다. 즉, 상기 제2 게이트(207)와 마주보는 상기 제1 게이트(206)의 말단의 일면은, 상기 제1 방향 및 제2 방향을 가로지르는 제3 방향을 향하도록 형성될 수 있다. 이때, 중간 영역(Ⅰ) 내의, 제1 게이트(206)의 말단의 일면과 제2 게이트(207)의 말단의 일면은 서로 마주보도록 형성될 수 있고, 일정한 거리(g)로 이격될 수 있다.
상기 제1 게이트(206)와 상기 제4 게이트(209)는, 상기 제3 컨택(253)의 중심(O)을 기준으로 대칭되게 배치될 수 있다. 따라서, 상기 중간 영역(Ⅰ)과 오버랩되는 제4 게이트(209)의 일부는, 상기 제2 게이트 파트(206B)와 마주보는 제1 면과, 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 면의 상기 제2 방향의 길이(j1)는 상기 제2 면의 상기 제2 방향의 길이(j2)보다 작게 형성될 수 있다. 또한, 상기 제1 게이트(206) 및 제2 게이트(207) 사이의 최단거리(g)와, 상기 제3 게이트(208) 및 제4 게이트(209) 사이의 최단거리(g)는 동일하게 형성될 수 있다.
도 7 내지 도 9를 참조하면, 제1 컨택(251)은 상기 제1 게이트(206) 상에 상기 제1 액티브 영역(101)과 이격되어 형성되고, 제3 컨택(255)은 상기 제3 게이트(208) 상에 상기 제2 액티브 영역(103)과 이격되어 형성될 수 있다. 제2 컨택(260)은 제2 게이트(207)와 제3 게이트(208)를 전기적으로 연결할 수 있다.
제2 컨택(260)은 제1 컨택 파트 내지 제3 컨택 파트(261, 263, 265)를 포함할 수 있다. 제1 컨택 파트(261)는 상기 중간 영역(Ⅰ) 내의 상기 제2 게이트(207) 상에 형성되고, 제1 액티브 영역(101)와 이격될 수 있다. 제2 컨택 파트(265)는 상기 중간 영역(Ⅰ) 내의 상기 제3 게이트(208) 상에 형성되고, 제2 액티브 영역(103)과 이격될 수 있다. 제3 컨택 파트(263)는 상기 제1 컨택 파트(261)와 상기 제2 컨택 파트(265)를 전기적으로 연결할 수 있다.
반도체 소자를 제조할 때, 그 디자인 룰(design rule)이 점차로 미세해지고, 이에 따라 패터닝을 하기가 더욱 어려워진다. 따라서, 패터닝을 할 때, 임계 치수(critical dimension)의 균일성, 패턴의 라인 엣지의 러프니스(line edge roughness, LER) 및 패턴이 잘못 형성될 때를 대비하여 마진을 확보하기 위한 오버레이 텀(overlay term) 등을 고려하여 단락(short)이 일어나지 않도록 해야 한다. 따라서, 본 발명의 제4 실시예에 따른 반도체 소자는 상기와 같이 제1 컨택(251) 및 제3 컨택(255)과 제2 컨택(260)의 거리가 최대가 되어야 반도체 소자의 신뢰성을 보장할 수 있다.
제2 컨택(260)은 적어도 하나의 굴곡 부분을 포함하는 형상일 수 있다. 구체적으로, 제2 컨택(260)은 제1 라인(L1)을 따라 제3 게이트(208) 상에 형성되는 제1 컨택 파트(261)와, 제2 라인(L2)을 따라 제2 게이트(207) 상에 형성되는 제2 컨택 파트(265)와, 상기 제1 컨택 파트(261) 및 제2 컨택 파트(265)와 접하고, 사선 방향으로 형성되는 제3 컨택 파트(263)를 포함할 수 있다. 제3 컨택 파트(263)는 제1 라인(L1)과 제2 라인(L2)과 예각을 이루는 방향으로 형성될 수 있다.
제2 컨택(260)은 제2 컨택(260)의 대칭 중심(O)에서 멀어지는 방향으로 볼록한 형상일 수 있다. 제2 컨택(260)과 제1 컨택(251) 간의 최단 거리는 제2 컨택(260)의 대칭 중심(O)과 제1 컨택(251) 간의 거리(h)가 될 수 있다. 이는 제2 컨택(260)의 볼록한 형상에 의해 제2 컨택(260)과 제1 컨택(251) 간의 거리가 더욱 멀어지기 때문이다. 제2 컨택(260)과 제3 컨택(255) 간의 최단 거리는 제2 컨택(260)의 대칭 중심(O)과 제3 컨택(255) 간의 거리(h)가 될 수 있다. 제1 컨택(251)과 제3 컨택(255)은 제2 컨택(260)의 대칭 중심(O)을 기준으로 대칭되게 형성될 수 있다.
도 8을 참조하면, 제1 게이트(206) 상에는 제1 컨택(251)이 형성되고, 제2 게이트(207) 상에는 제2 컨택(260)의 제1 컨택 파트(261)가 형성될 수 있다. 제1 컨택(251) 및 제2 컨택(260)은 제2 층간 절연막(240) 내에 형성될 수 있다.
제2 층간 절연막(240) 내에는 트랜치가 형성될 수 있다. 베리어 메탈(252)은 상기 트랜치의 내면에 컨포멀하게 형성될 수 있다. 즉, 베리어 메탈(252)은 트렌치(T)의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 베리어 메탈(252)은 트랜치의 하면만에 일정 두께로 형성될 수 있다. 도면에 명확하게 도시하지는 않았으나, 베리어 메탈(252)은 생략될 수 있다.
제1 컨택(251)과 제2 컨택(260)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 컨택(251)에 포함된 물질의 조성과 제2 컨택(260)에 포함된 물질의 조성은 상이 할 수 있다. 즉, 제1 컨택(251)과 제2 컨택(260)은 서로 다른 공정을 통하여 형성될 수 있다. 제2 컨택(260)의 경우, 베리어 메탈(252)을 생략하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 9를 참조하면, 제2 컨택(260)은 제1 컨택 파트(261), 제2 컨택 파트(265), 및 제3 컨택 파트(263)를 포함할 수 있다. 제1 컨택 파트(261)는 제2 게이트(207) 상에 형성되고, 제2 컨택 파트(265)는 제3 게이트(208) 상에 형성될 수 있다. 제3 컨택 파트(263)는 제1 층간 절연막(220) 또는 제2 층간 절연막(240) 상에 형성될 수 있다.
제1 컨택 파트 내지 제3 컨택 파트(261, 263, 265)는 각각 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 제1 컨택 파트(261)와 제2 컨택 파트(265)는 동일한 물질로 구성될 수 있다. 즉, 제1 컨택 파트(261)와 제2 컨택 파트(265)는 동일 공정을 통하여 형성될 수 있다. 제3 컨택 파트(263)는 제1 컨택 파트(261)와 제2 컨택 파트(265) 사이에 위치하여 제1 컨택 파트(261)와 제2 컨택 파트(265)를 전기적으로 연결할 수 있다. 제3 컨택 파트(263)는 제1 컨택 파트(261) 및 제2 컨택 파트(265)과 다른 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 컨택 파트 내지 제3 컨택 파트(261, 263, 265)는 동일한 물질로, 일체로 형성될 수 있다.
제1 컨택 파트 내지 제3 컨택 파트(261, 263, 265)의 상면은, 동일 평면 상에 배치될 수 있다. 제3 컨택 파트(263)의 하면은, 상기 제1 컨택 파트(261) 또는 제2 컨택 파트(265)의 하면보다 높게 위치할 수 있다. 즉, 제3 컨택 파트(263)는 제2 층간 절연막(240) 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치(5)를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는, 도 7을 기초로 설명한 본 발명의 제4 실시예에 따른 반도체 장치(4)와 실질적으로 동일할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)의 제2 컨택(260)은 제1 컨택 파트(261), 제2 컨택 파트(265), 및 제2 컨택 파트(264)를 포함할 수 있다. 이때, 제1 컨택 파트(261)는 제2 게이트(207) 상에 형성되고, 제2 컨택 파트(265)는 제3 게이트(208) 상에 형성될 수 있다. 제2 컨택 파트(264)는 제1 층간 절연막(220) 상에 형성될 수 있다.
제1 컨택 파트 내지 제2 컨택 파트(261, 264, 265)의 상면은, 동일 평면 상에 배치될 수 있다. 제3 컨택 파트(264)의 하면은, 제1 컨택 파트(261) 또는 제2 컨택 파트(265)의 하면보다 낮게 위치할 수 있다. 또한, 제3 컨택 파트(264)의 하면은, 제2 게이트(207) 또는 제3 게이트(208)의 상면보다 낮게 위치할 수 있다. 따라서, 제3 컨택 파트(264)는 제2 게이트(207) 또는 제3 게이트(208)의 측면에 형성된 스페이서(215)와 접할 수 있다. 또한, 제3 컨택 파트(264)는 제1 층간 절연막(220) 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 도 7 내지 도 9를 참조하여 설명한 본 발명의 제4 실시예에 따른 반도체 장치(4)와 실질적으로 동일하다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
본 발명의 제6 실시예에 따른 반도체 장치(6)의 제1 게이트 내지 제4 게이트(206~209)는 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 내지 제4 게이트(206~209)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트(203) 내지 제4 게이트는 은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도면에 명확하게 도시하지는 않았으나, 상승된 소오스 또는 드레인(미도시)은 제1 내지 제4 게이트(206~209)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 상승된 소오스 또는 드레인(미도시)은 스페이서(215) 및 제1 및 제2 핀(F1, F2)의 측면 상에 접할 수 있다.
한편, 상승된 소오스 또는 드레인(미도시)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스 또는 드레인(미도시)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)의 제조 방법은 우선, 제1 액티브 영역(101), 및 상기 제1 액티브 영역(101)과 이격된 제2 액티브 영역(103)을 형성한다.
이어서, H형 게이트(301)를 형성한다. H형 게이트(301)는 제1 게이트 파트 내지 제5 게이트 파트(301A~301E)를 포함한다.
제1 게이트 파트(301A)는 일부가 상기 제1 액티브 영역(101)과 오버랩되고 제1 방향으로 연장될 수 있다. 제2 게이트 파트(301B)는 상기 제1 방향으로 연장되고 일부가 상기 제2 액티브 영역(103)과 오버랩될 수 있다. 제3 게이트 파트(301C)는 일부가 상기 제1 액티브 영역(101)과 오버랩되고 제2 방향으로 연장될 수 있다. 제4 게이트 파트(301D)는 상기 제2 방향으로 연장되고 일부가 상기 제2 액티브 영역(103)과 오버랩될 수 있다. 제5 게이트 파트(301E)는, 상기 제1 게이트 파트 내지 제4 게이트 파트(301A~301D)를 서로 연결하고, 상기 제1 및 제2 액티브 영역(101, 103) 사이 영역인 중간 영역(Ⅰ)에 배치될 수 있다.
이어서, 도 12b를 참조하면, 상기 H형 게이트(301)의 일부를 식각한다. 상기 H형 게이트(301)의 일부를 식각하는 것은, H형 게이트(301)를 마스크를 이용하여 선택적으로 노광(lithography)하고, 상기 노광된 부분을 식각하여 패터닝하는 것을 포함할 수 있다.
구체적으로, 상기 제1 게이트 파트(301A) 및 상기 제2 게이트 파트(301B)가 서로 이격되고, 상기 제3 게이트 파트(301C) 및 상기 제4 게이트 파트(301D)가 서로 이격되며, 상기 제5 게이트 파트(301E)가 상기 제2 게이트 파트(301B)와 상기 제3 게이트 파트(301C)를 연결하도록 상기 게이트의 일부를 식각한다. 이때, 상기 중간 영역(Ⅰ)과 오버랩되는 상기 제2 게이트 파트(301B) 또는 상기 제3 게이트 파트(301C)의 일부는, 직각 사다리꼴 형상을 가질 수 있다.
상기 식각에 이용되는 마스크는 복수의 서브 마스크 패턴(311, 313)을 포함한다. 상기 서브 마스크 패턴(311, 313)은, 계단형 패턴, 직각 패턴, 사선형 패턴 등을 포함할 수 있다.
예를 들어, 서브 마스크 패턴(311, 313)은 제1 방향으로 연장되는 제1 식각 파트, 제1 식각 파트(311A)와 이격되도록 제2 방향으로 연장되는 제2 식각 파트(311B), 제1 식각 파트(311A)과 제2 식각 파트(311B)을 연결하고, 제3 방향으로 연장되는 제3 식각 파트(311C)를 포함한다. 제3 방향은, 상기 제1 방향과 직각을 이루며, 상기 제2 방향과도 직각을 이룰 수 있다. 즉, 서브 마스크 패턴(311)은 계단형 패턴 또는 직각 패턴일 수 있다. 제1 서브 마스크 패턴(311)은 제1 게이트(203)와 제2 게이트(201) 사이에 배치되고, 제2 서브 마스크 패턴(313)은 제3 게이트(205)와 제4 게이트 사이에 배치될 수 있다.
상기 서브 마스크 패턴(311, 313)은 노광 과정에서 사선 형태로 H형 게이트(301)를 식각할 수 있고, 그 결과, 도 1을 참조하여 설명한 제1 게이트 내지 제3 게이트(201, 203, 205)가 형성될 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 사용되는 계단 형상으로 배치되는 패턴(staircase pattern)을 설명하기 위한 레이아웃 제작도이다.
도 13을 참조하면, 상기 서브 마스크 패턴(315)은 계단 형상으로 배치되는 패턴(staircase pattern)일 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 서브 마스크 패턴(315)은 비(非)계단 패턴(non-staircase pattern)일 수도 있다. 서브 마스크 패턴(315)이 계단 형상으로 배치되는 패턴(staircase pattern)인 경우에는 패터닝 과정에서 게이트를 높은 확률로 사선 형상(316)으로 패터닝될 수 있다.
도 14 내지 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14를 참조하면, 서브 마스크 패턴(321)은 제1 방향으로 연장되는 제1 식각 파트(321A), 제1 식각 파트(311A)와 이격되도록 제2 방향으로 연장되는 제2 식각 파트(321B), 제1 식각 파트(321A)와 제2 식각 파트(321B)를 연결하고, 제3 방향으로 연장되는 제3 식각 파트(321C)를 포함한다. 제3 방향은, 상기 제1 방향과 예각을 이루며, 상기 제2 방향과도 예각을 이룰 수 있다. 즉, 서브 마스크 패턴(321)은 사선형 패턴일 수 있다. 제1 식각 파트(321A) 또는 제2 식각 파트(321B) 의 길이는 얼마든지 연장될 수 있다. 제3 식각 파트(321C)는 사선 방향으로 연장될 수 있으며, 제3 식각 파트(321C)의 각도가 달라짐에 따라, 식각되는 게이트 패턴의 각도도 조절될 수 있다.
상기 서브 마스크 패턴(321)은 노광 과정에서 사선 형태로 H형 게이트(301)를 식각할 수 있고, 그 결과, 도 1을 참조하여 설명한 제1 게이트 내지 제3 게이트가 형성될 수 있다.
도 15 및 도 16을 참조하면, 도 15 및 도 16의 서브 마스크 패턴(331, 3421)은 도 14를 참조하여 설명한 서브 마스크 패턴(321)과 실질적으로 동일할 수 있다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 17을 참조하면, 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)의 도전형은 서로 다를 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)의 도전형은 동일할 수 있다. 상기 반도체 장치(13)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~6)를 포함할 수 있다.
다음, 도 18을 참조하면, 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다.
본 발명의 몇몇 실시예에서, 제13 트랜지스터(412)와 제14 트랜지스터(422)의 도전형은 서로 다를 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제13 트랜지스터(412)와 제14 트랜지스터(422)의 도전형은 동일할 수 있다. 상기 반도체 장치(13)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~6)를 포함할 수 있다.
한편, 도 18에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나를 채용할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~6)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~6)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 21은 태블릿 PC(1200)을 도시한 도면이고, 도 22는 노트북(1300)을 도시한 도면이며, 도 23은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 액티브 영역 103: 제2 액티브 영역
200: 게이트 라인 203: 제1 게이트
201: 제2 게이트 205: 제3 게이트
251, 253, 355: 컨택

Claims (20)

  1. 제1 액티브 영역;
    상기 제1 액티브 영역과 이격된 제2 액티브 영역; 및
    제1 가상의 라인을 따라 상기 제1 액티브 영역과 교차되는 제1 게이트 파트와, 제2 가상의 라인을 따라 상기 제2 액티브 영역과 교차되는 제2 게이트 파트와, 상기 제1 게이트 파트와 상기 제2 게이트 파트를 연결하고, 상기 제1 가상의 라인 및 상기 제2 가상의 라인과 교차되는 제3 가상의 라인을 따라 연장되는 제3 게이트 파트를 포함하는 제1 게이트 라인을 포함하되,
    상기 제1 내지 제3 게이트 파트는, 동일 평면 상에 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 가상의 라인을 따라 연장되고, 상기 제1 액티브 영역과 교차되는 제2 게이트 라인과,
    상기 제1 가상의 라인을 따라 연장되고, 상기 제2 액티브 영역과 교차되는 제3 게이트 라인을 더 포함하되,
    상기 제2 게이트 라인과 상기 제3 게이트 라인은 상기 제1 게이트 라인과 이격되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제3 게이트 파트와 마주보는 상기 제2 게이트의 말단면은, 상기 제3 가상의 라인이 연장되는 방향과 실질적으로 평행한 방향으로 형성되는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제2 게이트 라인은 상기 제1 게이트 파트와 마주보는 제1 면과, 상기 제1 면에 실질적으로 평행하고 상기 제1 면과 반대되는 제2 면을 포함하되, 상기 제1 및 제2 면은 상기 제1 액티브 영역과 오버랩되지 않고, 상기 제1 및 제2 면은 상기 말단면과 연결되고,
    상기 제1 면의 길이는 상기 제2 면의 길이와 실질적으로 동일하고, 상기 길이들은 상기 제1 면이 연장되는 방향과 실질적으로 평행한 방향으로 측정되는 반도체 장치.
  5. 제 2항에 있어서,
    상기 제2 게이트 라인 상에 형성되는 제1 컨택과,
    상기 제3 게이트 라인 상에 형성되는 제2 컨택을 더 포함하되,
    상기 제1 컨택과 상기 제2 컨택은, 사이 제1 액티브 영역과 상기 제2 액티브 영역 사이에 형성되고, 상기 제1 컨택은 상기 제2 컨택과 회전 대칭인 반대되는 위치에 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 또는 제2 게이트 파트의 폭인 제1 길이는, 상기 제3 게이트 파트의 폭인 제2 길이보다 작게 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 게이트 라인은, 서로 다른 메탈 물질을 포함하는 제1 금속층과 제2 금속층을 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 액티브 영역은, 기판 상에 돌출되어 형성되는 제1 핀(F1)(fin)을 포함하고,
    상기 제2 액티브 영역은, 상기 제1 핀(F1)과 평행하게 형성되는 제2 핀(F2)을 포함하는 반도체 장치.
  9. 제1 방향으로 연장되어 형성되는 제1 액티브 영역;
    상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역;
    상기 제1 및 제2 액티브 영역 사이에 배치되는 중간 영역;
    상기 제1 방향과 교차되는 제2 방향으로 연장되는 제1 가상의 라인을 따라 상기 제1 액티브 영역과 교차되는 제1 게이트 파트와, 상기 제2 방향으로 연장되는 제2 가상의 라인을 따라 상기 제2 액티브 영역과 교차되는 제2 게이트 파트와, 상기 중간 영역에서 상기 제1 게이트 파트와 상기 제2 게이트 파트를 서로 연결하는 제3 게이트 파트를 포함하는 제1 게이트 라인;
    상기 제2 가상의 라인을 따라 상기 제1 액티브 영역과 교차되고, 제1 말단부가 상기 중간 영역에 형성되는 제2 게이트 라인; 및
    상기 제1 가상의 라인을 따라 상기 제2 액티브 영역과 교차되고, 제2 말단부가 상기 중간 영역에 형성되는 제3 게이트 라인을 포함하되,
    상기 제2 게이트 라인과 상기 제3 게이트 라인은 상기 제1 게이트 라인과 이격되도록 배치되고,
    상기 제2 게이트 라인의 상기 제1 말단부는, 상기 중앙 영역의 제1 면과 제2 면을 포함하고,
    상기 제1 면은 상기 제1 게이트 파트와 마주보고, 상기 제2 면은 상기 제1 면과 평행하고, 상기 제1 면은 상기 제2 면과 반대되고,
    상기 제1 면의 상기 제2 방향의 길이는 상기 제2 면의 상기 제2 방향의 길이보다 작게 형성되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 게이트 라인의 상기 제1 말단부는 상기 제3 게이트 파트와 마주보는 제1 말단면을 포함하고, 상기 제1 말단면은 상기 제1 및 제2 면과 연결되고, 상기 제3 게이트 라인의 상기 제2 말단부는 상기 제1 말단면과 실질적으로 평행한 제2 말단면을 포함하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 및 제2 말단부는 직각 사다리꼴 형상을 갖는 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1 내지 제3 게이트 파트는, 동일 평면 상에 배치되는 반도체 장치.
  13. 제 9항에 있어서,
    상기 제1 가상의 라인을 따라 측정한 상기 제2 게이트 라인과 상기 제1 게이트 라인 사이의 제1 길이는, 상기 제2 게이트 라인과 상기 제3 게이트 파트 사이의 최단 거리보다 긴 반도체 장치.
  14. 제 9항에 있어서,
    상기 제2 게이트 라인과 상기 제3 게이트 라인은, 상기 제3 게이트 파트 상에서 회전 대칭되게 형성되는 반도체 장치.
  15. 제1 액티브 영역;
    상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역;
    상기 제1 및 제2 액티브 영역 사이에 배치되는 중간 영역;
    제1 가상의 라인을 따라 상기 제1 액티브 영역과 교차되고, 제1 말단부가 상기 중간 영역에 형성되는 제1 게이트 라인;
    상기 제1 가상의 라인을 따라 상기 제2 액티브 영역과 교차되고, 제2 말단부가 상기 중간 영역에 형성되는 제2 게이트 라인;
    제2 가상의 라인을 따라 상기 제1 액티브 영역과 교차되고, 제3 말단부가 상기 중간 영역에 형성되는 제3 게이트 라인;
    상기 제2 가상의 라인을 따라 상기 제2 액티브 영역과 교차되고, 제4 말단부가 상기 중간 영역에 형성되는 제4 게이트 라인;
    상기 중간 영역 내의 상기 제2 게이트 라인 상에 형성되는 제1 컨택 파트;
    상기 중간 영역 내의 상기 제3 게이트 라인 상에 형성되는 제2 컨택 파트; 및
    상기 제1 컨택 파트와 상기 제2 컨택 파트를 연결하는 제3 컨택 파트를 포함하되,
    상기 제1 내지 제4 말단부는, 직각 사다리꼴 형상을 갖는 반도체 장치.
  16. 제 15항에 있어서,
    제1 게이트 라인의 상기 제1 말단부는, 상기 중간 영역의 상기 제3 게이트 라인과 마주보는 제1 면과, 상기 제1 면에 반대되고 상기 제1 면에 평행한 제2 면을 포함하되, 상기 제1 가상의 라인의 방향으로 연장되는 상기 제1 면의 길이는 상기 제1 가상의 라인의 방향으로 연장되는 상기 제2 면의 길이보다 작게 형성되는 반도체 장치.
  17. 제 15항에 있어서,
    상기 제1 내지 제3 컨택 파트의 상면은, 동일 평면 상에 배치되고,
    상기 제3 컨택 파트는, 상기 제1 가상의 라인 및 상기 제2 가상의 라인과 교차하는 제3 가상의 라인으로 연장되도록 형성되는 반도체 장치.
  18. 제 15항에 있어서,
    상기 제3 컨택 파트의 하면은, 상기 제1 또는 제2 컨택 파트의 하면보다 높게 위치하는 반도체 장치.
  19. 제 15항에 있어서,
    상기 제3 컨택 파트의 하면은, 상기 제2 또는 제3 게이트 라인의 상면보다 낮게 위치하는 반도체 장치.
  20. 제 15항에 있어서,
    상기 제3 컨택 파트는, 상기 제2 및 제3 게이트 라인 사이의 층간 절연막 상에 형성되는 반도체 장치.
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