KR20170066911A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 제1 방향으로 연장되는 핀형 패턴, 상기 핀형 패턴을 감싸되, 상기 핀형 패턴의 상부를 노출시키는 소자 분리막, 상기 소자 분리막 및 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극을 상기 제2 방향으로 분리 시키고, 제1 물질을 포함하는 게이트 분리막 및 상기 소자 분리막 상에 상기 핀형 패턴의 측면을 채우고, 상기 제1 물질과 다른 제2 물질을 포함하는 층간 절연막을 포함한다.

Description

반도체 장치 {Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 전극을 커팅하는 분리막을 이용하여 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 핀형 패턴, 상기 핀형 패턴을 감싸되, 상기 핀형 패턴의 상부를 노출시키는 소자 분리막, 상기 소자 분리막 및 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극을 상기 제2 방향으로 분리 시키고, 제1 물질을 포함하는 게이트 분리막 및 상기 소자 분리막 상에 상기 핀형 패턴의 측면을 채우고, 상기 제1 물질과 다른 제2 물질을 포함하는 층간 절연막을 포함한다.
상기 핀형 패턴은 서로 제1 방향으로 이격되는 제1 핀형 패턴과, 제2 핀형 패턴을 포함하고, 상기 게이트 분리막은 상기 제1 및 제2 핀형 패턴 사이에 형성되고, 상기 제1 방향으로 연장될 수 있다.
상기 게이트 전극은 서로 제1 방향으로 이격되는 제1 내지 제3 게이트 전극을 포함하고, 상기 게이트 분리막은 상기 제2 게이트 전극을 분리시키고, 상기 제1 및 제3 게이트 전극과는 접하지 않을 수 있다.
상기 소자 분리막 내에 상기 제1 방향으로 형성되고, 상기 게이트 전극을 상기 제2 방향으로 분리시키는 제1 트렌치를 더 포함하고,
상기 게이트 분리막은 상기 제1 트렌치를 채울 수 있다.
상기 게이트 분리막은 상기 제1 트렌치의 바닥면과 측면에 컨포말하게 형성되는 외부 게이트 분리막과, 상기 외부 게이트 분리막 상에 상기 제1 트렌치를 완전히 채우는 내부 게이트 분리막을 포함할 수 있다.
상기 외부 게이트 분리막은 폴리 실리콘(Poly-Si)을 포함할 수 있다.
상기 게이트 분리막의 스트레스 특성은 상기 층간 절연막의 스트레스 특성과 서로 다를 수 있다.
상기 게이트 분리막은 압축 스트레스 특성을 가지고, 상기 층간 절연막은 인장 스트레스 특성을 가질 수 있다.
상기 게이트 분리막은 서로 제2 방향으로 이격된 제1 및 제2 게이트 분리막을 포함하고, 상기 핀형 패턴은 상기 제1 및 제2 게이트 분리막 사이에 형성될 수 있다.
여기서, 상기 핀형 패턴과 상기 제1 게이트 분리막 사이에 형성되는 제2 트렌치와, 상기 제2 트렌치 내에 형성되는 제3 게이트 분리막을 더 포함할 수 있다.
상기 제2 트렌치의 상기 제1 방향의 길이는 상기 제1 게이트 분리막의 제1 방향의 길이보다 짧을 수 있다.
상기 제2 트렌치는 상기 게이트 전극을 상기 제2 방향으로 분리시킬 수 있다.
상기 게이트 전극은 서로 제1 방향으로 이격되는 제1 및 제2 게이트 전극을 포함하고, 상기 제2 트렌치는 상기 제1 및 제2 게이트 전극 사이에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 게이트 전극, 상기 제1 게이트 전극을 분리시키고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 분리막, 상기 제1 게이트 전극을 분리시키고, 상기 제2 방향으로 연장되고, 상기 제1 게이트 분리막과 상기 제1 방향으로 이격되는 제2 게이트 분리막, 상기 제1 및 제2 게이트 분리막 사이에 형성되는 제1 액티브 영역 및 상기 제1 액티브 영역과 상기 제1 게이트 분리막 사이에 형성되는 제3 게이트 분리막을 포함하되, 상기 제1 및 제3 게이트 분리막 사이에는 액티브 영역이 형성되지 않는다.
상기 제3 게이트 분리막의 상기 제2 방향의 길이는 상기 제1 게이트 분리막의 상기 제2 방향의 길이보다 짧을 수 있다.
여기서, 제1 게이트 전극의 측면에 형성되고, 제1 물질을 포함하는 제1 층간 절연막을 더 포함할 수 있다.
상기 게이트 분리막은 상기 제1 물질을 포함하지 않을 수 있다.
제1 방향으로 연장되고, 상기 제1 게이트 전극의 양측에 각각 위치하는 제2 및 제3 게이트 전극을 더 포함하고, 상기 제1 게이트 분리막은 상기 제2 및 제3 게이트 전극을 분리시킬 수 있다.
기판 상에 돌출되고, 상기 제2 방향으로 연장되는 핀형 패턴과, 상기 핀형 패턴의 측면의 일부를 감싸는 소자 분리막을 더 포함하고, 상기 제1 내지 제3 게이트 전극은 상기 소자 분리막 및 상기 핀형 패턴 상에 형성될 수 있다.
제1 액티브 영역과 상기 제2 게이트 분리막 사이에 형성되는 제4 게이트 분리막을 더 포함하되, 상기 제2 및 제4 게이트 분리막 사이에는 액티브 영역이 형성되지 않을 수 있다.
상기 제4 게이트 분리막은 상기 제2 및 제3 게이트 전극을 분리시키되, 상기 제1 게이트 전극을 분리시키지 않을 수 있다.
상기 제3 게이트 분리막은 제2 및 제3 게이트 전극을 분리시키고,
상기 제1 내지 제3 게이트 전극의 각각의 측면에 형성되는 제1 층간 절연막과,
상기 제1 내지 제3 게이트 전극, 제1 층간 절연막 및 제1 내지 제3 게이트 분리막 상에 형성되는 제2 층간 절연막과,
여기서, 상기 제2 층간 절연막을 관통하여 상기 제3 게이트 분리막에 의해서 분리된 제2 게이트 전극을 다시 전기적으로 연결하는 제1 연결패턴을 더 포함할 수 있다.
여기서, 상기 제2 층간 절연막을 관통하여 상기 제3 게이트 분리막에 의해서 분리된 제1 게이트 전극을 다시 전기적으로 연결하는 제2 연결패턴을 더 포함할 수 있다.
상기 제1 연결패턴과 상기 제2 연결 패턴은 상기 제2 방향으로 서로 이격될 수 있다.
상기 제3 게이트 분리막은 제2 및 제3 게이트 전극을 분리시키지 않을 수 있다.
상기 제1 및 제2 게이트 분리막 사이에서, 상기 제2 게이트 전극을 분리시키되, 상기 제1 및 제3 게이트 전극을 분리시키지 않는 제4 게이트 분리막과,
여기서, 상기 제1 및 제2 게이트 분리막 사이에서, 상기 제3 게이트 전극을 분리시키되, 상기 제1 및 제2 게이트 전극을 분리시키지 않는 제5 게이트 분리막을 더 포함할 수 있다.
상기 제1 내지 제3 게이트 전극의 각각의 측면에 형성되는 제1 층간 절연막과,
여기서, 상기 제1 내지 제3 게이트 전극, 제1 층간 절연막 및 제1 내지 제5 게이트 분리막 상에 형성되는 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하여 상기 제3 게이트 분리막에 의해서 분리된 제1 게이트 전극을 다시 전기적으로 연결하는 제1 연결패턴을 더 포함할 수 있다.
여기서, 상기 제2 층간 절연막을 관통하여 상기 제4 게이트 분리막에 의해서 분리된 제2 게이트 전극을 다시 전기적으로 연결하는 제2 연결패턴을 더 포함하고, 상기 제1 및 제2 연결패턴은 상기 제2 방향으로 서로 오버랩되지 않을 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 서로 나란하게 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 게이트 전극, 상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키는 제1 게이트 분리막, 상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 게이트 분리막과 상기 제1 방향으로 이격되는 제2 게이트 분리막, 상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 및 제2 게이트 분리막 사이에 형성되는 제3 게이트 분리막 및 상기 제2 방향으로 연장되고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 및 제2 게이트 분리막 사이에 형성되고, 상기 제3 게이트 분리막과 서로 이격되는 제4 게이트 분리막을 포함한다.
여기서, 상기 제1 방향으로 상기 제1 및 제2 게이트 전극과 나란하게 연장되고, 상기 제1 및 제2 게이트 전극과 상기 제2 방향으로 이격되는 제3 게이트 전극과, 상기 제2 방향으로 연장되고, 상기 제3 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 및 제2 게이트 분리막 사이에 형성되는 제5 게이트 분리막을 더 포함할 수 있다.
상기 제4 및 제5 게이트 분리막은 상기 제2 방향으로 서로 오버랩될 수 있다.
상기 제3 게이트 분리막은 상기 제4 및 제5 게이트 분리막과 상기 제2 방향으로 서로 오버랩될 수 있다.
상기 제3 내지 제5 게이트 분리막은 각각 상기 제2 방향으로 오버랩될 수 있다.
상기 제3 및 제4 게이트 분리막은 서로 동일한 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 게이트 전극, 상기 제1 게이트 전극의 측면을 감싸는 제1 층간 절연막, 상기 제1 게이트 전극 및 상기 제1 층간 절연막을 분리시키고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치, 상기 제1 트렌치를 채우는 제1 분리막, 상기 제1 게이트 전극 및 상기 제1 층간 절연막을 분리시키고, 상기 제2 방향으로 연장되고, 상기 제1 트렌치와 제1 방향으로 이격되는 제2 트렌치, 상기 제2 트렌치를 채우는 제2 분리막, 상기 제1 및 제2 게이트 분리막 사이에 형성되는 제1 액티브 영역, 상기 제1 및 제2 게이트 분리막 사이에 형성되고, 상기 제2 방향으로 연장되는 제3 트렌치 및 상기 제3 트렌치를 채우는 제3 분리막을 포함한다.
상기 제1 층간 절연막은 제1 물질을 포함하고, 상기 제1 내지 제3 분리막은 상기 제1 물질을 포함하지 않을 수 있다.
상기 제3 트렌치는 상기 제1 게이트 전극과 접하지 않을 수 있다.
여기서, 상기 제1 액티브 영역은 상기 제3 트렌치의 상기 제2 방향의 일 측면에 형성되고, 상기 제3 트렌치의 상기 제2 방향의 타 측면에 형성되는 제2 액티브 영역을 더 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 B - B'로 자른 단면도이다.
도 4는 도 1의 C - C'로 자른 단면도이다.
도 5 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치의 분리막 패턴의 위치에 따른 트랜지스터의 문턱전압의 변화를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 16은 도 15의 D - D'로 자른 단면도이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이다. 도 4는 도 1의 C - C'로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 제1 내지 제4 핀형 패턴(F1~F4), 제1 및 제2 쉘로우 트렌치(ST1, ST2), 제1 내지 제3 트렌치(T1~T3), 소자 분리막(20), 제1 층간 절연막(30), 제1 내지 제8 게이트 전극(G1~G8), 게이트 절연막(130, 140), 게이트 스페이서(160), 소오스/드레인(E1) 및 제1 내지 제6 분리막 패턴(I1~I6)을 포함할 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 내지 제4 핀형 패턴(F1~F4)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 제1 내지 제4 핀형 패턴(F1~F4)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 내지 제4 핀형 패턴(F1~F4)이 직사각형 형태인 경우에는 제1 내지 제4 핀형 패턴(F1~F4)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.
제1 내지 제4 핀형 패턴(F1~F4)은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 제1 간격(P1)만큼 이격될 수 있고, 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3)은 제2 간격(P2)만큼 이격될 수 있다. 제3 핀형 패턴(F3)과 제4 핀형 패턴(F4)은 제3 간격(P3)만큼 이격될 수 있다.
제1 간격(P1) 및 제2 간격(P2)은 제3 간격(P3)보다 좁을 수 있다. 즉, 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3) 사이의 간격이 다른 핀형 패턴들의 사이 간격보다 넓게 형성될 수 있다.
제1 및 제2 핀형 패턴(F1, F2)은 제1 쉘로우 트렌치(ST1)에 의해서 정의될 수 있다. 또한, 제3 및 제4 핀형 패턴(F3, F4)은 제2 쉘로우 트렌치(ST2에 의해서 정의될 수 있다. 즉, 제1 트렌치(T1), 제2 트렌치(T2) 및 제1 쉘로우 트렌치(ST1)에 의해서 제1 및 제2 핀형 패턴(F1, F2)이 정의되고, 제1 트렌치(T1), 제3 트렌치(T3) 및 제2 쉘로우 트렌치(ST2)에 의해서 제3 및 제4 핀형 패턴(F3, F4)이 정의된다.
제1 및 제2 쉘로우 트렌치(ST1, ST2)의 깊이는 제1 내지 제3 트렌치(T1~T3)의 깊이보다 얕거나 같을 수 있다. 또한, 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 폭은 제1 내지 제3 트렌치(T1~T3)의 폭보다 좁을 수 있다. 이에 따라, 제1 내지 제3 트렌치(T1~T3) 내에 형성되는 제1 층간 절연막(20)의 부피가 제1 및 제2 쉘로우 트렌치(ST1, ST2) 내에 형성되는 제1 층간 절연막(20)의 부피보다 클 수 있다.
구체적으로, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 제1 쉘로우 트렌치(ST1)에 의해서 이격될 수 있다. 제2 핀형 패턴(F2)과 제3 핀형 패턴(F3)은 제1 트렌치(T1)에 의해서 이격될 수 있다. 제3 핀형 패턴(F3)과 제4 핀형 패턴(F4)은 제2 쉘로우 트렌치(ST2)에 의해서 이격될 수 있다.
제1 쉘로우 트렌치(ST1)는 제1 핀형 패턴(F1)의 제2 핀형 패턴(F2)과 마주보는 측면에 형성될 수 있다. 제2 트렌치(T2)는 제1 핀형 패턴(F1)을 기준으로 제1 쉘로우 트렌치(ST1)와 마주보지 않는 측면에 형성될 수 있다. 제2 쉘로우 트렌치(ST2)는 제3 핀형 패턴(F3)의 제4 핀형 패턴(F4)과 마주보는 측면에 형성될 수 있다. 제3 트렌치(T3)는 제4 핀형 패턴(F4)의 제2 쉘로우 트렌치(ST2)와 접하지 않는 측면에 형성될 수 있다. 제1 트렌치(T1)는 제2 핀형 패턴(F2)의 제3 핀형 패턴(F3)과 마주보는 측면에 형성될 수 있다.
제1 내지 제4 핀형 패턴(F1~F4)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 핀형 패턴(F1~F4)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제4 핀형 패턴(F1~F4)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제4 핀형 패턴(F1~F4)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(F1~F4)은 실리콘을 포함하는 것으로 설명한다.
제1 층간 절연막(20)은 제1 및 제2 쉘로우 트렌치(ST1, ST2) 및 제1 내지 제3 트렌치(T1~T3)의 일부를 채울 수 있다. 제1 층간 절연막(20)은 제1 내지 제4 핀형 패턴(F1~F4)의 측면의 일부를 둘러쌀 수 있다.
제1 층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(20)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 제1 층간 절연막(20)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. 제1 층간 절연막(20)이 가지는 인장 응력 특성에 의해서 제1 층간 절연막(20)의 부피에 따른 제1 내지 제4 핀형 패턴(F1~F4)의 기울기가 결정될 수 있다. 즉, 양 측면에 위치하는 제1 층간 절연막(20)의 부피가 서로 다른 경우에, 그 부피의 차가 클수록 핀형 패턴의 기울기가 커질 수 있다. 이는, 큰 부피의 제1 층간 절연막(20)의 수축률(shirink rate)이 작은 부피의 제1 층간 절연막(20)의 수축률보다 작기 때문이다.
구체적으로, 제1 내지 제4 핀형 패턴(F1~F4)은 각각 제1 트렌치(T1), 제2 트렌치(T2) 및 제3 트렌치(T3) 방향으로 기울어질 수 있다.
즉, 제1 핀형 패턴(F1)은 제2 트렌치(T2) 방향으로 기울어지고, 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)은 제1 트렌치(T1) 방향으로 기울어지고, 제4 핀형 패턴(F4)은 제3 트렌치(T3) 방향으로 기울어질 수 있다.
즉, 제1 핀형 패턴(F1)의 제2 트렌치(T2) 방향의 기립각도는 제1 각도(θ1)이고, 제2 핀형 패턴(F2) 및 제3 핀형 패턴(F3)의 제1 트렌치(T1) 방향의 기립각도는 각각 제2 각도(θ2) 및 제3 각도(θ3)이고, 제4 핀형 패턴(F4)의 제3 트렌치(T3) 방향의 기립각도는 제4 각도(θ4)이다. 제1 내지 제4 각도(θ1~θ4)는 예각일 수 있다. 즉, 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 기울어질 수 있다.
단, 이에 제한되는 것은 아니고, 제1 내지 제4 핀형 패턴(F1~F4)은 기울어지지 않고 수직 방향으로 형성될 수도 있다.
제1 액티브 영역(ACT1)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 포함할 수 있다. 제1 액티브 영역(ACT1)은 제1 쉘로우 트렌치(ST1), 제1 트렌치(T1)의 일부 및 제2 트렌치(T2)의 일부를 포함할 수 있다.
제2 액티브 영역(ACT2)은 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)을 포함할 수 있다. 제2 액티브 영역(ACT2)은 제2 쉘로우 트렌치(ST2), 제1 트렌치(T1)의 일부 및 제3 트렌치(T3)의 일부를 포함할 수 있다.
제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 이격될 수 있다. 이 때, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 다른 도전형을 가질 수 있다. 즉, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2) 내의 트랜지스터가 서로 다른 도전형을 가질 수 있다. 구체적으로, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 각각 N형 트랜지스터와 P형 트랜지스터를 포함할 수 있다. 단, 이에 제한되는 것은 아니고, 서로 반대의 도전형을 가질 수도 있다.
제1 내지 제8 게이트 전극(G1~G8)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제8 게이트 전극(G1~G8)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제8 게이트 전극(G1~G8) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제8 게이트 전극(G1~G8)은 제1 내지 제6 분리막 패턴(I1~I6)에 의해서 각각 분리된 영역을 포함할 수 있다. 구체적으로, 제1 게이트 전극(G1)은 제5 분리막 패턴(I5)에 의해서 분리된 제1 영역(G1-1)과 제2 영역(G1-2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제5 분리막 패턴(I5)에 의해서 분리된 제1 영역(G2-1)과 제2 영역(G2-2)을 포함하고, 제3 게이트 전극(G3)은 제5 분리막 패턴(I5)에 의해서 분리된 제1 영역(G3-1)과 제2 영역(G3-2)을 포함할 수 있다.
제4 게이트 전극(G4)은 제3 분리막 패턴(I3) 및 제4 분리막 패턴(I4)에 의해서 분리된 제1 영역(G4-1), 제2 영역(G4-2) 및 제3 영역(G4-3)을 포함할 수 있다. 즉, 제3 분리막 패턴(I3)은 제1 영역(G4-1) 및 제2 영역(G4-2)을 분리시킬 수 있고, 제4 분리막 패턴(I4)은 제2 영역(G4-2) 및 제3 영역(G4-3)을 분리시킬 수 있다.
제5 게이트 전극(G5)은 제3 분리막 패턴(I3) 및 제4 분리막 패턴(I4)에 의해서 분리된 제1 영역(G5-1), 제2 영역(G5-2) 및 제3 영역(G5-3)을 포함할 수 있다. 즉, 제3 분리막 패턴(I3)은 제1 영역(G5-1) 및 제2 영역(G5-2)을 분리시킬 수 있고, 제4 분리막 패턴(I4)은 제2 영역(G5-2) 및 제3 영역(G5-3)을 분리시킬 수 있다.
제6 게이트 전극(G6)은 제6 분리막 패턴(I6)에 의해서 분리된 제1 영역(G6-1)과 제2 영역(G6-2)을 포함할 수 있다. 제2 게이트 전극(G2)은 제5 분리막 패턴(I5)에 의해서 분리된 제1 영역(G2-1)과 제2 영역(G2-2)을 포함하고, 제3 게이트 전극(G3)은 제5 분리막 패턴(I5)에 의해서 분리된 제1 영역(G3-1)과 제2 영역(G3-2)을 포함할 수 있다.
각각의 분리된 제1 내지 제3 영역은 서로 물리적으로 완전히 분리될 수 있다. 다만, 상기 분리는 동일한 수직 레벨에서 서로 이격되어 있다는 의미이고, 다른 레벨에서 추가적인 구조에 의해서 전기적으로 서로 연결되는 것을 제외하는 것은 아니다.
제1 내지 제8 게이트 전극(G1~G8)은 제1 내지 제4 핀형 패턴(F1~F4)과 각각 교차될 수 있다. 즉, 제1 내지 제8 게이트 전극(G1~G8)은 서로 이격된 제1 내지 제4 핀형 패턴(F1~F4)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)은 제1 내지 제8 게이트 전극(G1~G8)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
도 1 및 도 2를 참고하여 예를 들면, 제1 핀형 패턴(F1)은 제4 게이트 전극(G4)과 오버랩되는 제1 부분(F1-1)과, 제4 게이트 전극(G4)과 오버랩되지 않는 제2 부분(F1-2)을 포함할 수 있다. 제1 핀형 패턴(F1)의 제2 부분(F1-2)은 제1 핀형 패턴(F1)의 제1 부분(F1-1)을 중심으로, 제1 방향(X)으로 양측에 배치될 수 있다. 제2 내지 제4 핀형 패턴(F2~F4)은 제1 핀형 패턴(F1)과 마찬가지로 제4 게이트 전극(G4)과 오버랩될 수 있다. 제1 내지 제3 및 제5 내지 제8 게이트 전극(G1~G3, G5~G8)도 마찬가지로 제1 내지 제4 핀형 패턴(F1~F4)과 오버랩될 수 있다.
이하, 도 2 및 도 3을 참고하여 설명한다. 도 2 및 도 3의 게이트 전극(200, 201)의 제1 영역(200)과 제2 영역(201)은 각각 도 1의 제6 게이트 전극(G6)의 제1 영역(G6-1) 및 제2 영역(G6-2)을 의미한다. 편의상 도면 부호를 병기하여 설명한다. 이 때, 제1 내지 제3 및 제6 내지 제8 게이트 전극(G1~G3, G6~G8)의 제2 방향(Y) 단면은 모두 동일한 형상일 수 있고, 예시적으로 제6 게이트 전극(G6)을 자른 단면을 설명한다.
도 2 및 도 3을 참고하면, 제6 게이트 전극의 제1 영역(200, G6-1)은 제1 일함수 메탈(210) 및 제1 필 메탈(220)을 포함할 수 있다. 제1 일함수 메탈(210)은 일함수 조절을 하고, 제1 필 메탈(220)은 제1 일함수 메탈(210)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 메탈(210)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제6 게이트 전극의 제1 영역(200, G6-1)이 속한 제1 액티브 영역(ACT1)은 N형 액티브 영역일 수 있으므로, 제1 일함수 메탈(210)은 N형 일함수 메탈일 수 있다. 예를 들어, 제1 일함수 메탈(210)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 필 메탈(220)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제6 게이트 전극의 제2 영역(201, G6-2)은 제2 일함수 메탈(211) 및 제2 필 메탈(221)을 포함할 수 있다. 제2 일함수 메탈(211)은 일함수 조절을 하고, 제2 필 메탈(221)은 제2 일함수 메탈(211)에 의해 형성된 공간을 채우는 역할을 한다. 제2 일함수 메탈(211)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제6 게이트 전극의 제2 영역(201, G6-2)이 속한 제2 액티브 영역(ACT2)은 P형 액티브 영역일 수 있으므로, 제2 일함수 메탈(211)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제2 일함수 메탈(211)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 필 메탈(221)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(130, 140)은 제1 내지 제4 핀형 패턴(F1~F4)과 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2)의 사이 및 제1 층간 절연막(20)과 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2)의 사이에 형성될 수 있다. 게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.
계면막(130)은 제1 내지 제4 핀형 패턴(F1~F4)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 내지 제4 핀형 패턴(F1~F4)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
또는, 제1 층간 절연막(20)이 실리콘 산화물을 포함하는 경우여도, 제1 층간 절연막(20)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
고유전율막(140)은 계면막(130)과 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2) 사이에 형성될 수 있다. 고유전율막(140)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 내지 제4 핀형 패턴(F1~F4)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2)과 제1 층간 절연막(20)사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제6 게이트 전극의 제1 영역(200, G6-1) 및 제2 영역(201, G6-2)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
도 2를 참고하면, 소오스/드레인(E1)은 제6 게이트 전극의 제1 영역(200, G6-1)의 제1 방향(X)의 양측에, 제1 내지 제4 핀형 패턴(F1~F4) 상에 각각 형성될 수 있다. 소오스/드레인(E1)은 제1 내지 제4 핀형 패턴(F1~F4) 상에서 각각 형성될 수 있다.
예를 들어, 소오스/드레인(E1)은 제1 핀형 패턴(F1)의 제2 부분(F1-2) 상에 형성될 수 있다. 마찬가지로, 제2 내지 제8 핀형 패턴(F2~F8) 상에 소오스/드레인이 각각 형성될 수 있다.
소오스/드레인(E1)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 소오스/드레인(E1)은 상승된 소오스/드레인일 수 있다. 소오스/드레인(E1)은 예를 들어, SiGe 에피택셜층 또는 Si에피택셜층일 수 있다. 단, 이에 제한되는 것은 아니다.
소오스/드레인(E1)은 제1 핀형 패턴(F1)의 제2 부분(F1-2)에 형성된 리세스(F1r)를 채울 수 있다. 마찬가지로, 제2 내지 제8 핀형 패턴(F2~F8)의 리세스도 소오스/드레인에 의해서 각각 채워질 수 있다.
제1 액티브 영역(ACT1)에서는 본 발명의 실시예에 따른 반도체 장치가 N형 트랜지스터이므로, 소오스/드레인(E1)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 핀형 패턴(F1, F2)이 실리콘일 때, 소오스/드레인(E1)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제1 및 제2 핀형 패턴(F1, F2)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제2 액티브 영역(ACT2)에서는 본 발명의 실시예에 따른 반도체 장치가 P형 트랜지스터이므로, 소오스/드레인은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제3 및 제4 핀형 패턴(F3, F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
도 1 및 도 4를 참조하면, 제1 내지 제6 분리막 패턴(I1~I6)은 제1 내지 제8 게이트 전극(G1~G8)을 분리할 수 있다. 구체적으로, 제1 내지 제6 분리막 패턴(I1~I6)은 소자 분리막(20), 제1 층간 절연막(30) 및 제1 내지 제8 게이트 전극(G1~G8) 내에 형성된 트렌치를 채우도록 형성될 수 있다.
즉, 제1 내지 제6 분리막 패턴(I1~I6)의 하면은 소자 분리막(20)의 상면보다 낮을 수 있다. 또한, 제1 내지 제6 분리막 패턴(I1~I6)의 상면은 제1 내지 제8 게이트 전극(G1~G8)의 상면과 동일할 수 있다. 이는 평탄화 공정에 의할 수 있고, 이에 제한되는 것은 아니다. 또한, 제1 내지 제6 분리막 패턴(I1~I6)의 상면은 제1 층간 절연막(30)의 상면과 동일할 수 있다. 이는 평탄화 공정에 의할 수 있고, 이에 제한되는 것은 아니다.
제1 분리막 패턴(I1)은 제1 내지 제8 게이트 전극(G1~G8)을 분리할 수 있다. 제1 분리막 패턴(I1)은 제1 방향(X)으로 연장될 수 있다. 제1 분리막 패턴(I1)은 하나의 패턴으로 제1 내지 제8 게이트 전극(G1~G8) 모두를 분리할 수 있다. 이에 따라, 제1 내지 제8 게이트 전극의 제1 영역(G1-1~G8-1)이 정의될 수 있다. 즉, 제1 내지 제8 게이트 전극의 제1 영역(G1-1~G8-1)의 제2 방향(Y)의 일 단부는 제1 분리막 패턴(I1)과 접할 수 있다.
제2 분리막 패턴(I2)은 제1 내지 제8 게이트 전극(G1~G8)을 분리할 수 있다. 제2 분리막 패턴(I2)은 제1 방향(X)으로 연장될 수 있다. 제2 분리막 패턴(I2)은 하나의 패턴으로 제1 내지 제8 게이트 전극(G1~G8) 모두를 분리할 수 있다. 이에 따라, 제1 내지 제3 및 제6 내지 제8 게이트 전극의 제2 영역(G1-2~G3-2, G6-2~G8-2) 및 제4 및 제5 게이트 전극의 제3 영역(G4-3, G5-3)이 정의될 수 있다. 즉, 제1 내지 제3 및 제6 내지 제8 게이트 전극의 제2 영역(G1-2~G3-2, G6-2~G8-2) 및 제4 및 제5 게이트 전극의 제3 영역(G4-3, G5-3)의 제2 방향(Y)의 타 단부는 제2 분리막 패턴(I2)과 접할 수 있다.
제3 분리막 패턴(I3)은 제4 및 제5 게이트 전극(G4, G5)을 분리시킬 수 있다. 제3 분리막 패턴(I3)은 제1 방향으로 연장되되, 제1 내지 제3 게이트 전극(G1~G3) 및 제6 내지 제8 게이트 전극(G6~G8)과는 접하지 않을 수 있다. 제3 분리막 패턴(I3)은 제4 게이트 전극의 제1 영역(G4-1)과 제2 영역(G4-2)을 분리시킬 수 있다. 제3 분리막 패턴(I3)은 제5 게이트 전극의 제1 영역(G5-1)과 제2 영역(G5-2)을 분리시킬 수 있다.
제3 분리막 패턴(I3)은 제1 분리막 패턴(I1) 및 제1 액티브 영역(ACT1) 사이에 형성될 수 있다. 즉, 제1 액티브 영역(ACT1)의 일 측면에 제3 분리막 패턴(I3)과 제1 분리막 패턴(I1)이 중복되어 이중으로 형성될 수 있다. 이에 따라, 제1 내지 제3 및 제6 내지 제8 게이트 전극(G1~G3, G6~G8)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리(a1)가 제4 및 제5 게이트 전극(G4, G5)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리(a2)보다 클 수 있다.
제4 분리막 패턴(I4)은 제4 및 제5 게이트 전극(G4, G5)을 분리시킬 수 있다. 제4 분리막 패턴(I4)은 제1 방향으로 연장되되, 제1 내지 제3 게이트 전극(G1~G3) 및 제6 내지 제8 게이트 전극(G6~G8)과는 접하지 않을 수 있다. 제4 분리막 패턴(I4)은 제4 게이트 전극의 제2 영역(G4-2)과 제3 영역(G4-3)을 분리시킬 수 있다. 제4 분리막 패턴(I4)은 제5 게이트 전극의 제2 영역(G5-2)과 제3 영역(G5-3)을 분리시킬 수 있다.
제4 분리막 패턴(I4)은 제2 분리막 패턴(I2) 및 제2 액티브 영역(ACT2) 사이에 형성될 수 있다. 즉, 제2 액티브 영역(ACT2)의 일 측면에 제4 분리막 패턴(I4)과 제2 분리막 패턴(I2)이 중복되어 이중으로 형성될 수 있다.
제3 및 제4 분리막 패턴(I3, I4)은 제2 방향(Y)으로 서로 오버랩되게 위치할 수 있다. 즉, 제3 및 제4 분리막 패턴(I3, I4)은 제1 트렌치(T1)를 기준으로 서로 대응되는 위치에 형성될 수 있다.
제5 분리막 패턴(I5)은 제1 내지 제3 게이트 전극(G1~G3)을 분리시킬 수 있다. 제5 분리막 패턴(I5)은 제1 방향으로 연장되되, 제4 내지 제8 게이트 전극(G4~G8)과는 접하지 않을 수 있다. 제5 분리막 패턴(I5)은 제1 내지 제3 게이트 전극의 제1 영역(G1-1~G3-1)들과 제2 영역(G1-2~G3-2)들을 각각 분리시킬 수 있다.
제6 분리막 패턴(I6)은 제6 내지 제8 게이트 전극(G6~G8)을 분리시킬 수 있다. 제6 분리막 패턴(I6)은 제1 방향으로 연장되되, 제1 내지 제5 게이트 전극(G1~G5)과는 접하지 않을 수 있다. 제6 분리막 패턴(I6)은 제6 내지 제8 게이트 전극의 제1 영역(G6-1~G8-1)들과 제2 영역(G6-2~G8-2)들을 각각 분리시킬 수 있다.
제5 및 제6 분리막 패턴(I5, I6)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2) 사이에 위치할 수 있다. 제5 및 제6 분리막 패턴(I5, I6)은 제1 방향(X)으로 서로 오버랩되게 형성될 수 있다. 즉, 제5 및 제6 분리막 패턴(I5, I6)은 제4 및 제5 게이트 전극(G4, G5)을 기준으로 서로 대응되는 위치에 형성될 수 있다.
제1 공백 영역(V1)은 제5 및 제6 분리막 패턴(I5, I6)이 서로 연장되지 못한 부분에 정의될 수 있다. 제1 공백 영역(V1)은 제3 및 제4 분리막 패턴(I3, I4)이 제2 방향(Y)으로 오버랩되는 영역과 제5 및 제6 분리막 패턴(I5, I6)이 제1 방향(X)으로 오버랩되는 영역이 중첩되는 부분에 정의될 수 있다.
제1 공백 영역(V1)의 존재로 인해, 제4 및 제5 게이트 전극의 제2 영역(G4-2, G5-2)은 분리되지 않을 수 있다. 이에 따라, 제4 및 제5 게이트 전극(G4, G5)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 각각 포함될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 액티브 영역(ACT1)은 N형 액티브 영역이고, 제2 액티브 영역(ACT2)은 P형 액티브 영역이므로, 제4 및 제5 게이트 전극(G4, G5)은 PMOS와 NMOS가 같이 존재하는 CMOS 장치를 이룰 수 있다.
제1 층간 절연막(30)과 제1 내지 제6 분리막 패턴(I1~I6)은 서로 다른 스트레스 특성을 가질 수 있다. 예를 들어, 제1 층간 절연막(30)은 인장 스트레스(tensile stress) 특성을 가질 수 있고, 제1 내지 제6 분리막 패턴(I1~I6)은 압축 스트레스(compressive) 특성을 가질 수 있다. 이에 따라, 제1 내지 제6 분리막 패턴(I1~I6)의 레이 아웃의 위치에 따라서 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 가해지는 스트레스가 서로 달라질 수 있다.
또한, 제1 층간 절연막(30)과 제1 내지 제6 분리막 패턴(I1~I6)은 서로 같은 스트레스 특성을 가질 수 있다. 이러한 경우에도, 같은 스트레스 특성의 스트레스의 세기가 서로 다를 수 있다. 예를 들어, 제1 층간 절연막(30)은 스트레스 세기는 제1 내지 제6 분리막 패턴(I1~I6)은 스트레스 세기보다 약할 수 있다. 이에 따라, 제1 내지 제6 분리막 패턴(I1~I6)의 레이 아웃의 위치에 따라서 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 가해지는 스트레스가 서로 달라질 수 있다.
이에 따라, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에서의 트랜지스터의 문턱 전압이 상기 스트레스의 영향으로 변화될 수 있다. 이에 대해서는 추후에 더 자세히 설명한다.
도 5 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치의 분리막 패턴의 위치에 따른 트랜지스터의 문턱전압의 변화를 설명하기 위한 도면들이다. 구체적으로, 도 5는 분리막 패턴의 길이가 액티브 영역에 미치는 영향을 설명하기 위한 예시도이고, 도 6은 도 5의 S1 또는 S2에 따른 대상 액티브 영역(ACT-T)의 문턱 전압(threshold voltage, Vt)의 변화량의 그래프이다. 도 7은 분리막과의 거리가 액티브 영역에 미치는 영향을 설명하기 위한 예시도이고, 도 8은 도 7의 S3 또는 S4에 따른 대상 액티브 영역(ACT-T)의 문턱 전압(threshold voltage, Vt)의 그래프이다.
도 5 및 도 6의 예시적 반도체 장치는 대상 게이트 전극(GT), 제1 내지 제6 주변 게이트 전극(GC1~GC6), 대상 분리막 패턴(IT) 및 대상 액티브 영역(ACT-T)을 포함한다.
도 5를 참조하면, 대상 게이트 전극(GT)은 제2 방향(Y)으로 연장될 수 있다. 대상 게이트 전극(GT)은 제1 내지 제6 주변 게이트 전극(GC1~GC6)과 나란하게 연장될 수 있다. 대상 게이트 전극(GT)은 제1 내지 제6 주변 게이트 전극(GC1~GC6)과 제1 방향으로 이격될 수 있다.
제1 내지 제6 주변 게이트 전극(GC1~GC6)은 대상 게이트 전극(GT)의 양 측면에 형성될 수 있다. 구체적으로, 제1 내지 제3 주변 게이트 전극(GC1~GC3)은 대상 게이트 전극(GT)의 일 측에 형성되고, 제4 내지 제6 주변 게이트 전극(GC4~GC6)은 대상 게이트 전극(GT)의 타 측에 형성될 수 있다. 대상 게이트 전극(GT) 및 제1 내지 제6 주변 게이트 전극(GC1~GC6)은 제1 방향(X)으로 모두 동일한 간격으로 이격될 수 있다.
대상 게이트 전극(GT) 및 제1 내지 제6 주변 게이트 전극(GC1~GC6)의 사이에는 도시하지 않았지만, 소자 분리막(도 3의 20) 및 제1 층간 절연막(도 2의 30)이 순차적으로 적층되어 형성될 수 있다.
대상 액티브 영역(ACT-T)은 대상 게이트 전극(GT) 및 제2 내지 제5 주변 게이트 전극(GC2~GC5)과 오버랩되게 형성될 수 있다. 단, 이는 하나의 예시에 불과하고, 대상 게이트 전극(GT)과 오버랩되는 경우에는 대상 액티브 영역(ACT-T)은 넓이는 아무런 제한이 없을 수 있다.
대상 분리막 패턴(IT)은 제1 방향(X)으로 연장될 수 있다. 대상 분리막 패턴(IT)은 대상 게이트 전극(GT)을 제2 방향(Y)으로 분리시킬 수 있다. 대상 분리막 패턴(IT)은 제1 내지 제6 주변 게이트 전극(GC1~GC6) 중 적어도 일부를 제2 방향(Y)으로 분리시킬 수 있다. 도 5에서는 대상 분리막 패턴(IT)이 제2 내지 제5 주변 게이트 전극(GC2~GC5)을 분리시킨 것으로 도시되었지만, 이는 하나의 예시에 불과할 뿐이다. 즉, 대상 분리막 패턴(IT)은 대상 게이트 전극(GT)을 분리시키고, 제1 내지 제6 주변 게이트 전극(GC1~GC6)의 적어도 일부를 분리시킬 수 있다.
이에 따라, 대상 게이트 전극(GT)으로부터 대상 분리막 패턴(IT)의 양 단부까지의 각각의 거리(S1, S2)는 달라질 수 있다. 이에 따라, 대상 액티브 패턴()에 가해지는 스트레스도 달라질 수 있고, 그에 의해서 대상 액티브 패턴의 트랜지스터의 문턱 전압도 달라질 수 있다.
도 6은 대상 액티브 영역(ACT-T)에서 대상 게이트 전극(GT)의 반도체 장치의 문턱 전압을 대상 게이트 전극(GT)에서부터 대상 분리막 패턴(IT)의 일 단부까지의 거리(S1 또는 S2)에 따라 나타낸 그래프이다.
도 6을 참조하면, 대상 게이트 전극(GT)에서부터 대상 분리막 패턴(IT)의 일 단부까지의 거리(S1 또는 S2)가 0에 가깝거나, 혹은 특정값(그래프의 피크값) 이상으로 커지는 경우에 문턱 전압의 변화량이 줄어들 수 있다. 즉, 대상 분리막 패턴(IT)이 아예 제1 방향(X)으로 연장되지 않거나, 오히려 제1 방향(X)으로 많이 연장되는 경우에는 대상 액티브 영역(ACT-T)에 대한 영향이 감소될 수 있다.
대상 게이트 전극(GT)에서부터 대상 분리막 패턴(IT)의 일 단부까지의 거리(S1)와 대상 분리막 패턴(IT)의 타 단부까지의 거리(S2)는 각각 독립적으로 대상 액티브 영역(ACT-T)에 영향을 미칠 수 있다. 따라서, 최종적으로 대상 액티브 영역(ACT-T)에 미치는 영향은 대상 게이트 전극(GT)에서부터 대상 분리막 패턴(IT)의 일 단부까지의 거리(S1)와 대상 분리막 패턴(IT)의 타 단부까지의 거리(S2)의 영향을 중첩(superposition)한 결과로 나타날 수 있다.
도 7 및 도 8의 예시적 반도체 장치는 대상 게이트 전극(GT), 제1 내지 제6 주변 게이트 전극(GC1~GC6), 대상 분리막 패턴(IT) 및 대상 액티브 영역(ACT-T)을 포함한다. 도 7의 반도체 장치는 도 5의 장치와 대부분 유사하고, 대상 분리막 패턴(IT)의 형상만이 달라질 수 있다.
대상 분리막 패턴(IT)은 제1 방향(X)으로 연장될 수 있다. 대상 분리막 패턴(IT)은 대상 게이트 전극(GT)을 제2 방향(Y)으로 분리시킬 수 있다. 대상 분리막 패턴(IT)은 제1 내지 제6 주변 게이트 전극(GC1~GC6) 중 적어도 일부를 제2 방향(Y)으로 분리시킬 수 있다. 도 5에서는 대상 분리막 패턴(IT)이 제2 내지 제5 주변 게이트 전극(GC2~GC5)을 분리시킨 것으로 도시되었지만, 이는 하나의 예시에 불과할 뿐이다. 즉, 대상 분리막 패턴(IT)은 대상 게이트 전극(GT)을 분리시키지 않고, 제1 내지 제6 주변 게이트 전극(GC1~GC6)의 적어도 일부를 분리시킬 수 있다.
대상 분리막 패턴(IT)은 대상 게이트 전극(GT)의 일 측에 위치한 제1 대상 분리막 패턴(IT)과 대상 게이트 전극(GT)의 타 측에 위치한 제2 대상 분리막 패턴(IT)을 포함할 수 있다.
대상 게이트 전극(GT)으로부터 제1 대상 분리막 패턴(IT)까지의 거리(S3) 및 제2 대상 분리막 패턴(IT)까지의 거리(S4)는 각각 달라질 수 있다. 이에 따라, 대상 액티브 패턴()에 가해지는 스트레스도 달라질 수 있고, 그에 의해서 대상 액티브 패턴의 트랜지스터의 문턱 전압도 달라질 수 있다.
도 8은 대상 액티브 영역(ACT-T)에서 대상 게이트 전극(GT)의 반도체 장치의 문턱 전압을 대상 게이트 전극(GT)으로부터 제1 대상 분리막 패턴(IT)까지의 거리(S3) 또는 제2 대상 분리막 패턴(IT)까지의 거리(S4)에 따라 나타낸 그래프이다.
도 8을 참조하면, 대상 게이트 전극(GT)으로부터 제1 대상 분리막 패턴(IT)까지의 거리(S3) 또는 제2 대상 분리막 패턴(IT)까지의 거리(S4)가 0에 가깝거나, 혹은 특정값(그래프의 피크값) 이상으로 커지는 경우에 문턱 전압의 변화량이 줄어들 수 있다. 즉, 대상 분리막 패턴(IT)이 아예 대상 게이트 전극(GT)과 접하거나, 오히려 제1 방향(X)으로 대상 게이트 전극(GT)과 많이 이격되는 경우에는 대상 액티브 영역(ACT-T)에 대한 영향이 감소될 수 있다.
대상 게이트 전극(GT)으로부터 제1 대상 분리막 패턴(IT)까지의 거리(S3) 또는 제2 대상 분리막 패턴(IT)까지의 거리(S4)는 각각 독립적으로 대상 액티브 영역(ACT-T)에 영향을 미칠 수 있다. 따라서, 최종적으로 대상 액티브 영역(ACT-T)에 미치는 영향은 대상 게이트 전극(GT)으로부터 제1 대상 분리막 패턴(IT)까지의 거리(S3)와 제2 대상 분리막 패턴(IT)까지의 거리(S4)의 영향을 중첩한 결과로 나타날 수 있다.
이는 달리 해석하면, 분리막 패턴이 없는 공백 영역의 제1 방향(X) 길이(S3 또는 S4)에 따라 대상 액티브 영역(ACT-T)의 트랜지스터의 문턱 전압이 변화한다고 볼 수 있다.
다시, 도 1을 참조하면, 제5 및 제6 분리막 패턴(I5, I6)에 의해서 제1 공백 영역(V1)이 형성될 수 있다. 이에 따라, 제4 및 제5 게이트 전극(G4, G5)은 스트레스에 의해서 문턱 전압의 변화가 생길 수 있다. 이에 따라, 제4 및 제5 게이트 전극(G4, G5)에 의한 반도체 장치의 균일성 및 신뢰성이 저하될 수 있다.
이를 방지하기 위해서, 본 발명의 몇몇 실시예의 반도체 장치의 제3 및 제4 분리막 패턴(I3, I4)은 각각 제4 및 제5 게이트 전극(G4, G5)을 분리시키도록 형성될 수 있다. 이에 따라, 제5 및 제6 분리막 패턴(I5, I6)에 의한 스트레스와 제3 및 제4 분리막 패턴(I3, I4)에 의한 스트레스가 중화되어 문턱 전압의 변화량도 감소될 수 있다.
특히, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 서로 다른 도전형이므로, 제1 공백 영역(V1)에 의한 문턱 전압의 변화가 서로 반대 방향으로 진행될 수 있다. 이에 따라, 제3 및 제4 분리막 패턴(I3, I4)을 형성한 효과가 더욱 극대화될 수 있다.
이하, 도 1, 도 2, 도 9 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도8의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1, 도 2, 도 9 및 도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제6 분리막 패턴(I1~I6)은 단일막이 아닌 복합막일 수 있다. 편의상 제6 분리막 패턴(I6)을 예시로 설명한다. 제1 내지 제5 분리막 패턴(I1~I5)은 설명되는 제6 분리막 패턴(I6)과 동일한 구조일 수 있다.
제6 분리막 패턴(I6)은 외부 분리막 패턴()과 내부 분리막 패턴()을 포함할 수 있다. 외부 분리막 패턴()은 제6 분리막 패턴(I6)이 형성되는 제1 트렌치의 바닥면 및 측면에 컨포말하게 형성될 수 있다. 외부 분리막 패턴()은 상기 제1 트렌치를 완전하게 채우지 못하므로, 내부에 새로운 제2 트렌치를 형성할 수 있다.
내부 분리막 패턴()은 상기 새로운 제2 트렌치를 채울 수 있다. 즉, 내부 분리막 패턴()은 외부 분리막 패턴() 상에 형성될 수 있다. 내부 분리막 패턴()은 외부 분리막 패턴()이 채우지 못한 상기 제1 트렌치를 완전히 채울 수 있다.
내부 분리막 패턴()과 외부 분리막 패턴()은 서로 다른 물질을 포함할 수 있다. 이에 따라서, 내부 분리막 패턴()과 외부 분리막 패턴()은 서로 다른 스트레스 특성을 가질 수 있고, 이에 따라 제6 분리막 패턴(I6)의 전체적인 스트레스 특성이 결정될 수 있다.
즉, 내부 분리막 패턴() 및 외부 분리막 패턴()의 비율과, 내부 분리막 패턴() 및 외부 분리막 패턴()의 각각의 스트레스 특성이 제6 분리막 패턴(I6)의 전체적인 스트레스 특성에 따라 선택될 수 있다.
외부 분리막 패턴()은 예를 들어, 폴리 실리콘을 포함할 수 있고, 내부 분리막 패턴()은 예를 들어, 실리콘 산화막을 포함할 수 있다. 열처리를 통해서, 제6 분리막 패턴(I6)이 수축되거나 팽창되어 특정한 세기의 스트레스 특성을 가질 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 분리막 패턴(I1~I6)이 복합막으로 형성되어 더욱 정밀하게 스트레스를 조절할 수 있다. 이에 따라, 제1 내지 제6 분리막 패턴(I1~I6)에 의해서 발생하는 문턱 전압의 변화량을 최소화할 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도10의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제7 내지 제9 분리막 패턴(I7~I9)을 포함한다.
제7 분리막 패턴(I7)은 제1 내지 제3 게이트 전극(G1~G3)을 분리시킬 수 있다. 제7 분리막 패턴(I7)은 제1 방향으로 연장되되, 제4 내지 제8 게이트 전극(G4~G8)과는 접하지 않을 수 있다. 제7 분리막 패턴(I7)은 제1 내지 제3 게이트 전극의 제1 영역(G1-1~G3-1)과 제2 영역(G1-2~G3-2)을 분리시킬 수 있다.
제7 분리막 패턴(I7)은 제1 분리막 패턴(I1) 및 제1 액티브 영역(ACT1) 사이에 형성될 수 있다. 즉, 제1 액티브 영역(ACT1)의 일 측면에 제7 분리막 패턴(I7)과 제1 분리막 패턴(I1)이 중복되어 이중으로 형성될 수 있다. 이에 따라, 제4 내지 제8 게이트 전극(G4~G8)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리가 제1 내지 제3 게이트 전극(G1~G3)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리보다 클 수 있다.
제8 분리막 패턴(I8)은 제6 내지 제8 게이트 전극(G6~G8)을 분리시킬 수 있다. 제8 분리막 패턴(I8)은 제1 방향으로 연장되되, 제1 내지 제5 게이트 전극(G1~G5)과는 접하지 않을 수 있다. 제8 분리막 패턴(I8)은 제6 내지 제8 게이트 전극의 제1 영역(G6-1~G8-1)과 제2 영역(G6-2~G8-2)을 분리시킬 수 있다.
제8 분리막 패턴(I8)은 제1 분리막 패턴(I1) 및 제1 액티브 영역(ACT1) 사이에 형성될 수 있다. 즉, 제1 액티브 영역(ACT1)의 일 측면에 제8 분리막 패턴(I8)과 제1 분리막 패턴(I1)이 중복되어 이중으로 형성될 수 있다. 이에 따라, 제1 내지 제5 게이트 전극(G1~G5)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리가 제1 내지 제3 게이트 전극(G6~G8)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리보다 클 수 있다.
제9 분리막 패턴(I9)은 제4 및 제5 게이트 전극(G4, G5)을 분리시킬 수 있다. 제9 분리막 패턴(I9)은 제1 방향으로 연장되되, 제1 내지 제3 및 제6 내지 제8 게이트 전극(G1~G3, G6~G8)과는 접하지 않을 수 있다. 제9 분리막 패턴(I9)은 제4 및 제5 게이트 전극의 제1 영역(G4-1, G5-1)과 제2 영역(G4-2, G5-2)을 분리시킬 수 있다.
제9 분리막 패턴(I9)은 제2 분리막 패턴(I2) 및 제2 액티브 영역(ACT2) 사이에 형성될 수 있다. 즉, 제2 액티브 영역(ACT2)의 일 측면에 제9 분리막 패턴(I9)과 제2 분리막 패턴(I2)이 중복되어 이중으로 형성될 수 있다. 이에 따라, 제1 내지 제3 및 제6 내지 제8 게이트 전극(G1~G3, G6~G8)에서, 제2 액티브 영역(ACT2)이 분리막 패턴과 이격된 거리가 제4 및 제5 게이트 전극(G4, G5)에서, 제1 액티브 영역(ACT1)이 분리막 패턴과 이격된 거리보다 클 수 있다.
제2 공백 영역(V2)은 제7 및 제8 분리막 패턴(I7, I8)이 서로 연장되지 못한 부분에 정의될 수 있다. 제2 공백 영역(V2)은 제9 분리막 패턴(I9)이 제2 방향(Y)으로 오버랩되는 영역과 제7 및 제8 분리막 패턴(I7, I8)이 제1 방향(X)으로 오버랩되는 영역이 중첩되는 부분에 정의될 수 있다.
제2 공백 영역(V2)의 존재로 인해, 제4 및 제5 게이트 전극의 제1 영역(G4-1, G5-1)은 분리되지 않을 수 있다. 이에 따라, 제4 및 제5 게이트 전극(G4, G5)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 각각 포함될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 액티브 영역(ACT1)은 N형 액티브 영역이고, 제2 액티브 영역(ACT2)은 P형 액티브 영역이므로, 제4 및 제5 게이트 전극(G4, G5)은 PMOS와 NMOS가 같이 존재하는 CMOS 장치를 이룰 수 있다.
제2 공백 영역(V2)에 의해서 제4 및 제5 게이트 전극(G4, G5)은 스트레스에 의한 문턱 전압의 변화가 발생할 수 있다. 이에 대해서, 제9 분리막 패턴(I9)은 제2 공백 영역(V2)과 같은 방향으로 문턱 전압을 변화시킬 수 있다.
즉, 이에 따라, 제4 및 제5 게이트 전극(G4, G5)의 문턱 전압의 분화는 더욱 강화될 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 공백 영역(V2) 및 제9 분리막 패턴(I9)에 의해서 제4 및 제5 게이트 전극(G4, G5)의 문턱 전압을 특정 방향으로 조절할 수 있다. 따라서, 원하는 문턱 전압의 조절을 위해서 제2 공백 영역(V2) 및 제9 분리막 패턴(I9)의 레이아웃을 설계할 수 있다.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도11의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 기판, 핀형 패턴, 쉘로우 트렌치 및 트렌치의 구성요소는 편의상 도시하지 않았다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 게이트 전극(G11~G16), 제3 액티브 영역(ACT3), 제4 액티브 영역(ACT4) 및 제10 분리막()을 포함한다.
제1 내지 제6 게이트 전극(G11~G16)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제6 게이트 전극(G11~G16)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제6 게이트 전극(G11~G16) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.
제3 액티브 영역(ACT3)은 제1 및 제2 게이트 전극(G11, G12)을 포함할 수 있다. 제4 액티브 영역(ACT4)은 제5 및 제6 게이트 전극(G15, G16)을 포함할 수 있다. 제3 액티브 영역(ACT3)과 제4 액티브 영역(ACT4)은 제3 및 제4 게이트 전극(G13, G14)을 포함하지 않을 수 있다.
제10 분리막 패턴(I10)은 제3 및 제4 게이트 전극(G13, G14)을 분리시킬 수 있다. 구체적으로, 제3 게이트 전극(G13)은 제10 분리막 패턴(I10)에 의해서 제1 영역(G13-1)과 제2 영역(G13-2)으로 분리될 수 있다. 제4 게이트 전극(G14)은 제10 분리막 패턴(I10)에 의해서 제1 영역(G14-1)과 제2 영역(G14-2)으로 분리될 수 있다.
제10 분리막 패턴(I10)은 제1 방향(X)으로 연장될 수 있다. 제10 분리막 패턴(I10)은 제1, 제2, 제5 및 제6 게이트 전극(G11, G12, G15, G16)과 접하지 않을 수 있다. 제10 분리막 패턴(I10)은 제1 방향(X)으로 제3 액티브 영역(ACT3) 및 제4 액티브 영역(ACT4)과 오버랩될 수 있다. 제10 분리막 패턴(I10)은 제1 방향(X)으로 제3 액티브 영역(ACT3) 및 제4 액티브 영역(ACT4)의 사이에 위치할 수 있다.
제10 분리막 패턴(I10)에 의한 스트레스는 단변 방향보다는 장변 방향에서 더욱 강하게 형성될 수 있다. 이는, 제10 분리막 패턴(I10)의 수축률 혹은 팽창률이 단변 방향보다는 장변 방향으로 더욱 높기 때문이다.
따라서, 제3 액티브 영역(ACT3)과 제4 액티브 영역(ACT4) 사이에 위치하는 제10 분리막 패턴(I10)에 의해서 제3 액티브 영역(ACT3) 및 제4 액티브 영역(ACT4)에 더 강력한 스트레스를 인가할 수 있다.
이하, 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도12의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 기판, 핀형 패턴, 쉘로우 트렌치 및 트렌치의 구성요소는 편의상 도시하지 않았다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 게이트 전극(G21~G24), 제5 액티브 영역(ACT5), 제6 액티브 영역(ACT6) 및 제11 분리막()을 포함한다.
제1 내지 제4 게이트 전극(G21~G24)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제4 게이트 전극(G21~G24)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제6 게이트 전극(G11~G16)( 사이의 간격은 서로 다를 수 있다.
구체적으로, 제1 게이트 전극(G21) 및 제2 게이트 전극(G22) 사이의 간격(P4)은 제2 게이트 전극(G22) 및 제3 게이트 전극(G23) 사이의 간격(P5)보다 작을 수 있다. 또한, 제3 게이트 전극(G23) 및 제4 게이트 전극(G24) 사이의 간격(P6)은 제2 게이트 전극(G22) 및 제3 게이트 전극(G23) 사이의 간격(P5)보다 작을 수 있다. 즉, 제2 게이트 전극(G22) 및 제3 게이트 전극(G23) 사이의 간격(P5)이 가장 넓을 수 있다.
제5 액티브 영역(ACT5)은 제1 및 제2 게이트 전극(G21, G22)을 포함할 수 있다. 제6 액티브 영역(ACT6)은 제3 및 제4 게이트 전극(G23, G24)을 포함할 수 있다.
제11 분리막 패턴(I11)은 제2 및 제3 게이트 전극(G22, G23) 사이에 형성될 수 있다. 제2 및 제3 게이트 전극(G22, G23) 사이에는 게이트 전극이 없으므로, 제11 분리막 패턴(I11)은 소자 분리막(도 3의 20)과 제1 층간 절연막(도 2의 30) 내에 형성될 수 있다.
제11 분리막 패턴(I11)은 제1 방향(X)으로 연장될 수 있다. 제11분리막 패턴()은 제1 내지 제4 게이트 전극(G21~G24)과 접하지 않을 수 있다. 제11 분리막 패턴(I11)은 제1 방향(X)으로 제5 액티브 영역(ACT5) 및 제6 액티브 영역(ACT6)과 오버랩될 수 있다. 제11 분리막 패턴(I11)은 제1 방향(X)으로 제5 액티브 영역(ACT5) 및 제6 액티브 영역(ACT6)의 사이에 위치할 수 있다.
제11 분리막 패턴(I11)에 의한 스트레스는 단변 방향보다는 장변 방향에서 더욱 강하게 형성될 수 있다. 이는, 제11 분리막 패턴(I11)의 수축률 혹은 팽창률이 단변 방향보다는 장변 방향으로 더욱 높기 때문이다.
따라서, 제5 액티브 영역(ACT5)과 제6 액티브 영역(ACT6) 사이에 위치하는 제11 분리막 패턴(I11)에 의해서 제5 액티브 영역(ACT5) 및 제6 액티브 영역(ACT6)에 더 강력한 스트레스를 인가할 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 전극을 분리하는 용도 외에도, 게이트 전극이 없는 영역에 분리막 패턴을 추가하여 액티브 영역에 적절한 스트레스를 인가하여 전체적인 스트레스를 중화하거나 강화할 수 있다.
이하, 도 14를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도13의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 기판, 핀형 패턴, 쉘로우 트렌치 및 트렌치의 구성요소는 편의상 도시하지 않았다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제7 게이트 전극(G31~G37) 및 제1 내지 제7 분리막 패턴(I31~I37)을 포함한다.
제1 내지 제7 게이트 전극(G31~G37)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제7 게이트 전극(G31~G37)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제7 게이트 전극(G31~G37) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제7 분리막 패턴(I31~I37)은 각각 하나의 게이트 전극과 접할 수 있다. 구체적으로 제1 분리막 패턴(I31)은 제1 게이트 전극(G31)과 접하고, 제2 내지 제7 게이트 전극(G32~G37)과는 접하지 않을 수 있다. 제2 분리막 패턴(I32)은 제2 게이트 전극(G32)과 접하고, 제1 및 제3 내지 제7 게이트 전극(G31, G33~G37)과는 접하지 않을 수 있다. 제3 분리막 패턴(I33)은 제3 게이트 전극(G33)과 접하고, 제1, 제2 및 제4 내지 제7 게이트 전극(G31, G32, G34~G37)과는 접하지 않을 수 있다. 제4 분리막 패턴(I34)은 제4 게이트 전극(G34)과 접하고, 제1 내지 제3 및 제5 내지 제7 게이트 전극(G31~G33, G35~G37)과는 접하지 않을 수 있다. 제5 분리막 패턴(I35)은 제5 게이트 전극(G35)과 접하고, 제1 내지 제4, 제6 및 제7 게이트 전극(G31~G34, G36, G37)과는 접하지 않을 수 있다. 제6 분리막 패턴(I36)은 제6 게이트 전극(G36)과 접하고, 제1 내지 제5 및 제7 게이트 전극(G31~G35, G37)과는 접하지 않을 수 있다. 제7 분리막 패턴(I37)은 제7 게이트 전극(G37)과 접하고, 제1 내지 제6 게이트 전극(G31~G36)과는 접하지 않을 수 있다.
즉, 제1 내지 제7 분리막 패턴(I31~I37)은 제1 방향(X)의 연장을 최소화하여 각각의 제1 내지 제7 게이트 전극(G31~G37)의 문턱 전압에 끼치는 영향을 최소화할 수 있다. 이 때, 도면에서는 각각 7개의 게이트 전극과 7개의 분리막 패턴을 예시로 들었지만, 이에 제한되는 것은 아니다.
이하, 도 15 및 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도14의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 16은 도 15의 D - D'로 자른 단면도이다. 기판, 핀형 패턴, 쉘로우 트렌치, 트렌치, 소자 분리막 및 제1 층간 절연막의 구성요소는 편의상 도시하지 않았다.
도 15 및 도 16을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 게이트 전극(G41~G46), 제12 분리막 패턴(I12), 제2 층간 절연막(40) 및 제1 내지 제4 연결 패턴(C1~C4)을 포함한다.
제1 내지 제6 게이트 전극(G41~G46)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제6 게이트 전극(G41~G46)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제6 게이트 전극(G41~G46) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.
제12 분리막 패턴(I12)은 제1 내지 제6 게이트 전극(G41~G46)을 분리할 수 있다. 제12 분리막 패턴(I12)은 제1 방향(X)으로 연장될 수 있다. 제12 분리막 패턴(I12)은 하나의 패턴으로 제1 내지 제6 게이트 전극(G41~G46) 모두를 분리할 수 있다. 이에 따라, 제1 내지 제6 게이트 전극의 제1 영역(G41-1~G46-1)이 정의될 수 있다. 즉, 제1 내지 제6 게이트 전극의 제1 영역(G41-1~G46-1)의 제2 방향(Y)의 일 단부는 제12 분리막 패턴(I12)과 접할 수 있다.
제2 층간 절연막(40)은 제1 내지 제6 게이트 전극(G41~G46), 제12 분리막 패턴(I12) 및 제1 층간 절연막(도 3의 20) 상에 형성될 수 있다. 이 때, 제2 층간 절연막(40)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 연결 패턴(C1~C4)은 제2 층간 절연막을 관통하여 형성될 수 있다. 제1 연결 패턴(C1)은 제1 게이트 전극(G41) 상에 형성될 수 있고, 제2 연결 패턴(C2)은 제2 게이트 전극(G42) 상에 형성될 수 있다. 제3 연결 패턴(C3)은 제5 게이트 전극(G45) 상에 형성될 수 있고, 제4 연결 패턴(C4)은 제6 게이트 전극(G46) 상에 형성될 수 있다.
도 16을 참조하여, 제3 연결 패턴(C3)을 설명한다. 제1, 제2 및 제4 연결 패턴(C1, C2, C4)은 제3 연결 패턴(C3)과 동일한 형상이므로, 편의상 제3 연결 패턴(C3)을 예시적으로 설명한다.
제5 게이트 전극의 제1 영역(G45-1)과 제2 영역(G45-2)은 제12 분리막 패턴(I12)에 의해서 물리적으로 분리될 수 있다. 이 때, 제12 분리막 패턴(I12) 및 제12 분리막 패턴(I12) 상의 제2 층간 절연막(40)의 일부가 제거되어 트렌치를 형성할 수 있다. 상기 트렌치는 제3 연결 패턴(C3)에 의해서 채워질 수 있다. 제3 연결 패턴(C3)은 도전성 물질을 포함할 수 있다. 제3 연결 패턴(C3)은 제5 게이트 전극의 제1 영역(G45-1) 및 제2 영역(G45-2)과 모두 접할 수 있다. 이를 통해서, 제3 연결 패턴(C3)은 제5 게이트 전극의 제1 영역(G45-1)과 제2 영역(G45-2)을 전기적으로 연결할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 제12 분리막 패턴(I12)의 형상을 제1 방향(X)으로 길게 연장시켜서 제12 분리막 패턴(I12)에 의한 스트레스 영향을 최소화하고, 추후에 제2 층간 절연막(40)이 형성되는 레벨에서, 분리되지 않았어야 할 몇몇 게이트 전극을 다시 이어주는 방식을 통해서, 스트레스를 최소화 할 수 있다.
이하, 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도16의 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다. 기판, 핀형 패턴, 쉘로우 트렌치, 트렌치, 소자 분리막 및 제1 층간 절연막의 구성요소는 편의상 도시하지 않았다.
도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 게이트 전극(G51~G56), 제1 내지 제6 분리막 패턴(I51~I56) 및 제1 내지 제4 연결 패턴(C51~C54)을 포함한다.
제1 내지 제6 게이트 전극(G51~G56)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제6 게이트 전극(G51~G56)은 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1 내지 제6 게이트 전극(G51~G56) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내지 제7 분리막 패턴_은 각각 하나의 게이트 전극과 접할 수 있다. 구체적으로 제1 분리막 패턴(I51)은 제1 게이트 전극(G51)과 접하고, 제2 내지 제7 게이트 전극(G52~G57)과는 접하지 않을 수 있다. 제2 분리막 패턴(I52)은 제2 게이트 전극(G52)과 접하고, 제1 및 제3 내지 제7 게이트 전극(G51, G53~G57)과는 접하지 않을 수 있다. 제3 분리막 패턴(I53)은 제3 게이트 전극(G53)과 접하고, 제1, 제2 및 제4 내지 제7 게이트 전극(G51, G52, G54~G57)과는 접하지 않을 수 있다. 제4 분리막 패턴(I54)은 제4 게이트 전극(G54)과 접하고, 제1 내지 제3 및 제5 내지 제7 게이트 전극(G51~G53, G55~G57)과는 접하지 않을 수 있다. 제5 분리막 패턴(I55)은 제5 게이트 전극(G55)과 접하고, 제1 내지 제4, 제6 및 제7 게이트 전극(G51~G54, G56, G57)과는 접하지 않을 수 있다. 제6 분리막 패턴(I56)은 제6 게이트 전극(G56)과 접하고, 제1 내지 제5 및 제7 게이트 전극(G51~G55, G57)과는 접하지 않을 수 있다. 제7 분리막 패턴_은 제7 게이트 전극_과 접하고, 제1 내지 제6 게이트 전극(G51~G56)과는 접하지 않을 수 있다.
제1 내지 제4 연결 패턴(C51~C54)은 제2 층간 절연막을 관통하여 형성될 수 있다. 제1 연결 패턴(C51)은 제1 게이트 전극(G51) 상에 형성될 수 있고, 제2 연결 패턴(C52)은 제2 게이트 전극(G52) 상에 형성될 수 있다. 제3 연결 패턴(C53)은 제5 게이트 전극(G55) 상에 형성될 수 있고, 제4 연결 패턴(C54)은 제6 게이트 전극(G56) 상에 형성될 수 있다.
제1 내지 제4 연결 패턴(C1~C4)은 제1 내지 제6 분리막 패턴(I51~I56)과 같이 하나의 게이트 전극과 오버랩될 수 있다. 이를 통해서, 제1 내지 제4 연결 패턴(C1~C4) 사이의 서로의 단락을 방지할 수 있다.
예를 들어, 제3 연결 패턴(C53)과 제4 연결 패턴(C54)의 거리(D2)는 도 15의 실시예의 거리(D1)에 비해서 더 멀어질 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제6 분리막 패턴(I51~I56)의 레벨에서는 각각 하나의 게이트 전극만을 접하도록하여 문턱 전압에의 영향을 최소화하고, 제1 내지 제4 연결 패턴(C51~C54)의 레벨에서도 서로의 단락을 방지할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치 제조방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1~F4: 제1 내지 제4 핀형 패턴
G1~G8: 제1 내지 제8 게이트 전극
I1~I6: 제1 내지 제6 분리막 패턴

Claims (20)

  1. 제1 방향으로 연장되는 핀형 패턴;
    상기 핀형 패턴을 감싸되, 상기 핀형 패턴의 상부를 노출시키는 소자 분리막;
    상기 소자 분리막 및 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극을 상기 제2 방향으로 분리 시키고, 제1 물질을 포함하는 게이트 분리막; 및
    상기 소자 분리막 상에 상기 핀형 패턴의 측면을 채우고, 상기 제1 물질과 다른 제2 물질을 포함하는 층간 절연막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 핀형 패턴은 서로 제1 방향으로 이격되는 제1 핀형 패턴과, 제2 핀형 패턴을 포함하고,
    상기 게이트 분리막은 상기 제1 및 제2 핀형 패턴 사이에 형성되고, 상기 제1 방향으로 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극은 서로 제1 방향으로 이격되는 제1 내지 제3 게이트 전극을 포함하고,
    상기 게이트 분리막은 상기 제2 게이트 전극을 분리시키고, 상기 제1 및 제3 게이트 전극과는 접하지 않는 반도체 장치.
  4. 제1 항에 있어서,
    상기 소자 분리막 내에 상기 제1 방향으로 형성되고, 상기 게이트 전극을 상기 제2 방향으로 분리시키는 제1 트렌치를 더 포함하고,
    상기 게이트 분리막은 상기 제1 트렌치를 채우는 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 분리막은 상기 제1 트렌치의 바닥면과 측면에 컨포말하게 형성되는 외부 게이트 분리막과,
    상기 외부 게이트 분리막 상에 상기 제1 트렌치를 완전히 채우는 내부 게이트 분리막을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 분리막의 스트레스 특성은 상기 층간 절연막의 스트레스 특성과 서로 다른 반도체 장치.
  7. 제6 항에 있어서,
    상기 게이트 분리막은 압축 스트레스 특성을 가지고,
    상기 층간 절연막은 인장 스트레스 특성을 가지는 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 분리막은 서로 제2 방향으로 이격된 제1 및 제2 게이트 분리막을 포함하고,
    상기 핀형 패턴은 상기 제1 및 제2 게이트 분리막 사이에 형성되는 반도체 장치.
  9. 제8 항에 있어서,
    상기 핀형 패턴과 상기 제1 게이트 분리막 사이에 형성되는 제2 트렌치와,
    상기 제2 트렌치 내에 형성되는 제3 게이트 분리막을 더 포함하는 반도체 장치.
  10. 제1 방향으로 연장되는 제1 게이트 전극;
    상기 제1 게이트 전극을 분리시키고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 분리막;
    상기 제1 게이트 전극을 분리시키고, 상기 제2 방향으로 연장되고, 상기 제1 게이트 분리막과 상기 제1 방향으로 이격되는 제2 게이트 분리막;
    상기 제1 및 제2 게이트 분리막 사이에 형성되는 제1 액티브 영역; 및
    상기 제1 액티브 영역과 상기 제1 게이트 분리막 사이에 형성되는 제3 게이트 분리막을 포함하되,
    상기 제1 및 제3 게이트 분리막 사이에는 액티브 영역이 형성되지 않는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제3 게이트 분리막의 상기 제2 방향의 길이는 상기 제1 게이트 분리막의 상기 제2 방향의 길이보다 짧은 반도체 장치.
  12. 제10 항에 있어서,
    제1 게이트 전극의 측면에 형성되고, 제1 물질을 포함하는 제1 층간 절연막을 더 포함하는 반도체 장치.
  13. 제10 항에 있어서,
    제1 방향으로 연장되고, 상기 제1 게이트 전극의 양측에 각각 위치하는 제2 및 제3 게이트 전극을 더 포함하고,
    상기 제1 게이트 분리막은 상기 제2 및 제3 게이트 전극을 분리시키는 반도체 장치.
  14. 제13 항에 있어서,
    기판 상에 돌출되고, 상기 제2 방향으로 연장되는 핀형 패턴과,
    상기 핀형 패턴의 측면의 일부를 감싸는 소자 분리막을 더 포함하고,
    상기 제1 내지 제3 게이트 전극은 상기 소자 분리막 및 상기 핀형 패턴 상에 형성되는 반도체 장치.
  15. 제13 항에 있어서,
    제1 액티브 영역과 상기 제2 게이트 분리막 사이에 형성되는 제4 게이트 분리막을 더 포함하되,
    상기 제2 및 제4 게이트 분리막 사이에는 액티브 영역이 형성되지 않는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제3 게이트 분리막은 제2 및 제3 게이트 전극을 분리시키고,
    상기 제1 내지 제3 게이트 전극의 각각의 측면에 형성되는 제1 층간 절연막과,
    상기 제1 내지 제3 게이트 전극, 제1 층간 절연막 및 제1 내지 제3 게이트 분리막 상에 형성되는 제2 층간 절연막과,
    상기 제2 층간 절연막을 관통하여 상기 제3 게이트 분리막에 의해서 분리된 제2 게이트 전극을 다시 전기적으로 연결하는 제1 연결패턴을 더 포함하는 반도체 장치.
  17. 제13 항에 있어서,
    상기 제3 게이트 분리막은 제2 및 제3 게이트 전극을 분리시키지 않는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 및 제2 게이트 분리막 사이에서, 상기 제2 게이트 전극을 분리시키되, 상기 제1 및 제3 게이트 전극을 분리시키지 않는 제4 게이트 분리막과,
    상기 제1 및 제2 게이트 분리막 사이에서, 상기 제3 게이트 전극을 분리시키되, 상기 제1 및 제2 게이트 전극을 분리시키지 않는 제5 게이트 분리막을 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 내지 제3 게이트 전극의 각각의 측면에 형성되는 제1 층간 절연막과,
    상기 제1 내지 제3 게이트 전극, 제1 층간 절연막 및 제1 내지 제5 게이트 분리막 상에 형성되는 제2 층간 절연막과,
    상기 제2 층간 절연막을 관통하여 상기 제3 게이트 분리막에 의해서 분리된 제1 게이트 전극을 다시 전기적으로 연결하는 제1 연결패턴을 더 포함하는 반도체 장치.
  20. 제1 방향으로 서로 나란하게 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 게이트 전극;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키는 제1 게이트 분리막;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 게이트 분리막과 상기 제1 방향으로 이격되는 제2 게이트 분리막;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 및 제2 게이트 분리막 사이에 형성되는 제3 게이트 분리막; 및
    상기 제2 방향으로 연장되고, 상기 제2 게이트 전극을 상기 제1 방향으로 분리시키고, 상기 제1 및 제2 게이트 분리막 사이에 형성되고, 상기 제3 게이트 분리막과 서로 이격되는 제4 게이트 분리막을 포함하는 반도체 장치.
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