CN104795329B - 半导体器件及其制造方法 - Google Patents

Abstract

提供了一种半导体器件及其制造方法。一示例方法可以包括：在衬底上形成沿第一方向延伸的多个鳍；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍相交；在栅极线的侧壁上形成电介质侧墙；在鳍的未被栅极线和侧墙覆盖的表面上外延生长半导体层；在衬底上形成晶体半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且在沿第一方向相对的各对鳍中，至少一对鳍被相应的绝缘隔离部隔离。

Description

半导体器件及其制造方法

技术领域

本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。

背景技术

随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。

在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可在鳍102的顶壁与栅电极103之间设置电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。

图2(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)示出了示例鳍配置。如图2所示，在衬底200上，形成了平行延伸的多个鳍202。这些鳍202按照所需的器件设计进行布局。通常，为了工艺的可行性和器件的可靠性，鳍202的侧壁并不完全垂直于衬底的表面。另外，衬底200上形成隔离层204。随后可以在该隔离层204上形成与鳍相交的栅堆叠。

随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。要针对如此小的鳍，准确实现源/漏接触部相当困难。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以克服现有技术中的上述困难。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成沿第一方向延伸的多个鳍；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍相交；在栅极线的侧壁上形成电介质侧墙；在鳍的未被栅极线和侧墙覆盖的表面上外延生长半导体层；在衬底上形成晶体半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且在沿第一方向相对的各对鳍中，至少一对鳍被相应的绝缘隔离部隔离。

根据本公开的另一方面，提供了一种半导体器件，包括：在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；在鳍的未被栅电极和侧墙覆盖的表面上形成的外延半导体层；填充各鳍之间以及各栅电极之间的空间的晶体半导体层；以及绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且在沿第一方向相对的各对鳍中，至少一对鳍被相应的绝缘隔离部隔离。

根据本公开的实施例，通过晶体半导体层，可以进一步扩展源/漏面积，以便于后继的接触部制造。此外，通过按需设置绝缘隔离部，以实现所需的电隔离。最终的源/漏面积可以由绝缘隔离部来限定。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据现有技术的示例FinFET；

图2示出了根据现有技术的示例鳍配置；

图3-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图3-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。

如图3(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，提供衬底1000。衬底1000可以包括体半导体衬底如Si、Ge，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。

在衬底1000上，形成了沿第一方向(例如，图中水平方向)平行延伸的多个鳍1002。在图3的示例中，鳍1002被示出为与衬底1000一体，由衬底1000的一部分(例如，通过对衬底1000进行构图)形成。但是，本公开不限于此。例如，鳍1002可通过在衬底1000上外延的另外半导体层形成。另外需要指出的是，鳍1002的布局根据器件设计而定，不限于图3中所示的布局，而且鳍的数目可以为更多或更少。在本公开中，表述“在衬底上形成鳍”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一个或多个鳍，表述“在衬底上形成的鳍”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一个或多个鳍。

另外，在图3中，将鳍1002的侧壁示出为完全垂直于衬底1000的表面。这仅仅是为了图示方便。事实上，鳍1002的侧壁可以倾斜。

另外，在衬底1000上可以形成有隔离层1010。例如，隔离层1010可以通过在衬底1000上淀积氧化物(例如，氧化硅)然后回蚀来形成。在回蚀之前，可以进行平坦化处理如化学机械抛光(CMP)。这种隔离层1010可以视为限定有源区(即，鳍)的浅沟槽隔离(STI)。这里需要指出的是，在某些情况下，例如衬底为SOI衬底，可以省略这种隔离层1010。

在衬底1000上，还形成有栅介质层1004和栅电极层1006。例如，栅介质层1004可以包括高K栅介质如HfO₂、、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中任一种或其组合；栅电极层1006可以包括金属栅导体如Ti、Co、Ni、Al、W或其合金或金属氮化物等。另外，栅介质层1004还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层1004和栅电极层1006之间，还可以形成功函数调节层(图中未示出)。备选地，在应用替代栅工艺的实施例中，栅介质层1004可以包括牺牲栅介质层如氧化物，栅电极层1006可以包括牺牲栅导体如多晶硅。

在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案1008。图案1008中各线段可以沿第二方向(例如，图中竖直方向)彼此平行印制，它们具有相同或相近的间距和关键尺寸。鳍延伸的第一方向与栅极线延伸的第二方向可以一定的角度如90度相交。

在此需要指出的是，仅仅为了图示的方便，图3中的俯视图与截面图并非是按比例绘制的，且仅仅为了清楚起见，在俯视图中仅仅示出了交叉条形的鳍1002和光刻胶图案1008而没有示出其他层。

接下来，如图4(图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图)所示，直接利用线形图案来刻蚀如反应离子刻蚀(RIE)栅电极层，以形成平行的栅极线1006。在此，还刻蚀了栅介质层1004，从而栅介质层1004仅位于栅极线1006之下。之后，可以去除光刻胶1008。

在形成了栅极线1006之后，可以按照常规工艺来进行处理。例如，可以进行离子注入(形成延伸区、源/漏等)、侧墙(spacer)形成等。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。

图5(图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图)中示出了在栅极线1006的侧壁上形成电介质侧墙1012后的情况。根据本公开的实施例，每一栅极线1006一体延伸，而没有在其中形成开口(相反，在常规技术中，将会根据器件布局，在形成侧墙1012之前将栅极线切断为分离的部分)。于是，电介质侧墙层1012仅在栅极线1006的外侧延伸。电介质侧墙1012可以包括单层或多层配置，且可以包括各种合适的电介质材料如SiO₂、Si₃N₄、SiON中任一种或其组合。

此外，还可以在鳍1002被栅极线1006和侧墙1012露出的表面上外延生长半导体层1014，以扩大源/漏区面积。根据一有利示例，半导体层1014可以包括带应力材料，以向鳍1002(特别是其中的沟道区)施加应力，从而进一步改善器件性能。具体地，对于n型器件，半导体层1014可以带拉应力；而对于p型器件，半导体层可以带压应力。例如，在鳍包括Si的情况下，半导体层1014可以包括Si:C(n型器件)或者SiGe(p型器件)。

在栅极线1006包括多晶硅的情况下，在栅极线1006顶部也可能生长了半导体层。这里需要指出的是，在图5(a)的俯视图中，仅仅为了方便起见，没有示出鳍1002和栅极线1006由于半导体层1014的生长而导致的增大。另外，在图5(b)中，两个(沿第一方向)相对的鳍之间仍然保留有空隙。当然，半导体层1014可能生长并完全填满该空隙。

随后，如图6(图6(a)是俯视图，图6(b)是沿图6(a)中AA′线的截面图)所示，可以在衬底上例如通过淀积，形成非晶半导体层，例如非晶硅层1016。该非晶半导体层1016可以完全覆盖图5所示的结构。接着，如图7(图7(a)是俯视图，图7(b)是沿图7(a)中AA′线的截面图)所示，可以进行结晶化处理，以使非晶半导体层1016(例如，非晶硅)结晶成晶体半导体层1018(例如，多晶硅)。这种结晶化处理例如可以通过快速热退火如激光退火和/或微波退火来实现。这里需要指出的是，所形成的晶体层可以包括其他半导体材料，而不限于硅。

根据一有利示例，特别是在应用替代栅工艺的情况下，可以如图8(图8(a)是俯视图，图8(b)是沿图8(a)中AA′线的截面图)所示，对晶体半导体层1018进行平坦化处理如CMP。CMP可以进行到直至露出侧墙1012。此时，栅极线1006也露出。这样，随后可以应用替代栅工艺。具体地，例如可以通过选择性刻蚀去除(牺牲)栅极线且可选地去除(牺牲)栅介质层，在侧墙1012内侧形成栅槽。在栅槽中，例如通过淀积并回蚀，可以依次形成真正的栅介质层和真正的栅导体。

接下来，如图9(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中BB′线的截面图)所示，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部1020。例如，可以将如上所述形成的栅极线1006、电介质侧墙层1012以及晶体半导体层1018，在预定区域处切断，以实现器件间的电隔离。通常来说，在鳍1002之间的无源区域(field)上方如STI上进行切断，切口的宽度一般为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅极线1006、电介质侧墙层1012以及晶体半导体层1018切断，形成切口。在刻蚀切口时，可以下方的隔离层1010为停止层。可以向切口中填充电介质材料以形成器件间隔离部1020；或者，切口可以被随后形成的层间电介质层填充。栅极线由于被切断而得到的各部分随后可以用作器件的栅电极。

这里需要指出的是，由于电介质侧墙层1012并不导电，不会妨碍器件之间的电隔离，因此可以在上述切断过程中可以并不切断电介质侧墙层1012。例如，在通过反应离子刻蚀来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响电介质侧墙层1012。

或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅极线1006中的材料(例如，Si)以及晶体半导体层1018的材料(Si)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅极线1006彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅电极，切口位置两端的晶体半导体层1018彼此电隔离(等效于“切断”的效果)。当然，注入的元素不限于氧，本领域技术人员也可以根据所使用的栅极线1006的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。

另外，在鳍的延伸方向(第一方向)上，可以按照设计需要，隔离部1020可以形成在某些相对的鳍1002之间，特别是隔离层1010上方。

由此，得到了根据本公开实施例的半导体器件。如图9所示，该半导体器件可以包括在衬底1000上形成的沿第一方向(例如，图中水平方向)延伸的多个鳍1002以及在衬底1000上形成的沿与第一方向交叉的第二方向(例如，图中竖直方向)延伸的多个栅电极1006。每一栅电极1006可以经由栅介质层1004与相应的鳍1002相交。该半导体器件还可以包括在栅电极的沿第二方向延伸的侧壁(例如，图中左右两侧的侧壁)上形成的电介质侧墙1012。在鳍1002的未被栅电极1006和侧墙1012覆盖的表面上可以形成外延半导体层1014。该半导体器件还可以包括填充各鳍之间以及各栅电极之间的空间的晶体半导体层1018。该晶体半导体层1018的顶面可以与栅电极1006的顶面基本上持平。为实现所需隔离，该半导体器件还可以包括预定区域处的绝缘隔离部1020。如图9(a)和9(b)所示，沿第一方向，至少一对鳍1002通过相应的隔离部1020相隔离；如图9(a)和9(c)所示，沿第二方向，相对的栅电极1006通过相应的隔离部1020相隔离。这些隔离部1020可以位于隔离层1010(或者，STI)上。

由于在连续的栅极线上形成电介质侧墙之后再形成隔离部，所以与常规技术中不同，在各栅电极1006沿第二方向的相对端面(图中沿大致水平方向延伸的端面)上并不存在侧墙，从而隔离部1020可以与这些端面直接接触。特别是在如上所述通过切断来形成隔离部的情况下，这些端面可以与相应的电介质侧墙的端面基本上对齐。

此外，在形成隔离部时未“切断”电介质侧墙1012的情况下，电介质侧墙1012可以沿第二方向在多个栅电极1006的侧壁上连续延伸。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种制造半导体器件的方法，包括：

在衬底上形成沿第一方向延伸的多个鳍；

在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍相交；

在栅极线的侧壁上形成电介质侧墙；

在鳍的未被栅极线和侧墙覆盖的表面上外延生长半导体层；

在衬底上形成晶体半导体层；以及

在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且在沿第一方向相对的各对鳍中，至少一对鳍被相应的绝缘隔离部隔离。

2.根据权利要求1所述的方法，其中，对于n型器件，外延半导体层带拉应力；对于p型器件，外延半导体层带压应力。

3.根据权利要求2所述的方法，其中，鳍包括Si；对于n型器件，外延半导体层包括Si：C，而对于p型器件，外延半导体层包括SiGe。

4.根据权利要求1所述的方法，其中，形成晶体半导体层包括：

淀积非晶半导体层；

对非晶半导体层进行结晶化处理，使非晶半导体层结晶成晶体半导体层。

5.根据权利要求4所述的方法，其中，所述非晶半导体层是非晶硅层。

6.根据权利要求4所述的方法，其中，结晶化处理包括快速热退火。

7.根据权利要求6所述的方法，其中，快速退火是激光退火或微波退火。

8.根据权利要求1所述的方法，还包括：对晶体半导体层进行平坦化处理，直至露出侧墙。

9.根据权利要求1所述的方法，其中，形成器件间绝缘隔离部包括：在所述预定区域处刻蚀出空隙。

10.根据权利要求9所述的方法，还包括：在所述空隙处填充电介质材料。

11.根据权利要求1所述的方法，其中，形成器件间隔离部包括：将所述预定区域处存在的材料转变为绝缘材料。

12.根据权利要求11所述的方法，其中，所述材料转变方法包括：向预定区域注入氧。

13.一种半导体器件，包括：

在衬底上形成的沿第一方向延伸的多个鳍；

在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；

在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；

在鳍的未被栅电极和侧墙覆盖的表面上形成的外延半导体层；

填充各鳍之间以及各栅电极之间的空间的晶体半导体层；以及

绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且在沿第一方向相对的各对鳍中，至少一对鳍被相应的绝缘隔离部隔离。

14.根据权利要求13所述的半导体器件，其中，在沿第二方向相对的两个栅电极之间，相应的绝缘隔离部与这两个栅电极的侧面直接接触。

15.根据权利要求13所述的半导体器件，其中，沿第二方向对准的多个栅电极各自的电介质侧墙沿第二方向彼此连续。

16.根据权利要求13所述的半导体器件，其中，至少一个隔离部进一步贯穿相应电介质侧墙。

17.根据权利要求13所述的半导体器件，其中，所述绝缘隔离部位于浅沟槽隔离(STI)上。