CN102956483A - 半导体器件结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件结构及其制作方法。该半导体器件结构制作方法包括：提供半导体衬底；在半导体衬底上沿第一方向形成鳍；在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；绕所述栅极线形成电介质侧墙；绕所述电介质侧墙的外侧形成导电侧墙；以及在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极，被隔离的导电侧墙部分形成相应单元器件的接触部。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及一种带有鳍的半导体器件结构及其制作方法，其中能够高质量地形成栅电极图案。
背景技术
随着集成密度的日益提高，鳍式晶体管结构如FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：体Si半导体衬底101；在体Si半导体衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离区(如SiO2)105。在该FinFET中，在栅电极103的控制下，在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源极区、漏极区则分别位于沟道区两侧。
在图1的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如SOI(绝缘体上半导体)衬底上。另外，图1所示的FET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FET。例如，通过在鳍102的顶壁与栅电极103之间设置隔离层(例如氮化物)来形成2栅FET，此时在鳍102的顶壁上不会产生沟道。
另外，为了增强驱动能力以提供更高性能，可以将多个鳍连接在一起形成同一器件。参见图2，三个鳍102a、102b、102c受相同栅电极103的控制，且它们可以连接到相同的源极和漏极(图中未示出)，从而图2所示的该FinFET的电流驱动能力大大增加。图2中其余标记与图1中相同。图3示出了实际制造的FinFET中鳍102与栅电极103的形貌的照片。
但是，随着器件特征尺寸的日益缩小，要为鳍式晶体管形成栅电极变得越来越困难。另一方面，根据常规工艺，要在栅电极以及源、漏区上形成接触部，需要先刻蚀接触孔，然后在接触孔中填充导电材料如金属。这种接触部形成工艺在鳍式晶体管中是非常困难的。
有鉴于此，需要提供一种新颖的带有鳍的半导体器件结构及其制作方法。
发明内容
本发明的目的在于提供一种半导体器件结构及其制作方法，以克服上述现有技术中的问题。
根据本发明的一个方面，提供了一种制作半导体器件结构的方法，包括：提供半导体衬底；在半导体衬底上沿第一方向形成鳍；在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；绕所述栅极线形成电介质侧墙；绕所述电介质侧墙的外侧形成导电侧墙；以及在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极，被隔离的导电侧墙部分形成相应单元器件的接触部。
根据本发明的另一方面，提供了一种半导体器件结构，包括：半导体衬底；在半导体衬底上形成的多个单元器件，每一单元器件包括：沿第一方向延伸的鳍；沿与第一方向交叉的第二方向延伸的栅电极，所述栅电极经由栅介质层与鳍相交；在所述栅电极两侧形成的电介质侧墙；以及在所述电介质侧墙的外侧形成的导电侧墙，所述导电侧墙用于所述单元器件的接触部，其中，沿第二方向相邻的单元器件各自的栅电极、电介质侧墙和导电侧墙分别由沿第二方向延伸的同一栅极线、同一电介质侧墙层和同一导电侧墙层形成，所述栅极线在所述相邻的单元器件之间的预定区域中包括第一电隔离部，所述导电侧墙层在所述相邻的单元器件之间的预定区域中包括第二电隔离部，所述电介质侧墙层仅在所述栅极线外侧延伸。
在本发明中，在形成了电介质侧墙以及导电侧墙之后，再进行各器件之间的电隔离操作例如切断或氧化。因此，电介质和导电侧墙的侧墙材料没有延伸进入相邻的单元器件的相对栅电极端面之间，从而不会如现有技术中那样由于切口处存在侧墙材料而出现孔洞等缺陷，并因为可以减少器件间的最小电隔离距离从而可以增加器件的集成度，降低集成电路的制造成本。
与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不同，根据本发明的实施例，以侧墙的方式来形成接触部，避免了常规技术中形成接触孔的困难。此外，根据本发明的实施例形成的接触部，以侧墙的方式形成在电介质侧墙外侧，从而自对准于源/漏区，并因此可以充当半导体器件的源/漏区与外部之间电连接的接触部。
另外，在本发明中，通过平坦化处理，可以使得导电侧墙(下接触部)与栅堆叠具有相同的高度。因此，有利于后续电连接等工艺的进行。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了示例FinFET的透视图；
图2示出了实际制造的FinFET中鳍与栅电极的形貌的照片；
图3示出了常规工艺中FinFET的鳍的形成，其中(a)为顶视图，(b)为沿(a)中A-A′线的截面图；
图4示出了在图3所示的结构上形成栅介质层和栅电极层之后得到的结构；
图5-7示出了常规工艺中FinFET的栅堆叠构图，其中(a)为顶视图，(b)为沿(a)中A-A′线的截面图；
图8示出了常规工艺中最终形成的栅电极以及绕栅电极形成的栅侧墙；
图9-12示出了根据本发明第一实施例的半导体器件结构的制作流程，其中(a)为顶视图，(b)为沿(a)中A-A′线的截面图；
图13-16示出了根据本发明第二实施例的半导体器件结构的制作流程，其中(a)为顶视图，(b)为沿(a)中A-A′线的截面图；
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在描述本发明的实施例之前，先简要介绍常规工艺中FinFET栅堆叠的形成方法。
如图3所示，首先在半导体衬底上形成鳍。在图3所示的示例中，半导体衬底为SOI衬底，包括两个Si层200和202以及嵌于它们之间的SiO2层201。通过以构图的硬掩膜层203(如Si3N4)为掩膜，对Si层202进行刻蚀，形成鳍。尽管在该示例中半导体衬底包括Si且构成鳍的半导体材料也包括Si，但是本领域技术人员能够理解，半导体衬底和/或鳍可以包括任意合适的半导体材料，如Ge、GaN、InP等。在以下的描述中，同样以SOI衬底为例，但是本发明不限于此。
硬掩膜层203可以去除，这样随后制造的栅电极能够经由栅介质层与鳍202的三个侧壁相接触，从而形成3栅(Tri-Gate)FET。当然，硬掩膜层203也可以保留，这样随后制造的栅电极经由栅介质层只与鳍202的两个侧壁相接触(顶壁上由于存在硬掩膜层203从而不受栅电极的控制而产生沟道)，从而形成2栅FET。
下文均以3栅FET为例进行描述。但是本领域技术人员应当理解，本发明同样可以适用于2栅FET以及其他带有鳍的半导体器件结构。
接下来，如图4所示，在形成有鳍的半导体衬底上依次形成栅介质层203(如，高k栅介质层)和栅电极层204(如，金属栅电极层)。然后，对栅介质层203和栅电极层204进行构图，以形成最终的栅堆叠。
具体地，参见图5(a)，其中以顶视图示出了半导体衬底，该半导体衬底上如图4所示形成有鳍202的图案(注意，图4中示出了图5(a)中所示结构的一部分，故两者看起来不一样)，并且形成有栅介质层203和栅电极层204。但是，为清楚起见，该顶视图中并没有示出栅介质层203和栅电极层204(以下各顶视图中同样如此)。在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案205。图案205中各线段是沿同一方向彼此平行印制的，它们具有相同或相近的间距和关键尺寸。
在图5(b)中，为例方便起见，仅示出了沿A-A′线的两条线段205。以下各截面图中同样如此。
然后，如图6所示，通过利用切断掩模进行再次曝光并显影，在线形图案205上形成切口206。从而，使得图案205中与各单元器件相对应的栅极图案彼此断开。
最后，利用形成有切口206的光刻胶图案205，进行刻蚀，并最终形成与该图案相对应的栅堆叠。图7中示出了刻蚀后形成的栅电极204。在此需要指出的是，在图7所示的示例中，并未刻蚀栅介质层203。但是本领域技术人员应当理解，在刻蚀栅电极层204之后可以进一步刻蚀栅介质层203。
当然，也可以在如图5所示印制线性图案205之后先进行一次刻蚀，得到平行的栅极线；然后再利用切断掩膜，进行第二刻蚀，在平行的栅极线中形成切口。
在以上过程中，将用于形成栅极图案的一次曝光分成了两次来实现：一次曝光线形图案205；另一次曝光切口206。从而可以降低对光刻的要求，改进光刻中对线宽的控制。此外，可以消除许多邻近效应。
但是，随着器件特征尺寸的缩小，上述常规工艺遇到了越来越多的问题。根据这种常规工艺，在形成切口后，需对器件形成电介质侧墙等工艺。参见图8，其中示出了环绕栅电极204形成电介质侧墙207(在图8中，为简单起见，最上侧的栅电极端部和最下侧的栅电极端部处并没有示出侧墙；但是需要指出的是，如果某一栅电极204终止于这些位置，那么这些位置处同样形成有侧墙207，即，侧墙207是围绕栅电极204形成的)。由于栅极图案中存在切口206，从而侧墙材料也会进入该切口206内。这样，栅极线中的切口会对电介质侧墙的形貌造成影响。比如，栅极线中的切口如果太小(相邻栅电极相对端面间的距离太小)，电介质会在切口处形成孔洞(void)。这种孔洞可能会在后续工艺中形成器件间的短路等。另外，电介质侧墙材料在切口处的形貌也会对后续的CMP工艺要求造成巨大影响。
因此，这种常规工艺要求非常精确的(栅电极)端到端间隔。而这种要求，使得光学邻近修正(Optical Proximity Correction，OPC)的难度变大。而且，切断掩膜的设计变得具有挑战性。特别是，近年来为了使用高k栅介质/金属栅的结构而采用替代栅工艺。而替代栅工艺使得这种线形和切断(line-and-cut)方法更加复杂。
另外，在常规工艺中，栅极以及源/漏极的接触部是通过形成层间电介质层、在层间电介质层中刻蚀接触孔、并以导电材料填充接触孔的方法来形成的。但是，在极小的栅极以及源/漏极上刻蚀与之对准的接触孔是一项非常困难的任务。而且，栅极与源/漏极的高度不同，从而它们之上的接触孔的刻蚀深度也不一样，这也造成了接触部形成的困难。
本发明正是针对现有技术中的这些问题提出的。
(第一实施例)
以下将参照附图9～12来描述本发明的第一实施例。
根据本发明的实施例，在如以上参照图5所述印制光刻胶线形图案之后，并不立即使用切断掩模来形成切口图案，而是直接利用线形图案来刻蚀栅电极层，以形成平行的栅极线。
具体地，如图9所示，在SOI衬底(包括两个Si层1000、1002以及嵌于它们之间的SiO2层1001)上形成鳍1002之后，依次形成栅介质层1003和栅电极层1004。然后，印制与将要形成的栅极线图案相对应的光刻胶线形图案，光刻胶线形图案中各线段是沿同一方向彼此平行印制的(参见以上结合图5的描述)。这些平行线段可以具有不同的间距和/或不同的宽度。
在形成了线形图案之后，并不立即使用切断掩模来形成切口图案，而是直接利用线形图案来刻蚀栅电极层，以形成平行的栅极线1004。在此，还刻蚀了栅介质层1003，从而栅介质层1003仅位于栅极线1004之下，参见图9(b)。
栅介质层1003例如可以是普通的介质材料SiO2，或者是高k栅介质材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中任一种或其组合，或者是其他材料。栅电极层1004例如可以包括多晶硅或金属材料如Ti、Co、Ni、Al、W或其合金或金属氮化物等。
在形成了栅极线1004之后，可以按照常规工艺来进行处理，以形成半导体器件结构如晶体管结构。例如，可以进行离子注入(进行掺杂以便形成源/漏等)、侧墙形成、硅化、双应力衬层集成等。在此，需要指出的是，这些形成半导体器件的具体工艺(如离子注入、硅化等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现，这并不影响本发明。以下，主要描述根据本发明的侧墙形成。
具体地，如图10所示，绕栅极线1004形成电介质侧墙层1005。例如，可以通过在整个半导体器件结构上淀积一层或多层电介质材料，例如SiO2、Si3N4、SiON或其他材料，或者这些材料的组合，再通过反应离子刻蚀形成电介质侧墙层1005。由于栅极线1004中并没有形成开口，因此除了栅极线1004在图中竖直方向上的末端处，电介质侧墙层1005形成于栅极线1004沿图中水平方向的两侧。即，电介质侧墙层1005仅在栅极线1004的外侧延伸。
另外，如果之前在栅极线刻蚀步骤中并没有刻蚀栅介质层的话，在形成侧墙层1005之后，则可沿侧墙层进行刻蚀，使得位于侧墙层之外的栅介质层1003被去除。
优选地，为了更好地形成到器件源/漏区的接触，如图11所示，绕如上所述形成的电介质侧墙层1005外侧，以导电材料来形成导电侧墙层1006。同样地，由于栅极线1004中并没有形成开口，因此除了栅极线1004在图中竖直方向上的末端处，导电侧墙层1006形成于电介质侧墙层1005沿图中水平方向的外侧。当然，电介质侧墙层与导电侧墙层也可以形成在器件突出鳍的两侧，图中并未示出。在形成器件的过程中，可以根据器件的需要选择地去除器件突出鳍两侧的电介质侧墙层和导电侧墙层。
例如，导电侧墙层1006可以通过如下方式来形成。在半导体衬底上保形淀积一层导电材料，如金属、金属氮化物、碳等；然后对所淀积的导电材料层进行选择性刻蚀，从而去除其与衬底表面平行的部分，仅保留其与衬底表面垂直的部分，并因此得到导电侧墙层1006。当然，本领域技术人员也可以想到其他方式来形成导电侧墙层1006以及上述的电介质侧墙层1005。
从图11(b)可以看出，导电侧墙层1006自对准于栅堆叠两侧的鳍区域，从而可以用作源/漏区与外部电连接的接触部。
接下来，可以在得到的结构上形成层间电介质层1007(参见图12)。这种层间电介质层通常可以包括氮化物如Si3N4。在本发明中，优选地，为了进一步改善器件性能，层间电介质层由带有应力的电介质材料制成。例如，对于NFET，层间电介质层可以由带有拉应力的电介质材料制成；对于PFET，层间电介质层可以由带有压应力的电介质材料制成。
随后，如图12所示，按照设计将如上所述形成的栅极线1004、电介质侧墙层1005以及导电侧墙层1006，在预定区域处切断，以实现各单元器件之间的电隔离(图12(a)中为清楚起见，没有示出所形成的层间电介质层)。通常来说，在鳍1002之间的无源区域(field)上方进行切断，切口的宽度(沿图中竖直方向)一般为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅极线1004、绕其形成的电介质侧墙层1005以及导电侧墙层1006切断，形成切口1008。结果切断的栅极线1004形成电隔离的栅电极；切断的电介质侧墙层形成电隔离的电介质侧墙；切断的导电侧墙层1006形成电隔离的导电侧墙，这种导电侧墙构成相应器件的接触部。切口1008随后可以被另外的层间电介质层填充。
这里需要指出的是，由于电介质侧墙层1005并不导电，不会妨碍单元器件之间的电隔离，因此可以在上述切断过程中并不切断电介质侧墙层1005。例如，在通过反应离子刻蚀来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响电介质侧墙层1005。
或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅极线1004中的半导体材料(例如，Si)以及导电侧墙层1006中的导电材料(例如，金属)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅极线1004彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅电极，切口位置两端的导电侧墙层1006彼此电隔离(等效于“切断”的效果)从而形成电隔离的导电侧墙即电隔离的接触部。当然，注入的元素不限于氧，本领域技术人员也可以根据所使用的栅极线1004和导电侧墙层1006的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。
这样，就基本上完成了根据本发明的半导体器件结构的制作。
需要指出的是，在上述实施例中，先形成层间电介质层1007，然后再进行栅极线和导电侧墙层(以及可选的电介质侧墙层)的“切断”或者说“隔离”(这种情况下，切口可以由随后形成的其他层间电介质层填充)。但是，也可以先进行栅极线和导电侧墙层(以及可选的电介质侧墙层)的“切断”或者说“隔离”，然后再形成层间电介质层1007(这种情况下，切口被层间电介质层1007填充)。
图12(b)示出了通过上述方法制作得到的半导体器件结构的截面图。在图12(b)中，所示的结构已经进行了平坦化处理例如CMP(化学机械抛光)，以露出栅电极1004、电介质侧墙1005和导电侧墙1006的顶部，从而使得栅堆叠(包括栅电极1004、电介质侧墙1005)和接触部顶部基本上齐平，这有助于随后的电连接工艺。这种平坦化处理例如可以在形成层间电介质层1007之后立即进行，或者也可以在上述“切断”或者“隔离”之后再进行。
如图12所示，该半导体器件结构多个单元器件，每一单元器件包括：在半导体衬底上形成的沿第一方向(图中水平方向)延伸的鳍1002；沿与第一方向交叉的第二方向(图中竖直方向)延伸的栅电极1004，所述栅电极1004经由栅介质层1003与鳍1002相交；在栅电极两侧形成的电介质侧墙1005；以及在电介质侧墙1005外侧形成的导电侧墙1006，所述导电侧墙1006用于单元器件的接触部。优选地，第一方向与第二方向正交。该结构中，沿栅宽的方向(即，所述第二方向)，相邻单元器件各自所含的彼此相对的栅电极、电介质侧墙和导电侧墙分别由沿第二方向延伸的同一栅极线、同一电介质侧墙层和同一导电侧墙层形成。栅极线在预定区域处包含第一电隔离部，导电侧墙层在预定区域处包含第二电隔离部，从而使得相邻单元器件彼此电隔离。导电侧墙层中的第二电隔离部可以与栅极线中的第一电隔离部相同。这种电隔离部可以包括通过刻蚀形成的切口，或者由栅极线材料、导电侧墙材料转变而来的绝缘材料(例如，上述通过在切口位置注入氧而形成的氧化物)。切口中可以填充有电介质材料，例如在先切断再形成层间电介质层1007的情况下，切口中可以填充有层间电介质层1007的材料，或者在先形成层间电介质层1007再进行切断的过程中，切口中可以填充有随后形成的层间电介质层的材料。
在本发明中，侧墙层(电介质侧墙层和导电侧墙层)在栅极线外侧延伸，从而在预定区域处，相对的栅电极端面之间并不存在(电介质和导电)侧墙材料，这与常规技术中环绕栅电极四周形成侧墙从而相对栅电极端面之间会存在侧墙材料的情况不同。
(第二实施例)
本发明的方法还可以与替代栅工艺相兼容。以下，将参照附图13～16来描述本发明的第二实施例，在该实施例中结合了替代栅极工艺，即，首先形成牺牲栅极线，并后继代之以替代栅极线。
以下，将着重描述第二实施例与第一实施例的不同之处，对于相同的处理则不再重复。附图中相同的标记表示相同的部件。
如图13所示，同第一实施例中一样，在半导体衬底上形成鳍1002并依次淀积牺牲栅介质层1003和牺牲栅电极层1004之后，先通过印制平行的栅极线图案并进行刻蚀，形成牺牲栅极线1004，牺牲栅极线1004一般是由多晶硅形成。
接下来的处理与第一实施例中相同。例如，如图14所示，可以绕牺牲栅极线1004形成电介质侧墙层1005(由于牺牲栅极线1004中并没有形成开口，因此除了牺牲栅极线1004在图中竖直方向上的末端处，电介质侧墙层1005形成于牺牲栅极线1004沿图中水平方向的两侧)。另外，可以绕电介质侧墙层1005外侧形成导电侧墙层1006。该导电侧墙层1006如上所述可以用作源/漏区与外部电连接的接触部。接下来，可以在得到的结构上形成层间电介质层1007(参见图12)，并平坦化，露出栅极线部分。这种层间电介质层通常可以包括氮化物如Si3N4。在本发明中，优选地，为了进一步改善器件性能，层间电介质层由带有应力的电介质材料制成。例如，对于NFET，层间电介质层可以由带有拉应力的电介质材料制成；对于PFET，层间电介质层可以由带有压应力的电介质材料制成。
接着，如图15所示，例如通过刻蚀等方法去除牺牲栅极线1004和牺牲栅介质层1003，从而在电介质侧墙层1005之间形成开口1004′。然后，如图16所示，在开口1004′中形成替代栅介质层1003′(例如，高k栅介质层)和替代栅极线1004″(例如，金属栅电极)。本领域技术人员可以设计出多种方法来实现这种栅极线替代过程。
优选地，在形成替代栅极线1004″之后，可以进行平坦化处理例如CMP，以使得栅极线1004″与导电侧墙1006具有相同的高度。这有利于后续的处理。
接下来，同第一实施例中一样，利用切断掩膜在预定区域实现单元器件之间的电隔离(参见图12)。具体地，例如可以通过在预定区域切断替代栅极线1004″和导电侧墙层1006以及可选的电介质侧墙层1005，来实现所述电隔离；或者，可以通过在预定区域进行氧注入，使得栅极线1004″中的材料(例如，金属栅电极材料)以及导电侧墙层1006中的导电材料(例如，金属)氧化，从而形成绝缘的氧化物，来实现所述电隔离。
这里需要指出的是，尽管在以上描述的实施例中，先进行替代栅处理，然后再进行切断处理。但是本发明不限于此。也可以在进行切断处理之后，再进行替代栅极处理。例如，可以在形成导电侧墙层1006之后，立即进行隔离处理，形成电隔离的栅电极以及电隔离的接触部，接着进行替代栅处理，形成栅极。总之，本发明的各实施例中的各个步骤的顺序并不局限于上述实施例所述。
对于本发明的实施例，单元器件之间的电隔离(例如，切断或者氧化)可以在形成导电侧墙之后的任何时候进行，最终完成半导体器件结构的前道工艺。也即，电隔离步骤可以在导电侧墙形成之后，制作器件间的金属互连之前。
在本发明的第二实施例中，电介质侧墙层和导电侧墙层均为“I”型侧墙，不同于第一实施例中的“D”型侧墙。“I”型侧墙的好处在于，形成的高度与栅堆叠一致。形成I型侧墙后，可以不需要平坦化处理。本领域普通技术人员知道多种形成I型侧墙的方法，在此不详细描述。同样，I型侧墙也可以适用于第一实施例。
如上所述，在根据本发明的实施例中，在衬底上印制平行线形图案之后，并不是如现有技术中那样立即利用切断掩模来实现器件间电隔离，而是首先利用所印制的平行线形图案进行刻蚀，以得到栅极线，并继续形成半导体器件结构。最后，利用切断掩模，进行器件间电隔离，例如通过切断或者氧化等。因此，根据本发明，在最后再切断或隔离栅极图案，从而可以使相对栅电极的顶端之间的距离更为紧密。
优选地，在切断栅极线之前，可以绕栅极线两侧的电介质侧墙层，以侧墙的形式形成自对准的源/漏接触部。
此外，在本发明中，由于在形成电介质侧墙层以及导电侧墙层之后再进行电隔离以使各器件之间相互隔离。因此，在相邻单元器件的相对栅电极端面之间不会存在侧墙材料，从而不会如现有技术中那样出现孔洞等缺陷。另外，各单元器件之间的导电侧墙(接触部)通过切口或者隔离部完全断开，从而实现了各器件之间的良好电绝缘。
而且，与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不同，根据本发明的实施例，以侧墙的方式来形成接触部，避免了常规技术中形成接触孔的困难。并且，这种侧墙形式的接触部自对准于源/漏区，大大简化了工艺。而根据常规工艺，则无法以导电侧墙的形式来形成这种自对准接触部。这是因为在常规工艺中，先形成切口，然后再进行侧墙形成工艺。这样，在形成侧墙，特别是在形成导电侧墙时，导电材料会进入切口中，从而可能使彼此相对的栅极各自的导电侧墙不能完全隔离，并因此使得相应的器件彼此电接触。
此外，本发明与替代栅工艺相兼容，从而实现多种工艺选择。
另外，在本发明中，例如可以通过平坦化处理，使得导电侧墙(接触部)与栅极堆叠具有相同的高度。因此，有利于后续工艺的进行。
尽管以上分别描述了本发明的不同实施例，但是这并不意味着这些实施例中的有益措施不能有利地组合使用。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (16)
1.一种制作半导体器件结构的方法，包括：
提供半导体衬底；
在半导体衬底上沿第一方向形成鳍；
在半导体衬底上沿与第一方向交叉的第二方向形成栅极线，所述栅极线经由栅介质层与鳍相交；
绕所述栅极线形成电介质侧墙；
绕所述电介质侧墙的外侧形成导电侧墙；以及
在预定区域处，实现器件间电隔离，被隔离的栅极线部分形成相应单元器件的栅电极，被隔离的导电侧墙部分形成相应单元器件的接触部。
2.根据权利要求1所述的方法，其中，通过在预定区域处切断所述栅极线和导电侧墙，来实现器件间电隔离。
3.根据权利要求2所述的方法，其中，还在预定区域处切断电介质侧墙。
4.根据权利要求1所述的方法，其中，通过使所述栅极线和导电侧墙在预定区域处的部分转变为绝缘材料，来实现器件间电隔离。
5.根据权利要求4所述的方法，其中，通过向预定区域处注入氧，使得所述栅极线和导电侧墙在预定区域处的部分转变为绝缘氧化物，来实现器件间电隔离。
6.根据权利要求1所述的方法，其中，在形成所述导电侧墙之后，以及完成所述半导体器件结构的金属互连之前，进行器件间电隔离。
7.根据权利要求1所述的方法，其中，在进行电隔离的步骤之前，所述方法进一步包括：
进行平坦化处理，使得所述栅极线、电介质侧墙和导电侧墙的顶部露出。
8.根据权利要求1所述的方法，其中，在所述导电侧墙形成之后且在进行器件间电隔离之前，所述方法进一步包括：
将所述栅极线去除以在所述电介质侧墙内侧形成开口；以及
在所述开口内形成替代栅极线。
9.一种半导体器件结构，包括：
半导体衬底；
在半导体衬底上形成的多个单元器件，每一单元器件包括：
沿第一方向延伸的鳍；
沿与第一方向交叉的第二方向延伸的栅电极，所述栅电极经由栅介质层与鳍相交；
在所述栅电极两侧形成的电介质侧墙；以及
在所述电介质侧墙的外侧形成的导电侧墙，所述导电侧墙用于所述单元器件的接触部，
其中，沿第二方向相邻的单元器件各自的栅电极、电介质侧墙和导电侧墙分别由沿第二方向延伸的同一栅极线、同一电介质侧墙层和同一导电侧墙层形成，所述栅极线在所述相邻的单元器件之间的预定区域中包括第一电隔离部，所述导电侧墙层在所述相邻的单元器件之间的预定区域中包括第二电隔离部，所述电介质侧墙层仅在所述栅极线外侧延伸。
10.如权利要求9所述的半导体器件结构，其中，所述第一和第二电隔离部分别包括预定区域处所述栅极线和导电侧墙层中的切口，所述切口中填充有电介质材料。
11.如权利要求10所述的半导体器件结构，其中，所述切口还延伸贯穿所述电介质侧墙层。
12.如权利要求9所述的半导体器件结构，其中，所述第一电隔离部包括由预定区域处所述栅极线的材料转变而来的绝缘材料。
13.如权利要求9所述的半导体器件结构，其中，所述第二电隔离部包括由预定区域处所述导电侧墙层的材料转变而来的绝缘材料。
14.如权利要求12或13所述的半导体器件结构，其中，所述绝缘材料包括氧化物。
15.根据权利要求9所述的半导体器件结构，其中，各单元器件的栅电极、电介质侧墙和导电侧墙的顶部相齐。
16.根据权利要求9所述的半导体器件结构，其中，所述单元器件包括鳍式场效应晶体管。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795330A (zh) * | 2014-01-20 | 2015-07-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104795329A (zh) * | 2014-01-20 | 2015-07-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104979201A (zh) * | 2014-04-03 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104979199A (zh) * | 2014-04-03 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN105633158A (zh) * | 2015-03-31 | 2016-06-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN109952642A (zh) * | 2016-12-07 | 2019-06-28 | 英特尔公司 | 具有锯齿状金属迹线布局的集成电路器件 |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102404973B1 (ko) * | 2015-12-07 | 2022-06-02 | 삼성전자주식회사 | 반도체 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1771589A (zh) * | 2003-04-03 | 2006-05-10 | 先进微装置公司 | 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法 |
| US20070026615A1 (en) * | 2005-07-27 | 2007-02-01 | Sinan Goktepeli | Method of forming a FINFET structure |
| CN101192605A (zh) * | 2006-11-30 | 2008-06-04 | 国际商业机器公司 | 半导体器件及其制造方法 |
| US20090101968A1 (en) * | 2007-10-23 | 2009-04-23 | Elpida Memory, Inc. | Structure of semiconductor device and manufacturing method of the same |
| CN101930980A (zh) * | 2008-12-30 | 2010-12-29 | 海力士半导体有限公司 | 具有鞍鳍形沟道的半导体器件及其制造方法 |
| CN102005477A (zh) * | 2009-09-01 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 集成电路、鳍式场效应晶体管及其制造方法 |
-
2011
- 2011-08-22 CN CN201110240932.XA patent/CN102956483B/zh active Active
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1771589A (zh) * | 2003-04-03 | 2006-05-10 | 先进微装置公司 | 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法 |
| US20070026615A1 (en) * | 2005-07-27 | 2007-02-01 | Sinan Goktepeli | Method of forming a FINFET structure |
| CN101192605A (zh) * | 2006-11-30 | 2008-06-04 | 国际商业机器公司 | 半导体器件及其制造方法 |
| US20090101968A1 (en) * | 2007-10-23 | 2009-04-23 | Elpida Memory, Inc. | Structure of semiconductor device and manufacturing method of the same |
| CN101930980A (zh) * | 2008-12-30 | 2010-12-29 | 海力士半导体有限公司 | 具有鞍鳍形沟道的半导体器件及其制造方法 |
| CN102005477A (zh) * | 2009-09-01 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 集成电路、鳍式场效应晶体管及其制造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795330A (zh) * | 2014-01-20 | 2015-07-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104795329A (zh) * | 2014-01-20 | 2015-07-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104795329B (zh) * | 2014-01-20 | 2018-07-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN104979199A (zh) * | 2014-04-03 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104979201B (zh) * | 2014-04-03 | 2018-03-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104979201A (zh) * | 2014-04-03 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN105633158A (zh) * | 2015-03-31 | 2016-06-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN109952642A (zh) * | 2016-12-07 | 2019-06-28 | 英特尔公司 | 具有锯齿状金属迹线布局的集成电路器件 |
| CN109952642B (zh) * | 2016-12-07 | 2024-03-26 | 英特尔公司 | 具有锯齿状金属迹线布局的集成电路器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |