CN101930980A - 具有鞍鳍形沟道的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有鞍鳍形沟道的半导体器件及其制造方法。一种半导体器件包括半导体基板，隔离层形成于该半导体基板内以限定有源区。用于栅极的凹陷图案定义于有源区与隔离层内。栅极图案形成于用于栅极的凹陷图案内与之上，且栅极间隔物形成为覆盖栅极图案。用于栅极的凹陷图案在有源区内具有第一深度，且在隔离层内具有大于该第一深度的第二深度。间隙形成于栅极图案与定义于隔离层内的用于栅极的凹陷图案的上部之间。栅极间隔物填充该间隙，并保护栅极间隔物以避免桥接。

Description

具有鞍鳍形沟道的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，更具体而言涉及一种具有鞍鳍形沟道的半导体器件及其制造方法。
背景技术
半导体产业的趋势正朝向半导体器件设计规则(design rule)的减少而发展。此设计规则的减少使得在使用传统平面沟道结构时难以获得所期望的目标阈值电压。具有三维(3D)沟道结构的半导体器件被提出，作为可能解决与传统平面沟道结构相关的问题的器件。具有三维沟道结构的半导体器件的例子包括具有凹陷沟道或突起沟道的半导体器件。另一这种半导体器件为具有鞍鳍形沟道的半导体器件，其中凹陷沟道和突起沟道相结合。
与具平面沟道结构的传统半导体器件相比，具有鞍鳍形沟道的半导体器件实现了有效沟道长度以及可获得的目标阈值电压的增大。由于有效沟道宽度增加，电流驱动能力也可以改善。
具有鞍鳍形沟道的半导体器件构造为：有源区中的栅极形成区域凹陷到第一深度，且隔离层的从有源区中的栅极形成区域向外延伸的部分凹陷到大于第一深度的第二深度，以露出凹陷到第一深度的该栅极形成区域的前后表面。
然而，具有鞍鳍形沟道的半导体器件的隔离层包含氧化物层，因此使用HF溶液的预清洗处理通常在栅极氧化物层形成之前实施。有鉴于此，定义于隔离层内的凹陷图案，可能因预清洗过程期间导致的蚀刻耗损而扩大。
结果，在后续着陆插塞接触(landing plug contact，LPC)工艺期间，有源区与隔离层在形成位线节点的插塞的区域中会被一起蚀刻。由于此原因，自对准接触(SAC)失败可能发生，例如栅极图案与LPC插塞间可能产生桥接，因而导致生产良率的下降。
因此，为了制造具有鞍鳍形沟道的半导体器件，避免栅极图案与LPC插塞之间的桥接是必要的。
发明内容
本发明的实施例包含半导体器件及其制造方法，该半导体器件可避免在鞍鳍形沟道形成过程中发生栅极图案与LPC插塞的桥接。
此外，本发明的实施例包含半导体器件及其制造方法，该半导体器件的生产良率通过避免栅极图案与LPC插塞之间发生桥接而提高。
根据本发明一个方面，半导体器件包括：半导体基板；隔离层，形成于半导体基板内以限定有源区；用于栅极的凹陷图案，定义于该有源区与该隔离层内；栅极图案，形成在用于栅极的凹陷图案内与之上；以及栅极间隔物，形成为覆盖该栅极图案。用于栅极的凹陷图案在该有源区中具有第一深度，且在该隔离层中具有大于该第一深度的第二深度。间隙形成于该栅极图案与定义于该隔离层中的该凹陷图案的上部之间，且该栅极间隔物填充该间隙。
该栅极间隔物可包括氮化物层。
定义于隔离层内的用于栅极的凹陷图案具有一宽度，用于栅极的凹陷图案的上部的宽度大于下部的宽度。
该半导体器件还进一步包括：结区，形成在该栅极图案的两侧的有源区的表面内；层间电介质，形成在包括该栅极间隔物上；以及插塞，形成于该层间电介质中以接触该结区。
该插塞包括形成为接触该有源区与该隔离层的插塞。
该栅极图案形成为线型栅极图案，延伸横过该有源区与隔离层。
该栅极图案包含覆盖有源区的前后表面的鞍鳍栅极。
根据本发明的另一方面，半导体器件的制造方法包括以下步骤：在半导体基板上形成有源区和隔离层，使得该隔离层限定该有源区；蚀刻该有源区与该隔离层到第一深度；通过将该隔离层的蚀刻到第一深度的部分附加地蚀刻到第二深度，定义用于栅极的凹陷图案；扩大定义于该隔离层内的用于栅极的凹陷图案的上部的宽度；在用于栅极的凹陷图案内与上形成栅极图案；以及形成栅极间隔物以覆盖栅极图案。该栅极图案形成为具有一宽度，该宽度小于定义于该隔离层内的用于栅极的凹陷图案的经扩大的上部的宽度。该栅极间隔物填充在该栅极图案与定义于该隔离层内的用于栅极的凹陷图案的经扩大的上部之间产生的间隙
定义用于栅极的凹陷图案的步骤包含以下步骤：在该有源区与该隔离层上形成牺牲层；在该牺牲层上形成硬掩模层；蚀刻该硬掩模层，使得硬掩模图案形成，以露出其下方将定义形成用于栅极的凹陷图案的该牺牲层的部分；利用该硬掩模图案，蚀刻该牺牲层、该有源区与该隔离层到第一深度；附加地蚀刻该隔离层内的蚀刻到第一深度的部分到第二深度，该第二深度大于该第一深度；以及除去该硬掩模图案。
该牺牲层可包含氧化物层。
该氧化物层形成至
Figure B2009101378844D0000031
的厚度。
该硬掩模层可包含无定形碳层。
蚀刻有源区及隔离层到第一深度的实施可使用至少一种主要气体来蚀刻硅，该主要气体选自Cl2、HBr与BCl3，以及至少一种主要气体来蚀刻氧化物层，该主要气体选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3和SF6。另外，蚀刻有源区及隔离层到第一深度的步骤的实施可附加地使用至少一种添加气体，该添加气体选自He、Ar、H2、N2与O2。
二次蚀刻隔离层204的已凹陷到第一深度的部分的步骤的实施可使用至少一种主要气体来蚀刻氧化物层，该主要气体选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3与SF6，以及至少一种添加气体，该添加气体选自He、Ar、H2、N2与O2。
扩大定义于隔离层内的用于栅极的凹陷图案上部的宽度的步骤可通过干法清洗工艺实施。
该干法清洗工艺采用含有氮、氢和氟至少其一的气体来实施。
该干法清洗工艺可在下述状态下实施：不应用等离子体，在60～120mTorr的压力与30～60。℃的温度下，使用NH3、HF与Ar气体。NH3气体以10～60sccm的速率流动，HF气体以10～60sccm的速率流动，Ar气体以0～40sccm的速率流动。
备选地，该干法清洗工艺可在下述状态下实施：应用直接等离子体，在500～1000mTorr的压力与500～3000W的功率下，使用N2与H2气体以及NF3或HF气体。N2气体以500～1000sccm的速率流动，H2气体以200～500sccm的速率流动，NF3或HF气体以50～400sccm的速率流动。
备选地，该干法清洗工艺可在下述状态下实施：应用远距等离子体，在200～400Pa的压力与1000～4000W的功率下，使用NH3与NF3气体以及N2或H2气体。NH3气体以500～1000sccm的速率流动，NF3气体1000～3000sccm的速率流动，N2或H2气体以500～3000sccm的速率流动。
在形成栅极图案的步骤之后且在形成栅极间隔物的步骤之前，该方法进一步包括在栅极图案两侧的有源区的表面内形成结区的步骤。
该栅极间隔物可包含氮化物层。
定义于隔离层内的用于栅极的凹陷图案具有一宽度，该用于栅极的凹陷图案的上部的宽度大于其下部的宽度。
在形成栅极间隔物的步骤之后，该方法进一步包括以下步骤：在栅极间隔物上形成层间电介质；以及在层间电介质中形成插塞以接触在有源区内的结区。
该插塞包含形成为接触有源区与隔离层的插塞。
该栅极图案形成为线型栅极图案，延伸横过有源区与隔离层。
该栅极图案包含覆盖有源区的前后表面的鞍鳍栅极。
根据本发明又一方面，半导体器件的制造方法包括以下步骤：在半导体基板上形成有源区与隔离层，使得隔离层限定有源区；利用牺牲层图案与硬掩模图案来蚀刻有源区和隔离层，且由此定义用于栅极的凹陷图案；在用于栅极的凹陷图案内和上形成栅极图案；以及形成栅极间隔物以覆盖栅极图案。定义用于栅极的凹陷图案的步骤包含以下步骤：利用硬掩模图案蚀刻有源区与隔离层到第一深度，以及利用牺牲层图案，通过毯式蚀刻工艺附加地蚀刻隔离层到第二深度，且同时扩大用于栅极的凹陷图案的上部。该栅极图案形成为具有一宽度，该宽度小于定义于隔离层内的经扩大的用于栅极的凹陷图案的上部的宽度；且该栅极间隔物填充在该栅极图案与定义于该隔离层内的用于栅极的凹陷图案的经扩大的上部之间产生的间隙。
该牺牲层可包含氧化物层。
该氧化物层的形成为
Figure B2009101378844D0000041
的厚度。
该牺牲层图案与硬掩模图案通过以下步骤形成：在有源区与隔离层上形成牺牲层；在牺牲层上形成硬掩模层；以及蚀刻牺牲层与硬掩模层以露出将定义有用于栅极的凹陷图案的区域。
该硬掩模层可包含无定形碳层。
该无定形碳层形成为
Figure B2009101378844D0000042
的厚度。
蚀刻有源区与隔离层的实施可采用至少一种主要气体来蚀刻硅，该主要气体选自Cl2、HBr与BCl3；至少一种主要气体来蚀刻氧化物层，该主要气体选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3和SF6；以及至少一种添加气体，该添加气体选自He、Ar、H2、N2与O2。
该毯式蚀刻工艺可实施为使得牺牲层图案的部分厚度或全部厚度被除去。
该毯式蚀刻工艺可实施为使得牺牲层图案剩余
Figure B2009101378844D0000051
的厚度。
该毯式蚀刻工艺的实施可使用至少一种主要蚀刻气，该主要蚀刻气选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3与SF6，以及至少一种添加气体，该添加气体选自O2、Ar、He、HBr、N2与COS。
该毯式蚀刻工艺可在2～50mTorr的压力、300～1500W的电源功率与30～1000W的偏置功率下实施。
在毯式蚀刻工艺后剩余的牺牲层图案可通过使用含有HF的化学制品的湿法清洗工艺去除。
备选地，在毯式蚀刻工艺后剩余的牺牲层图案可通过使用含有氮、氢和氟至少其一的气体的干法清洗工艺来移除。
在形成栅极图案的步骤之后且在形成栅极间隔物的步骤之前，该方法进一步包含在栅极图案两侧的有源区的表面内形成结区的步骤。
在形成栅极间隔物的步骤之后，该方法进一步包含以下步骤：在栅极间隔物上形成层间电介质；以及在层间电介质中形成插塞以接触在有源区上的结区。
该插塞包括形成为接触有源区与隔离层的插塞。
定义于隔离层内的用于栅极的凹陷图案具有一宽度，用于栅极的凹陷图案的上部的宽度大于其下部的宽度。
该栅极图案形成为线型栅极图案，延伸横过有源区与隔离层。
该栅极图案包含覆盖有源区的前后表面的鞍鳍栅极。
附图说明
图1为显示本发明实施例的半导体器件的平面图。
图2为沿着图1的A-A’线截取且显示本发明实施例的半导体器件的剖面图。
图3A至图3F为示出用于说明本发明另一实施例的半导体器件制造方法的工艺的剖面图。
图4A至图4F为示出用于说明本发明又一实施例的半导体器件制造方法的工艺的剖面图。
附图标记说明
200：半导体基板        202：有源区
204：隔离层            206：结区
210：栅极图案          212：栅极绝缘层
214：第一栅极导电层    216：第二栅极导电层
218：栅极硬掩模层      220：栅极间隔物
222：层间电介质        224：插塞
302：牺牲层            304：硬掩模图案
400：半导体基板        402：有源区
404：隔离层            406：结区
410：栅极图案          412：栅极绝缘层
414：第一栅极导电层    416：第二栅极导电层
418：栅极硬掩模层      420：栅极间隔物
422：层间电介质        424：插塞
432：牺牲层            434：硬掩模图案
R1：第一凹陷图案       R2：第二凹陷图案
具体实施方式
以下，将参考附图详细说明本发明的具体实施方式。
图1为显示本发明实施例的半导体器件的平面图，图2为沿着图1的A-A’线截取的剖面图。
参考图1和图2，隔离层204在半导体基板200内形成以限定有源区202。多个第一凹陷图案R1在有源区202的栅极形成区域中定义至第一深度，第二凹陷图案R2在隔离层204的从有源区202的栅极形成区域向外延伸的部分中定义至大于第一深度的第二深度，使得栅极形成区域的前、后表面露出(例如，位于有源区202的栅极形成区域的前面与后面的有源区部分露出)，且形成鞍鳍形沟道。如图2所示，在隔离层204中定义的第二凹陷图案R2具有正型的凹陷剖面，其中该凹陷上部的宽度大于凹陷下部的宽度。
栅极图案210既形成于其中定义有第一凹陷图案R1的有源区202的栅极形成区域，也形成于其中定义有第二凹陷图案R2的隔离层204的从有源区202的栅极形成区域向外延伸的部分。栅极图案形成为延伸横过有源区202与隔离层204的线状栅极图案。栅极图案210具有一结构，该结构包括栅极绝缘层212、包含多晶硅的第一栅极导电层214、包含例如钨的金属性材料的第二栅极导电层216、以及包含氮化物的硬掩模层218的堆叠。栅极图案210形成为具有小于第二凹陷图案R2上部宽度的宽度，使得第二凹陷图案R2的上部与栅极图案210之间产生间隙。同样，各个栅极图案210形成为具有覆盖栅极形成区域的前、后表面的鞍鳍形状。
结区206形成于位于栅极图案210两侧的有源区202的表面内，且栅极间隔物220在包括栅极图案210与隔离层204的半导体基板200上形成。栅极间隔物220优选地包含氮化物层，且其形成的厚度能够填充第二凹陷图案R2的上部与栅极图案210之间产生的间隙。在隔离层204的第二凹陷图案R2的上部与栅极图案210之间产生的间隙因此被栅极间隔物220完全填充。
层间电介质222形成于栅极间隔物220上，并且插塞224形成于层间电介质222中以接触结区206。在本发明一个实施例中，插塞224是通过LPC工艺形成，且各个插塞延伸穿过层间电介质并延伸至有源区202或隔离层204中。如图2所示，部分的栅极间隔物220在插塞224形成并接触结区206或部分隔离层204的位置处被移除。插塞224包含形成为既接触有源区202又接触隔离层204的插塞，即位线节点的插塞。
结果，在本发明实施例的半导体器件中，形成于隔离层204中的栅极图案210部分受到栅极间隔物220保护，此栅极间隔物220包括完全填充在第二凹陷图案R2的上部与栅极图案210之间产生的间隙的栅极间隔物220的部分；因此，位线节点的插塞224与栅极图案210之间的桥接得以避免。相应地，在本实施例的半导体器件中，自对准接触(SAC)失败得以避免；且由此，在本发明实施例的半导体器件中，生产良率可以增加且可靠性得以提高。
图3A至图3F为示出用于说明本发明另一实施例的半导体器件制造方法的工艺的剖面图。下文将描述该方法。
参考图3A，隔离层204形成于半导体基板200(其可以由例如体硅形成)内，用以限定有源区202。优选地，隔离层204通过使用浅沟槽隔离(STI)工艺以氧化物层填充沟槽来形成。
参考图3B，包含氧化物层的牺牲层302形成于包含隔离层204的半导体基板200上，其形成的厚度范围为
Figure B2009101378844D0000081
且包含无定形碳层的硬掩模层形成于牺牲层302上。该硬掩模层被蚀刻以形成硬掩模图案304，该硬掩模图案304露出牺牲层302的位于有源区202的栅极形成区域上的部分以及隔离层204的从有源区202的栅极形成区域向外延伸的部分。
牺牲层302是利用硬掩模图案304作为蚀刻阻挡而被蚀刻。接着，有源区202的栅极形成区域以及隔离层204的从栅极形成区域向外延伸的部分被蚀刻到第一深度，以在有源区202的栅极形成区域中定义第一凹陷图案R1，以及在隔离层204内定义(第一深度的)凹陷。然后，(已凹陷到第一深度的)隔离层204的部分再次被蚀刻(第二次蚀刻)以定义第二凹陷图案R2，该第二凹陷图案R2在隔离层204的从有源区202的栅极形成区域向外延伸的部分中具有大于第一深度的第二深度。
在本发明实施例中，用于定义第一凹陷图案R1与第二凹陷图案R2的蚀刻工艺的实施使用至少一种主要气体来蚀刻硅，该主要气体选自Cl2、HBr和BCl3；至少一种主要气体来蚀刻氧化物层，该主要气体选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3和SF6；以及至少一种添加气体，该添加气体选自He、Ar、H2、N2与O2。
参考图3C，移除包含无定形碳层的硬掩模图案304。接着，在硬掩模图案304被移除后的半导体基板200上实施干法清洗工艺，以去除剩余的牺牲层302；且同时，凹陷到第二深度的隔离层204部分的上部，即第二凹陷图案R2侧壁的上部被部分移除，使得第二凹陷图案R2具有正型的凹陷剖面，其中凹陷的上部的宽度大于凹陷的下部的宽度。在本发明的实施例中，该干法清洗工艺是在氧化物层除去
Figure B2009101378844D0000082
的厚度的条件下实施，使得在第二凹陷图案R2之间剩余的隔离层204部分的宽度变为10～40nm。另外，在本发明的实施例中，该干法清洗工艺的实施是使用含有氮、氢和氟至少之一的气体。
详言之，该干法清洗工艺的实施是在下述状态下进行：不应用等离子体，在范围为60～120mTorr的压力与30～60℃的温度下，使用NH3、HF与Ar气体。此时，NH3气体以10～60sccm的速率流动，HF气体以10～60sccm的速率流动，而Ar气体以0～40sccm的速率流动。
附加地，可以设想该干法蚀刻工艺是在下述状态下实施：应用直接等离子体，在500～1000mTorr的压力与500～3000W的功率下，使用N2与H2气体，以及NF3或HF气体。此时，N2气体以500～1000sccm的速率流动，H2气体以200～500sccm的速率流动，NF3或HF气体以50～400sccm的速率流动。
另外，可以设想该干法蚀刻工艺是在下述状态下实施：应用远距等离子体，在200～400Pa的压力与1000～4000W的功率下，使用NH3与NF3气体，以及N2或H2气体。同时，NH3气体以500～1000sccm的速率流动，NF3气体以1000～3000sccm的速率流动，N2或H2气体以500～3000sccm的速率流动。
在干法清洗工艺实施之后，实施使用含有氟化氢(HF)的化学制剂的附加湿洗清洗工艺，从而除去剩余在第一凹陷图案R1与第二凹陷图案R2底部的氧化物层。
参考图3D，栅极绝缘层212、第一栅极导电层214、第二栅极导电层216与栅极硬掩模层218相继形成在包含具有正型凹陷剖面的第一凹陷图案R1与第二凹陷图案R2上(对于栅极绝缘层212与第一栅极导电层的情形，包含在第一凹陷图案R1与第二凹陷图案R2内)的半导体基板200整个表面上。在本发明的实施例中，第一栅极导电层214使用多晶硅形成，第二栅极导电层216使用例如钨的金属性材料形成，栅极硬掩模层218使用氮化物形成。
蚀刻栅极硬掩模层218，且随后以蚀刻后的栅极硬掩模层218作为蚀刻阻挡层，通过蚀刻第二栅极导电层216、第一栅极导电层214与栅极绝缘层212，使栅极图案210形成于定义有第一凹陷图案R1的有源区202的栅极形成区域，以及形成于从定义有第二凹陷图案R2的栅极形成区域延伸的隔离层204部分。各个栅极图案210形成为线型栅极图案，其在有源区202与隔离层204中以线状延伸。这里，栅极图案210形成为具有一宽度，该宽度小于第二凹陷图案R2上部的宽度，使得第二凹陷图案R2的下部完全被栅极图案210填充，但在第二凹陷图案R2的上部与栅极图案210之间产生间隙。栅极图案210形成为覆盖有源区202的栅极形成区域的前、后表面。结区206形成在栅极图案210两侧的有源区202表面内。
参考图3E，栅极间隔物220形成在包括栅极图案210上的所得到的半导体基板200上。优选地，栅极间隔物220包含氮化物层，且形成至能够完全填充第二凹陷图案R2的上部与栅极图案210之间产生的间隙的厚度。换言之，栅极间隔物220的形成使第二凹陷图案R2的上部与栅极图案210之间的间隙被栅极间隔物220完全填充。填充于第二凹陷图案R2的上部与栅极图案210之间的间隙的栅极间隔物220用于在随后LPC工艺中保护栅极图案210(例如，保护该器件以避免可能的桥接)。
参考图3F，层间电介质222形成在包括栅极间隔物220上的半导体基板上。随后，插塞224通过LPC工艺形成于栅极图案210两侧的层间电介质222中，以接触结区206。
这里，如图1所示，当实施该LPC工艺时，有源区202与隔离层204在位线节点的插塞224形成的位置处被蚀刻(例如，同时被蚀刻)。因此，当未对准发生时，栅极图案210与插塞224之间的桥接可能发生在参考符号B所指示的区域。有鉴于此，在本发明中，通过在第二凹陷图案R2的上部与栅极图案210之间产生的间隙内填充栅极间隔物220，以此避免栅极图案210发生桥接。因此，在本发明中，即使出现未对准，仍可避免栅极图案210与插塞224之间在B区域桥接。
从而，在本发明的实施例中，由于栅极图案210与插塞224之间的桥接得以避免，半导体器件的生产良率可以增加，且所制造的半导体器件的可靠性可以改进。
之后，虽然未示于附图，通过顺序实施一系列后续工艺，完成该实施例的半导体器件的制造。
图4A至图4F为示出用于说明本发明又一实施例的半导体器件制造方法的工艺的剖面图。
参考图4A，隔离层404形成于半导体基板400(该基板例如由体硅形成)内从而限定有源区402。在本发明一个实施例中，隔离层404是利用浅沟槽隔离(STI)法，以氧化物层填充沟槽而形成。包含氧化物层的牺牲层432形成于包括隔离层404上的半导体基板400上，厚度范围为
Figure B2009101378844D0000101
且包含无定形碳层的硬掩模层形成于牺牲层432上。由于有源区402在随后的毯式蚀刻工艺受到牺牲层432保护，此处包含氧化物层的牺牲层432形成至比先前实施的实施例中牺牲层的厚度大的厚度。该硬掩模层被蚀刻而形成硬掩模图案434，硬掩模图案434露出牺牲层432的位于有源区402的栅极形成区域上的部分，以及隔离层404的从有源区402的栅极形成区域开始延伸的部分。其后，以硬掩模图案434作为蚀刻阻挡层，蚀刻牺牲层432的露出部分，以露出有源区402的栅极形成区域以及隔离层404的从栅极形成区域开始延伸的部分。
这里，用于蚀刻包含无定形碳层的硬掩模层的工艺按照下述方式实施：在硬掩模层上形成SiON层作为抗反射层，随后在该SiON层上形成光致抗蚀剂图案，接着利用该光致抗蚀剂图案作为蚀刻阻挡层来蚀刻该SiON与硬掩模层。随后除去剩余的光致抗蚀剂图案与SiON层。
参考图4B，使用硬掩模图案434作为蚀刻阻挡层，蚀刻有源区402的露出的栅极形成区域以及隔离层404的从栅极形成区域延伸的露出的部分至第一深度，由此在有源区402的栅极形成区域定义第一凹陷图案R1。此时，第一凹陷图案R1液定义于隔离层404中。
在本发明的实施例中，用于定义第一凹陷图案R1的工艺的实施使用至少一种主要气体来蚀刻硅，该主要气体选自Cl2、HBr与BCl3；至少一种主要气体来蚀刻氧化物层，该主要气体选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3和SF6；以及至少一种添加气体，该添加气体选自He、Ar、H2、N2与O2。
参考图4C，移除包含无定形碳层的硬掩模图案434。接着，在硬掩模图案434被移除后的半导体基板400实施毯式蚀刻工艺。毯式蚀刻工艺的结果为，隔离层404的初始凹陷到第一深度的部分再次被蚀刻(二次蚀刻)，使得具有大于第一深度的第二深度的第二凹陷图案R2定义在隔离层404的从有源区402的栅极形成区域开始延伸的部分中，从而露出栅极形成区域的凹陷到第一深度的前、后表面。此时，由于第二凹陷图案R2侧壁的上部被蚀刻，第二凹陷图案R2具有正型的凹陷剖面，其中凹陷的上部的宽度大于凹陷的下部的宽度。另外，毯式蚀刻工艺的结果为，牺牲层432的部分或全部厚度被移除。优选地，实施毯式蚀刻工艺使得厚度范围的牺牲层432被移除。
详言之，该毯式蚀刻工艺使在下述条件实施：在2～50mTorr的压力、300～1500W的电源功率与30～1000W的偏置功率下，使用选自CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3和SF6的至少一种主要蚀刻气，以及选自O2、Ar、He、HBr、N2与COS的至少一种添加气体。
参考图4D，移除剩余的牺牲层432。在本发明的实施例中，除去剩余的牺牲层432的工艺的实施是通过使用含有HF的化学制品的湿法清洗工艺，或者通过使用含有氮、氢或氟的至少一种的气体的干法清洗工艺。在清洗工艺实施时，在第一凹陷图案R1与第二凹陷图案R2底部上剩余的氧化物层同时被除去。
栅极绝缘层412、第一栅极导电层414、第二栅极导电层416与栅极硬掩模层418相继形成在包含具有正型凹陷剖面的第一凹陷图案R1与第二凹陷图案R2上的半导体基板400整个表面上。第一栅极导电层414使用多晶硅形成，第二栅极导电层416使用例如钨的金属性材料形成，栅极硬掩模层418使用氮化物形成。蚀刻栅极硬掩模层418，且随后以蚀刻后的栅极硬掩模层418作为蚀刻阻挡层，通过蚀刻第二栅极导电层416、第一栅极导电层414与栅极绝缘层412，使多个栅极图案410形成于定义有第一凹陷图案R1的有源区402的栅极形成区域，以及形成于从定义有第二凹陷图案R2的栅极形成区域开始延伸的隔离层404部分。各个栅极图案410形成为线型栅极图案，其在有源区402与隔离层404中以线状延伸。结区406形成在栅极图案410两侧的有源区402表面内。
这里，栅极图案410形成具有一宽度，该宽度小于第二凹陷图案R2上部的宽度，使得第二凹陷图案R2的下部完全被栅极图案410填充，但在第二凹陷图案R2的上部与栅极图案410之间产生间隙。栅极图案410形成鞍鳍状以覆盖有源区402的栅极形成区域的前、后表面。在本发明的实施例中，栅极硬掩模层418与由金属性材料制成的第二栅极导电层416的蚀刻是使用诸如CF4、SF6、NF6、Cl2、O2、Ar、He、HBr与N2的气体来实施。优选地，若由多晶硅制成的第一栅极导电层414的蚀刻沿垂直方向实施，使得第二凹陷图案R2上部的宽度可以扩大。为此，由多晶硅制成的第一栅极导电层414的蚀刻是在下述条件下实施：在0～100W的偏置功率与2～10mTorr的压力下，使用Cl2、O2、HBr、N2、NF3、O2、CH2F2与CHF3适当混合的气体。
参考图4E，包含氮化物的栅极间隔物420形成在包括栅极图案410上的所得的半导体基板400上。栅极间隔物420形成至能够完全填充第二凹陷图案R2的上部与栅极图案410之间产生的间隙的厚度。换言之，栅极间隔物420的形成使得第二凹陷图案R2的上部与栅极图案410之间的间隙被栅极间隔物420完全填充。结果，栅极图案410的填充在隔离层404的第二凹陷图案R2中的部分受到完全填充该间隙的栅极间隔物420保护。
参考图4F，层间电介质422形成在包括栅极间隔物420上的半导体基板400上。随后，插塞424通过LPC工艺形成于栅极图案410两侧的层间电介质422中，以接触结区406。插塞424包含形成为接触有源区402与隔离层404(参照图1)的那些插塞，即位线节点的插塞。
这里，当实施LPC工艺时，由于位线节点的插塞424受到栅极间隔物420保护，栅极图案410与插塞424之间的桥接被避免。从而，在本发明的实施例中，由于可以避免栅极图案410与插塞424之间形成桥接，半导体器件的生产良率可以增加，且所制造的半导体器件的可靠性可以改进。
之后，虽然未示于附图，通过顺序实施一系列后续工艺，完成该实施例的半导体器件的制造。
从以上叙述明显可见，在本发明中，隔离层上部在定义于隔离层中的凹陷的两个侧壁上被进一步移除，使得该凹陷的上部的宽度大于凹陷的下部的宽度，且栅极图案形成于凹陷中以具有小于凹陷上部宽度的宽度。另外，栅极间隔物填充定义于凹陷隔离层的上部与栅极图案之间的空间。
结果，在本发明中，栅极图案的侧壁受到栅极间隔物保护；而因此可以在后续LPC工艺中防止栅极图案与LPC插塞之间发生桥接，半导体器件的生产良率由此增加。
虽然本发明具体的实施例为了说明与解释的目的叙述如上，但是本领域一般技术人员将能评断，在未背离权利要求所披露的本发明的精神范围内，各种不同的修改、添加与替换时，仍然应该在本发明的权利范围内。
本申请主张于2008年12月30日提交的韩国专利申请No.10-2008-0137358的优先权，其全部内容引用结合于此。

Claims (33)

1.一种半导体器件，包含：
半导体基板；
隔离层，形成于所述半导体基板内以限定有源区；
多个用于栅极的凹陷图案，定义于所述有源区与所述隔离层内，其中所述凹陷图案在所述有源区中具有第一深度，在所述隔离层中具有第二深度，所述第二深度大于所述第一深度；
栅极图案，形成在所述用于栅极的凹陷图案内以及在所述用于栅极的凹陷图案之上；
位于所述栅极图案与定义于所述隔离层中的凹陷图案的侧壁之间的间隙；以及
栅极间隔物，覆盖所述栅极图案，并填充所述栅极图案与所述凹陷图案的侧壁的至少上部之间的间隙。
2.如权利要求1所述的半导体器件，其中所述栅极间隔物包含氮化物层。
3.如权利要求1所述的半导体器件，其中定义于所述隔离层中的凹陷图案的上部的宽度大于所述凹陷图案的下部的宽度，使得所述间隙形成于所述栅极图案与在所述隔离层内的凹陷图案的侧壁的上部之间。
4.如权利要求1所述的半导体器件，进一步包含：
结区，形成在所述栅极图案的两侧的有源区的表面内；
层间电介质，形成在包括所述栅极间隔物与所述结区的半导体基板上；以及
插塞，形成于所述层间电介质中以接触所述结区。
5.如权利要求4所述的所半导体器件，其中所述插塞包含形成为既接触所述有源区又接触所述隔离层的插塞。
6.一种半导体器件的制造方法，包含以下步骤：
在半导体基板上形成隔离层以限定有源区；
蚀刻所述有源区与所述隔离层以定义具有第一深度的凹陷；
蚀刻定义于所述隔离层中的具有第一深度的凹陷，以形成具有第二深度的凹陷，从而定义在所述有源区内具有第一深度而在所述隔离层内具有第二深度的用于栅极的凹陷图案；
扩大定义于所述隔离层内的用于栅极的凹陷图案的上部的宽度；
在所述用于栅极的凹陷图案内与在所述用于栅极的凹陷图案之上形成栅极图案，各个栅极图案具有一宽度，所述宽度小于位于所述隔离层内的各个凹陷图案经扩大的上部的宽度，从而至少在所述栅极图案与定义于所述隔离层内的用于栅极的凹陷图案的经扩大的上部之间产生间隙；以及
形成栅极间隔物以覆盖所述栅极图案并填充所述间隙。
7.如权利要求6所述的方法，其中定义用于栅极的凹陷图案的步骤包含以下步骤：
在所述有源区与所述隔离层上形成牺牲层；
在所述牺牲层上形成硬掩模层；
蚀刻所述硬掩模层，从而形成硬掩模图案，以露出下方将定义所述用于栅极的凹陷图案的部分牺牲层；
利用所述硬掩模图案，蚀刻所述牺牲层、所述有源区与所述隔离层以形成具有第一深度的凹陷；
蚀刻定义于所述隔离层内的具有第一深度的凹陷，以在所述隔离层内形成具有第二深度的凹陷，所述第二深度大于所述第一深度；以及
除去所述硬掩模图案。
8.如权利要求7所述的方法，其中所述牺牲层包含氧化物层。
9.如权利要求7所述的方法，其中所述氧化物层形成至
Figure F2009101378844C0000021
的厚度。
10.如权利要求7所述的方法，其中所述硬掩模层包含无定形碳层。
11.如权利要求6所述的方法，其中通过干法清洗工艺来实施扩大定义于所述隔离层内的用于栅极的凹陷图案上部的宽度。
12.如权利要求11的方法，其中所述干法清洗工艺是在下述状态下实施的：不应用等离子体，在60～120mTorr的压力与30～60℃的温度下，使用NH3、HF与Ar气体。
13.如权利要求11所述的方法，其中所述干法清洗工艺是下述状态下实施的：应用直接等离子体，在500～1000mTorr的压力与500～3000W的功率下，使用N2与H2气体，以及NF3或HF气体。
14.如权利要求11所述的方法，其中所述干法清洗工艺是在下述状态下实施的：应用远距等离子体，在200～400Pa的压力与1000～4000W的功率下，使用NH3与NF3气体，以及N2或H2气体。
15.权利要求6所述的方法，进一步包含以下步骤：
在形成所述栅极图案的步骤之后且在形成所述栅极间隔物的步骤之前，在所述栅极图案两侧的有源区的表面内形成结区。
16.如权利要求6所述的方法，其中所述栅极间隔物包含氮化物层。
17.如权利要求6所述的方法，其中定义于所述隔离层中的用于栅极的凹陷图案的上部的宽度大于所述用于栅极的凹陷图案的下部的宽度，使得所述间隙形成于所述栅极图案与位于所述隔离层中的用于栅极的凹陷图案的上部之间。
18.如权利要求6所述的方法，其中：
在形成所述栅极间隔物的步骤之后：
在包括所述栅极间隔物的半导体基板上形成层间电介质；以及
在所述层间电介质中形成插塞以接触所述有源区中的结区。
19.如权利要求18所述的方法，其中所述插塞包含形成为既接触所述有源区又接触所述隔离层的插塞。
20.一种半导体器件的制造方法，包含以下步骤：
在半导体基板上形成隔离层以限定有源区；
利用牺牲层图案与硬掩模图案来蚀刻所述有源区与所述隔离层，以定义用于栅极的凹陷图案；
在所述用于栅极的凹陷图案内与在所述用于栅极的凹陷图案之上形成栅极图案；以及
形成栅极间隔物以覆盖所述栅极图案，
其中定义所述用于栅极的凹陷图案的步骤包含以下步骤：
利用所述硬掩模图案，蚀刻所述有源区与所述隔离层以定义具有第一深度的凹陷；以及
利用所述牺牲层图案，通过毯式蚀刻工艺蚀刻在所述隔离层中具有第一深度的凹陷，以形成在所述隔离层中具有第二深度的凹陷，同时扩大所述用于栅极的凹陷图案的上部的宽度；
其中，所述栅极图案形成为具有一宽度，所述宽度小于所述用于栅极的凹陷图案的经扩大的上部的宽度，从而间隙至少形成于所述栅极图案与定义于所述隔离层内的用于栅极的凹陷图案的经扩大的上部之间，以及
其中，所述栅极间隔物填充位于所述栅极图案与定义于所述隔离层内的用于栅极的凹陷图案的经扩大的上部之间的该间隙。
21.如权利要求20所述的方法，其中所述牺牲层图案包含氧化物层。
22.如权利要求21所述的方法，其中所述氧化物层形成为
Figure F2009101378844C0000041
的厚度。
23.权利要求20的方法，进一步包含：
在所述有源区与所述隔离层上形成牺牲层；
在所述牺牲层上形成硬掩模层；以及
蚀刻所述牺牲层与所述硬掩模层以形成所述牺牲层图案与所述硬掩模层图案，从而所述牺牲层图案与所述硬掩模层图案露出将定义有所述用于栅极的凹陷图案的区域。
24.如权利要求23所述的方法，其中所述硬掩模层包含无定形碳层。
25.如权利要求24所述的方法，其中所述无定形碳层形成为
Figure F2009101378844C0000042
的厚度。
26.如权利要求20所述的方法，其中实施所述毯式蚀刻工艺，使得当具有第一深度的所述凹陷被蚀刻时，所述牺牲层图案的部分厚度或全部厚度被除去。
27.如权利要求20所述的方法，其中实施所述毯式蚀刻工艺，剩余具有
Figure F2009101378844C0000043
的厚度的所述牺牲层图案。
28.如权利要求20所述的方法，其中使用CxFy(1≤x≤5，4≤y≤8)、CxHyFz(1≤x≤3，1≤y≤3，1≤z≤3)、NF3与SF6中的至少一种主要蚀刻气体以及O2、Ar、He、HBr、N2与COS中的至少一种添加气体来实施所述毯式蚀刻工艺。
29.如权利要求28所述的方法，其中所述毯式蚀刻工艺是在2～50mTorr的压力、300～1500W的电源功率以及30～1000W的偏置功率的状态下实施的。
30.如权利要求20所述的方法，进一步包含以下步骤：
在形成所述栅极图案的步骤之后且在形成所述栅极间隔物的步骤之前，在所述栅极图案的两侧的有源区的表面内形成结区。
31.如权利要求20所述的方法，进一步包含以下步骤：
在形成所述栅极间隔物的步骤之后：
在所述栅极间隔物上形成层间电介质；以及
在所述层间电介质内形成插塞以接触所述有源区内的结区。
32.如权利要求31所述的方法，其中所述插塞包含形成为既接触所述有源区又接触所述隔离层的插塞。
33.如权利要求20所述的方法，其中定义于所述隔离层内的用于栅极的凹陷图案的上部的宽度大于所述用于栅极的凹陷图案的下部的宽度，从而所述间隙形成于所述栅极图案与所述隔离层内的用于栅极的凹陷图案的上部之间。
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