KR101670332B1 - 매립게이트를 구비한 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 매립게이트를 구비한 반도체 장치의 집적도가 증가하여도 매립게이트의 저항이 증가하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 다수의 리세스패턴; 상기 리세스패턴 표면에 형성된 게이트절연막; 상기 게이트절연막 상에서 상기 리세스패턴을 일부 매립하는 게이트전극; 및 상기 게이트절연막과 상기 게이트전극 사이 일부에 개재되어 상기 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막을 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 장벽금속막의 상부면보다 게이트전극의 상부면이 더 높이 매립게이트를 제공함으로써, 매립게이트의 저항이 증가하는 것을 방지할 수 있는 효과가 있다.

Description

매립게이트를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 하드마스크패턴(12)을 형성한 후에 하드마스크패턴(12)을 식각장벽(etch barrier)으로 기판(11)을 식각하여 다수의 리세스패턴(13)을 형성한다. 그 다음, 리세스패턴(13) 표면에 게이트절연막(14)을 형성한 후에 기판(11) 표면을 따라 장벽금속막(15)을 형성하고, 장벽금속막(15) 상에 리세스패턴(13)을 매립하면서 기판(11) 전면을 덮는 게이트전극(16)을 형성한다. 그 다음, 하드마스크패턴(12)의 상부면이 노출되도록 화학적기계적연마(CMP)를 실시한다.
도 1b에 도시된 바와 같이, 장벽금속막(15) 및 게이트전극(16)이 리세스패턴(13) 일부를 매립하는 구조를 갖도록 에치백공정(etchback process)을 실시한다. 이하, 식각된 장벽금속막(15) 및 게이트전극(16)의 도면부호를 '15A', '16A'로 변경하여 표기한다.
도 1c에 도시된 바와 같이, 하드마스크패턴(12)을 제거한 후에 나머지 리세스패턴(13)을 매립하면서 기판(11) 전면을 덮는 실링막(17)을 형성한 후에 실링막(17)을 관통하여 기판(11)에 접하는 플러그(18)를 형성한다.
하지만, 종래기술은 반도체 장치의 디자인룰이 감소함에 따라 매립게이트의 면적(dimension)이 감소하게 되면서 게이트전극(16A)의 체적(volum)이 감소하는 문제점이 있다. 또한, 종래기술에서 게이트전극(16A)은 매립게이트의 저항을 감소시키기 위하여 금속막을 형성하기 때문에 필수적으로 적정 두께의 장벽금속막(15A)을 필요로하며, 매립게이트의 면적이 감소하여도 장벽금속막(15A)의 두께는 쉽게 감소시킬 수 없기 때문에 게이트전극(16A)의 체적이 더 감소하는 문제점이 있다. 이처럼, 게이트전극(16A)의 체적이 감소하게 되면 매립게이트의 저항이 증가하여 반도체 장치의 동작특성이 열화되는 문제점이 발생한다.
또한, 종래기술은 장벽금속막(15A) 및 게이트전극(16A)이 리세스패턴(13) 일부를 매립하는 구조를 갖도록 에치백공정을 실시하는 과정에서 리세스패턴(13) 상부영역의 게이트절연막(14)이 손상되는 문제점이 발생한다(도 1b 및 도 2의 도면부호 'A' 참조). 이러한 게이트절연막(14)의 손상은 누설전류(leakage current)를 증가시키고, 반도체 장치 예컨대, DRAM의 리프레쉬(refresh) 특성을 열화시키는 문제점을 유발한다.
또한, 종래기술은 장벽금속막(15A)과 플러그(18) 사이의 간격이 작기 때문에 이들 사이에 쇼트가 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치의 집적도가 증가하여도 매립게이트의 저항이 증가하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 매립게이트를 형성하는 과정에서 리세스패턴 상부영역의 게이트절연막이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 매립게이트를 구비한 반도체 장치에서 장벽금속막과 플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 다수의 리세스패턴; 상기 리세스패턴 표면에 형성된 게이트절연막; 상기 게이트절연막 상에서 상기 리세스패턴을 일부 매립하는 게이트전극; 및 상기 게이트절연막과 상기 게이트전극 사이 일부에 개재되어 상기 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막을 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 나머지 상기 리세스패턴을 매립하는 실링막; 및 상기 리세스패턴 양측의 상기 기판에 접하는 플러그를 더 포함할 수 있다.
상기 게이트전극과 상기 장벽금속막이 접하지 않는 영역의 상기 게이트전극은 상기 게이트절연막으로부터 이격된 구조를 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 다수의 리세스패턴을 형성하는 단계; 상기 리세스패턴 표면에 게이트절연막을 형성하는 단계; 상기 리세스패턴을 매립하는 게이트전극을 형성함과 동시에 상기 게이트절연막과 상기 게이트전극 사이에 장벽금속막을 형성하는 단계; 및 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는, 상기 기판 표면을 따라 장벽금속막을 형성하는 단계; 상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 및 상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계를 포함할 수 있다. 이 경우, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 건식식각법을 사용하여 실시할 수 있다.
또한, 상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는, 상기 기판 표면을 따라 장벽금속막을 형성하는 단계; 상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계; 및 전면식각공정을 실시하여 상기 기판의 상부면보다 상기 장벽금속막 및 상기 게이트전극의 상부면을 낮게 형성하는 단계를 포함할 수 있다. 이 경우, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 습식식각법을 사용하여 실시할 수 있다.
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 상기 게이트전극 및 상기 게이트절연막에 대한 식각속도보다 상기 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용하여 실시할 수 있다. 예컨대, 상기 게이트전극은 텅스텐막을 포함하고, 상기 장벽금속막은 티타늄질화막을 포함하며, 상기 게이트절연막은 산화막을 포함하는 경우에 다음과 같은 방법이 가능하다.
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황가스(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 가스를 사용하여 건식식각으로 실시할 수 있다. 또한, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시할 수 있다. 또한, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 10mtorr ~ 50mtorr 범위의 압력, 0W ~ 100W 범위의 바이어스파워를 사용하여 실시할 수 있다.
그리고, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 인산용액을 이용한 습식식각으로 실시할 수도 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 장벽금속막의 상부면보다 게이트전극의 상부면이 더 높이 매립게이트를 제공함으로써, 매립게이트의 저항이 증가하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 매립게이트를 형성하는 과정에서 게이트전극 및 게이트절연막에 대한 식각속도보다 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용함으로써, 공정간 게이트절연막이 손상되는 것을 방지할 수 있는 효과가 있다. 이를 통해, 게이트절연막 손상에 기인한 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 장벽금속막이 상부면을 게이트전극 상부면보다 낮게 형성함으로써, 플러그와 장벽금속막 사이의 간격을 증가시켜 이들 사이에 쇼트가 발생하는 것을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 제1실시예에 따라 형성된 매립게이트를 나타낸 이미지.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 6a 및 도 6b는 본 발명의 제2실시예에 따라 형성된 매립게이트를 나타낸 이미지.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 반도체 장치의 집적도가 증가하여도 게이트전극의 체적을 증가킬 수 있고, 리세스패턴 상부영역의 게이트절연막이 손상되는 것을 방지할 수 있으며, 장벽금속막과 플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
이를 위해, 본 발명은 기판에 형성된 다수의 리세스패턴, 리세스패턴의 표면에 형성된 게이트절연막, 게이트절연막 상에서 리세스패턴을 일부 매립하는 게이트전극 및 게이트절연막과 게이트전극 사이에 일부 개재되어 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막을 포함하는 매립게이트를 제공한다.
이하, 본 발명의 제1 및 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 통해 본 발명에 대하여 구체적으로 설명한다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이고, 도 4는 본 발명의 제1실시예에 따라 형성된 매립게이트를 나타낸 이미지이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 하드마스크패턴(22)을 형성한 후에 하드마스크패턴(22)을 식각장벽(etch barrier)으로 기판(21)을 식각하여 다수의 리세스패턴(23)을 형성한다.
다음으로, 리세스패턴(23) 표면에 게이트절연막(24)을 형성한다. 이때, 게이트절연막(24)은 산화막으로 형성할 수 있으며, 산화공정을 통해 리세스패턴(23) 표면에만 형성하거나, 또는 증착공정을 통해 하드마스크패턴(22)을 포함한 구조물 표면을 따라 형성할 수도 있다.
도 3b에 도시된 바와 같이, 게이트절연막(24)을 포함한 구조물 표면을 따라 장벽금속막(25)을 형성한다. 이때, 장벽금속막(25)은 티타늄질화막(TiN)으로 형성할 수 있다.
다음으로, 장벽금속막(25) 상에 리세스패턴(23)를 매립하면서 기판(21) 전면을 덮도록 게이트도전막(26)을 형성한다. 이때, 게이트도전막(26)은 텅스텐막(W)으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 하드마스크패턴(22)의 상부면이 노출되도록 게이트도전막(26) 및 장벽금속막(25)을 평탄화하여 리세스패턴(23)에 매립된 장벽금속막(25A) 및 게이트전극(26A)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 3d에 도시된 바와 같이, 게이트전극(26A) 및 장벽금속막(25A)이 기판(21)에 매립된 구조를 갖도록 게이트전극(26A) 및 장벽금속막(25A)을 식각하되, 장벽금속막(25A)의 상부면을 게이트전극(26A)의 상부면보다 낮게 형성한다(도 4 참조). 이하, 식각된 장벽금속막(25A) 및 게이트전극(26A)의 도면부호를 각각 '25B' 및 '26B'로 변경하여 표기한다.
식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 식각공정시 리세스패턴(23) 상부영역의 게이트절연막(24)이 손상(또는 손실)되는 것을 방지하기 위하여 게이트절연막(24) 및 게이트전극(26B)에 대해서는 식각선택비를 갖는 식각가스를 사용하여 실시하는 것이 바람직하다. 즉, 게이트절연막(24) 및 게이트전극(26B)에 대한 식각속도보다 장벽금속막(25B)에 대한 식각속도가 더 빠른 식각가스를 사용하여 식각공정을 실시하는 것이 바람직하다.
예를 들어, 게이트절연막(24)이 산화막, 게이트전극(26B)이 텅스텐막, 장벽금속막(25B)이 티타늄질화막일 경우에 식각공정은 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상의 가스가 혼합된 혼합가스를 사용하여 실시할 수 있다. 상술한 가스들은 산화막 및 텅스텐막에 대한 식각속도가 느리고(즉, 식각선택비를 갖고), 티타늄질화막에 대한 식각속도가 빠른 가스이다.
그리고, 식각공정은 10mtorr ~ 50mtorr 범위의 압력에서 0W ~ 100W 범위의 바이어스파워(bias power)를 사용하여 실시할 수 있다. 이때, 0W의 바이어스파워는 바이어스파워를 인가하지 않은 상태에서 식각공정을 진행하는 것을 의미하며, 식각공정시 바이어스파워를 인가하지 않거나, 100W 이하의 바이어스파워를 인가하는 것은 식각공정시 등방성식각이 이루어짐을 의미하는 것이다. 이때, 식각공정을 등방성식각으로 진행하는 이유는 식각선택비를 갖지 않는 물리적식각이 발생하는 것을 방지하기 위함이다.
또한, 식각공정시 효율을 향상시키기 위해 상술한 식각가스(Cl2, HBr, SF6)에 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시할 수 있다. 이때, 산소가스는 식각공정시 발생된 부산물(예컨대, 폴리머)를 제거하는 역할을 수행하며, 아르곤가스는 플라즈마 생성효율을 향상시키는 역할을 수행한다.
상술한 공정과정을 통해 형성된 게이트전극(26B)은 장벽금속막(25B)의 상부면보다 더 높은 상부면을 가짐으로써, 종래기술과 동일한 수준으로 장벽금속막(25B)을 형성한다고 가정할 때, 상대적으로 게이트전극(26B)의 체적을 증가시켜 매립게이트의 저항을 감소시킬 수 있다.
또한, 장벽금속막(25B)과 접하지 않는 게이트전극(26B)은 게이트절연막(24)으로부터 이격된 구조를 갖기 때문에 매립게이트의 저항을 감소시킴과 동시에 게이트전극(26B)의 다이랙트터널링(direct tunneling)에 의한 동작특성 열화를 방지할 수 있다. 참고로, 게이트전극(26B)을 금속막으로 형성하는 경우에 게이트전극(26B), 장벽금속막(25B) 및 게이트절연막(24)이 모두 중첩되는 영역의 리세스패턴(23) 표면에 채널이 형성되며, 장벽금속막(25B) 없이 게이트전극(26B)과 게이트절연막(24)이 접하게되면 이들 사이의 다이랙트터널링에 기인한 누설전류로 인해 반도체 장치의 동작특성이 급격히 열화되는 문제점이 발생한다.
또한, 리세스패턴(23) 상부영역의 게이트절연막(24)이 손상되는 것을 방지하여 게이트절연막(24)의 손상에 따른 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있다.
도 3e에 도시된 바와 같이, 하드마스크패턴(22)을 제거한 후에 나머지 리세스패턴(23)을 매립하면서 기판(21) 전면을 덮는 실링막(27)을 형성한다. 이때, 실링막(27)은 절연막 예컨대, 질화막으로 형성할 수 있다.
다음으로, 실링막(27)을 관통하여 리세스패턴(23) 양측 기판(21)에 접하는 플러그(28)를 형성한다.
여기서, 게이트전극(26B)의 상부면보다 장벽금속막(25B)의 상부면이 더 낮은 표면을 갖도록 형성함에 따라 플러그(28)와 장벽금속막(25B) 사이의 간격을 증가시킬 수 있으며, 이를 통해, 플러그(28)와 장벽금속막(25B) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
이와 같이, 상술한 본 발명의 제1실시예에 따라 형성된 반도체 장치는 게이트전극(26B)의 체적을 증가시켜 매립게이트의 저항이 증가하는 것을 방지할 수 있고, 게이트절연막(24)의 손상에 따른 누설전류 발생을 방지할 수 있으며, 장벽금속막(25B)과 플러그(28) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이고, 도 6a 및 도 6b는 본 발명의 제2실시예에 따라 형성된 매립게이트를 나타낸 이미지이다.
도 5a에 도시된 바와 같이, 기판(41) 상에 하드마스크패턴(42)을 형성한 후에 하드마스크패턴(42)을 식각장벽(etch barrier)으로 기판(41)을 식각하여 다수의 리세스패턴(43)을 형성한다.
다음으로, 리세스패턴(43) 표면에 게이트절연막(44)을 형성한다. 이때, 게이트절연막(44)은 산화막으로 형성할 수 있으며, 산화공정을 통해 리세스패턴(43) 표면에만 형성하거나, 또는 증착공정을 통해 하드마스크패턴(42)을 포함한 구조물 표면을 따라 형성할 수도 있다.
다음으로, 게이트절연막(44)을 포함한 구조물 표면을 따라 장벽금속막(45)을 형성하고, 장벽금속막(45) 상에 리세스패턴(43)를 매립하면서 기판(41) 전면을 덮도록 게이트도전막을 형성한다. 이때, 장벽금속막(45)은 티탄늄질화막(TiN)으로 형성할 수 있고, 게이트도전막은 텅스텐막(W)으로 형성할 수 있다.
다음으로, 하드마스크패턴(42)의 상부면이 노출되도록 게이트도전막 및 장벽금속막(45)을 평탄화하여 리세스패턴(43)에 매립된 장벽금속막(45) 및 게이트전극(46)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 5b에 도시된 바와 같이, 전면식각공정을 실시하여 기판(41) 상부면보다 게이트전극(46) 및 장벽금속막(45)의 상부면이 낮도록 이들을 일부 식각한다(도 6a 참조). 이하, 식각된 게이트전극(46) 및 장벽금속막(45)의 도면부호를 각각 '46A' 및 '45A'로 변경하여 표기한다.
여기서, 전면식각공정은 에치백(etchback)을 사용하여 실시할 수 있으며, 에치백을 사용하여 게이트전극(46A) 및 장벽금속막(45A)을 식각하더라도 이들이 식각되는 식각량이 소량이기 때문에 공정간 노출된 게이트절연막(44)이 손상되는 것을 방지할 수 있다. 참고로, 종래기술은 하드마스크패턴(42)이 노출되도록 평탄화공정을 실시한 이후에 게이트전극(46A) 및 장벽금속막(45A)을 타겟 높이(또는 깊이)까지 한번에 다량을 식각하기 때문에 노출된 게이트절연막(44)에 가해지는 식각부담이 매우크다. 하지만, 본 발명의 제2실시예에서는 기판(41)의 상부면보다 게이트전극(46A) 및 장벽금속막(45A)의 상부면이 더 낮도록 이들이 소량 식각하기 때문에 식각공정시 노출된 게이트절연막(44)에 가해지는 식각부담을 감소시켜 게이트절연막(44)이 손상되는 것을 방지할 수 있다.
도 5c에 도시된 바와 같이, 게이트전극(46A) 및 장벽금속막(45A)이 기판(41)에 매립된 구조를 갖도록 게이트전극(46A) 및 장벽금속막(45A)을 식각하되, 장벽금속막(45A)의 상부면을 게이트전극(46A)의 상부면보다 낮게 형성한다(도 6b 참조). 이하, 식각된 장벽금속막(45A) 및 게이트전극(46A)의 도면부호를 각각 '45B' 및 '46B'로 변경하여 표기한다.
식각공정은 습식식각법(wet etch)을 사용하여 실시할 수 있으며, 식각공정시 리세스패턴(43) 상부영역의 게이트절연막(44)이 손상(또는 손실)되는 것을 방지하기 위하여 게이트절연막(44) 및 게이트전극(46B)에 대해서는 식각선택비를 갖는 식각용액을 사용하여 실시하는 것이 바람직하다. 즉, 게이트절연막(44) 및 게이트전극(46B)에 대한 식각속도보다 장벽금속막(45B)에 대한 식각속도가 더 빠른 식각가스를 사용하여 식각공정을 실시하는 것이 바람직하다.
예를 들어, 게이트절연막(44)이 산화막, 게이트전극(46B)이 텅스텐막, 장벽금속막(45B)이 티타늄질화막일 경우에 식각공정은 인산용액을 사용하여 실시할 수 있다. 참고로, 인산용액은 산화막 및 텅스텐막에 대한 식각속도가 느리고(즉, 식각선택비를 갖고), 티타늄질화막에 대한 식각속도가 빠른 식각용액이다.
상술한 공정과정을 통해 형성된 게이트전극(46B)은 장벽금속막(45B)의 상부면보다 더 높은 상부면을 가짐으로써, 종래기술과 동일한 수준으로 장벽금속막(45B)을 형성한다고 가정할 때, 상대적으로 게이트전극(46B)의 체적을 증가시켜 매립게이트의 저항을 감소시킬 수 있다.
또한, 장벽금속막(45B)과 접하지 않는 게이트전극(46B)은 게이트절연막(44)으로부터 이격된 구조를 갖기 때문에 매립게이트의 저항을 감소시킴과 동시에 게이트전극(46B)의 다이랙트터널링(direct tunneling)에 의한 동작특성 열화를 방지할 수 있다. 참고로, 게이트전극(46B)을 금속막으로 형성하는 경우에 게이트전극(46B), 장벽금속막(45B) 및 게이트절연막(44)이 모두 중첩되는 영역의 리세스패턴(43) 표면에 채널이 형성되며, 장벽금속막(45B) 없이 게이트전극(46B)과 게이트절연막(44)이 접하게되면 이들 사이의 다이랙트터널링에 기인한 누설전류로 인해 반도체 장치의 동작특성이 급격히 열화되는 문제점이 발생한다.
또한, 리세스패턴(43) 상부영역의 게이트절연막(44)이 손상되는 것을 방지하여 게이트절연막(44)의 손상에 따른 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있다.
도 5d에 도시된 바와 같이, 하드마스크패턴(42)을 제거한 후에 나머지 리세스패턴(43)을 매립하면서 기판(41) 전면을 덮는 실링막(47)을 형성한다. 이때, 실링막(47)은 절연막 예컨대, 질화막으로 형성할 수 있다.
다음으로, 실링막(47)을 관통하여 리세스패턴(43) 양측 기판(41)에 접하는 플러그(48)를 형성한다.
여기서, 게이트전극(46B)의 상부면보다 장벽금속막(45B)의 상부면이 더 낮은 표면을 갖도록 형성함에 따라 플러그(48)와 장벽금속막(45B) 사이의 간격을 증가시킬 수 있으며, 이를 통해, 플러그(48)와 장벽금속막(45B) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
이와 같이, 상술한 본 발명의 제2실시예에 따라 형성된 반도체 장치는 게이트전극(46B)의 체적을 증가시켜 매립게이트의 저항이 증가하는 것을 방지할 수 있고, 게이트절연막(44)의 손상에 따른 누설전류 발생을 방지할 수 있으며, 장벽금속막(45B)과 플러그(48) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21, 41 : 기판 22, 42 : 하드마스크패턴
23, 43 : 리세스패턴 24, 44 : 게이트절연막
26 : 게이트도전막 27, 47 : 실링막
28, 48 : 플러그
26A, 26B, 46, 46A, 46B : 게이트전극
25, 25A, 25B, 45, 45A, 45B : 장벽금속막

Claims (14)

  1. 기판에 형성된 다수의 리세스패턴;
    상기 리세스패턴 표면에 형성된 게이트절연막;
    상기 게이트절연막 상에서 상기 리세스패턴을 일부 매립하는 게이트전극; 및
    상기 게이트절연막과 상기 게이트전극 사이 일부에 개재되어 상기 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막
    을 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    나머지 상기 리세스패턴을 매립하는 실링막; 및
    상기 리세스패턴 양측의 상기 기판에 접하는 플러그
    를 더 포함하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트전극과 상기 장벽금속막이 접하지 않는 영역의 상기 게이트전극은 상기 게이트절연막으로부터 이격된 반도체 장치.
  4. 기판을 선택적으로 식각하여 다수의 리세스패턴을 형성하는 단계;
    상기 리세스패턴 표면에 게이트절연막을 형성하는 단계;
    상기 리세스패턴을 매립하는 게이트전극을 형성함과 동시에 상기 게이트절연막과 상기 게이트전극 사이에 장벽금속막을 형성하는 단계; 및
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는,
    상기 기판 표면을 따라 장벽금속막을 형성하는 단계;
    상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 및
    상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 건식식각법을 사용하여 실시하는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는,
    상기 기판 표면을 따라 장벽금속막을 형성하는 단계;
    상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계;
    상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계; 및
    전면식각공정을 실시하여 상기 기판의 상부면보다 상기 장벽금속막 및 상기 게이트전극의 상부면을 낮게 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 습식식각법을 사용하여 실시하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 상기 게이트전극 및 상기 게이트절연막에 대한 식각속도보다 상기 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용하여 실시하는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 게이트전극은 텅스텐막을 포함하고, 상기 장벽금속막은 티타늄질화막을 포함하며, 상기 게이트절연막은 산화막을 포함하는 반도체 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황가스(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 가스를 사용하여 건식식각으로 실시하는 반도체 장치 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시하는 반도체 장치 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 10mtorr ~ 50mtorr 범위의 압력, 0W ~ 100W 범위의 바이어스파워를 사용하여 실시하는 반도체 장치 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 인산용액을 이용한 습식식각으로 실시하는 반도체 장치 제조방법.
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