KR20080040128A - 반도체 소자의 패턴 형성방법 - Google Patents
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Abstract
본 발명은 하드마스크 패터닝시 발생한 폴리머로 인해 패턴의 폭이 넓어져서 후속 콘택홀 형성시 마진 감소로 인해 자기정렬콘택의 패일이 유발되는 것을 방지하기 위한 반도체 소자의 패턴 형성방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 금속을 포함하는 피식각층을 형성하는 단계, 상기 피식각층 상에 하드마스크패턴을 형성하는 단계, 상기 피식각층을 상기 하드마스크패턴의 선폭보다 더 작은 선폭으로 식각하여 패턴을 형성하는 단계를 포함한다.
폴리머, 측면식각, 수직프로파일, 자기정렬콘택 마진
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 절연층
33 : 배리어메탈층 34 : 금속전극층
35 : 비트라인하드마스크층 36 : 비정질카본
37 : SiON 38 : 감광막패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자의 비트라인패턴 형성을 위한 패터닝시 통상 비트라인하드마스크 패터닝 후 비트라인하드마스크를 식각마스크로 하부 금속전극 및 폴리실리콘층을 식각하였다. 그러나, 비트라인하드마스크를 식각마스크로 하부층 식각을 실시할때 비트라인패턴의 탑부분이 어택(Top Attack)을 받는 문제가 있다.
따라서, 비트라인패턴의 탑어택을 방지하기 위해 비트라인하드마스크 패터닝을 위해 형성된 마스크패턴을 제거하지 않고 하부층 식각시 식각마스크로 사용하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 절연층(12)을 형성하고, 절연층(12) 상에 배리어메탈층(13), 금속전극층(14)을 차례로 형성한다.
이어서, 금속전극층(14) 상에 하드마스크층을 형성하고 패터닝하여 비트라인하드마스크(15)를 형성한다. 여기서, 비트라인하드마스크(15)는 하드마스크층 상에 마스크패턴(16)을 형성한 후 패터닝하여 형성할 수 있다. 이때, 마스크패턴(16)은 비정질카본(Amorphous Carbon), 반사방지막(SiON)과 감광막패턴의 적층구조로 형성할 수 있다.
도 1b에 도시된 바와 같이, 마스크패턴(16)을 식각마스크로 금속전극층(14)과 배리어메탈층(13)을 식각하여 비트라인패턴을 형성한다.
따라서, 배리어메탈(13A), 금속전극(14A)과 비트라인하드마스크(15)가 적층된 비트라인패턴이 형성된다.
위와 같이, 종래 기술은 비트라인패턴의 탑어택을 방지하기 위해 비트라인하드마스크(15) 패터닝 후 마스크패턴(16)을 제거하지 않고 이를 그대로 사용하여 금속전극층(14) 및 배리어메탈층(13)을 패터닝한다.
그러나, 종래 기술은 비트라인하드마스크(15) 패터닝시 마스크패턴(16) 및 비트라인하드마스크(15)의 측벽에 폴리머(17)가 형성되면서 경사프로파일(Slope Profile)을 형성하고, 계속해서 하부층 식각을 진행함으로써 폴리머(17)들이 식각마스크역할을 하여 비트라인패턴의 최종 폭(Ｗ12)은 비트라인하드마스크의 폭(Ｗ11)보다 더 넓어지게 된다.
위와 같이, 비트라인패턴의 최종 폭(Ｗ12)이 증가함에 따라 후속 스토리지노드콘택홀 형성시 마진(Margin) 감소로 인해 자기정렬콘택(Self Aligned Contact:SAC)의 패일(Fial)을 유발하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하드마스크 패터닝시 발생한 폴리머로 인해 패턴의 폭이 넓어져서 후속 콘택홀 형성시 마진 감소로 인해 자기정렬콘택의 패일이 유발되는 것을 방지하기 위한 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 또 다른 목적은 반도체 소자의 DRAM소자에서의 패턴 형성방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 패턴 형성방법은 기판 상부에 금속을 포함하는 피식각층을 형성하는 단계, 상기 피식각층 상에 하드마스크패턴을 형성하는 단계, 상기 피식각층을 상기 하드마스크패턴의 선폭보다 더 작은 선폭으로 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 피식각층의 식각은 고온 식각 공정으로 실시하되, 식각챔버 내 웨이퍼의 온도를 50℃∼300℃의 온도에서 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상에 절연층(32)을 형성한다. 여기서, 절연층(32)은 예컨대 산화막(Oxide)으로 형성하되 단층 또는 다층으로 형성되고 절연층(32) 형성 전에 게이트패턴 및 랜딩 플러그 콘택이 형성될 수 있다.
이어서, 절연층(32) 상에 배리어메탈층(33), 금속전극층(34)과 비트라인하드 마스크층(35)을 차례로 형성한다. 여기서, 배리어메탈층(33)은 티타늄막(Ti)/티타늄질화막(TiN)의 적층구조로 형성한다. 또한, 금속전극층(34)은 텅스텐(Ｗ)으로 형성하고 비트라인하드마스크층(35)은 질화막(Nitride)으로 형성한다.
이어서, 비트라인하드마스크층(35) 상에 비정질카본(36) 및 SiON(37)을 차례로 형성한다. 여기서, 비정질카본(36) 및 SiON(37)은 게이트패터닝시 감광막패턴의 마진을 확보하기 위한 것이다. 동시에, SiON(37)은 감광막패턴 형성시 반사방지 역할을 한다.
이어서, SiON(37) 상에 감광막패턴(38)을 형성한다. 여기서, 감광막패턴(38)은 SiON(37) 상에 감광막을 코팅한 후, 노광 및 현상으로 게이트패턴 영역이 정의되도록 패터닝하여 형성한다.
도 2b에 도시된 바와 같이, 감광막패턴(38)은 SiON(37) 및 비정질카본(36)을 식각하여 각각 SiON패턴(37A) 및 비정질카본패턴(36A)을 형성한다. 이때, SiON패턴(37A) 및 비정질카본패턴(36A)을 식각하는 과정에서 폴리머가 형성된다.
비정질카본패턴(36A) 형성이 완료되는 시점에서 감광막패턴(38)은 모두 소실될 수 있다. 또한, 잔류할 경우 건식식각 바람직하게는 산소스트립으로 제거한다.
이어서, 비트라인하드마스크층(35)을 식각하여 비트라인하드마스크패턴(35A)을 형성한다.
이때, 비트라인하드마스크패턴(35A) 패터닝시 다량의 폴리머가 발생한다. 이하, SiON패턴(37A) 및 비정질카본패턴(36A)의 식각 및 비트라인하드마스크패턴(35A) 패터닝시 발생한 폴리머를 "폴리머(39)"라고 한다.
위의 공정에서 발생한 폴리머(39)는 마스크패턴(36) 및 비트라인하드마스크패턴(35A)의 측벽에 쌓여서 경사프로파일(Slope Profile)을 형성하게 되고, 이어서 후속 식각공정을 진행할 경우 폴리머(Polymer, 39)의 폭 만큼 비트라인패턴의 폭이 증가되는 문제점이 있다.
비트라인하드마스크패턴(35A)이 형성되는 시점에서 마스크패턴(36)의 감광막패턴은 모두 제거된다.
도 2c에 도시된 바와 같이, 금속전극층(34) 및 배리어메탈층(33)을 비트라인하드마스크(35A)의 폭보다 더 좁게 식각하여 패턴을 형성한다. 여기서, 금속전극층(34) 및 배리어메탈층(33)은 고온 식각 공정을 실시한다.
특히, 고온 식각 공정은 식각챔버(Chamber) 내에 위치한 웨이퍼(Wafer)의 온도를 상온에서 고온으로 증가시켜서 실시한다. 즉, 도 2a 및 도 2b의 식각공정이 상온에서 실시된데 반하여 금속전극층(34) 및 배리어메탈층(33)의 식각은 50℃∼300℃의 고온에서 식각을 실시함으로써 측면식각특성을 갖게 된다.
또한, 고온 식각 공정은 금속전극층(34)을 식각하는 단계와 배리어메탈층(33)을 식각하는 단계를 나누어서 실시한다.
금속전극층(34)을 식각하는 단계는 텅스텐(Ｗ)을 식각하기 위한 가스 예컨대, SF6, NF3 및 Ar의 혼합가스를 사용하여 실시한다. 그리고, 배리어메탈층(33)을 식각하는 단계는 티타늄막(Ti)/티타늄질화막(TiN)을 식각하기 위한 가스 예컨대, Cl2 또는 BCl3가스를 사용하여 실시한다.
위와 같이, 50℃∼300℃의 고온 식각 공정을 실시함으로써 금속전극층(34) 및 배리어메탈층(33)이 측면식각되어 폴리머(39)가 형성된 비트라인하드마스크패턴(35A)의 선폭보다 더 작은 선폭으로 수직프로파일(Vertical Profile)을 갖도록 패터닝된다. 따라서, 폴리머(39)로 인해 경사프로파일(Slope Profile)이 형성되는 것을 방지할 수 있다.
측면식각을 실시하는 과정에서 SiON패턴(37A)은 모두 소실되지만, 비정질카본패턴(36A)의 일부가 비트라인하드마스크패턴(35A) 상에 잔류하기 때문에 비트라인하드마스크패턴(35A)의 탑어택(Top Attack)을 방지할 수 있다.
도 2d에 도시된 바와 같이, 비정질카본패턴(36A) 및 폴리머(39)를 제거한다. 여기서, 비정질카본패턴(36A) 및 폴리머(39)는 예컨대 산소가스를 사용하여 제거할 수 있다.
따라서, 비트라인하드마스크패턴(35A)의 폭(Ｗ21)보다 좁은 폭(Ｗ22)을 갖고 수직프로파일을 갖는 비트라인패턴이 형성된다. 여기서, 비트라인패턴은 비트라인하드마스크패턴(35A)의 선폭보다 더 작은 선폭을 갖는 배리어메탈패턴(33A) 및 금속전극패턴(34A)과 비트라인하드마스크패턴(35A)이 적층된 구조이다.
후속공정으로 비트라인패턴 상에 절연층을 형성하고 비트라인패턴 사이를 오픈시키는 스토리지노드콘택홀을 형성한다. 이때, 비트라인패턴이 수직프로파일로 형성되어 비트라인패턴 간의 공간(Space)을 충분히 확보함으로써 스토리지노드콘택홀의 오픈 마진을 확보할 수 있고 이에 따라 자기정렬콘택 마진(SAC Margin)을 증 가시킬 수 있다.
상기한 본 발명은 비트라인패턴을 수직프로파일을 갖도록 식각함으로써 비트라인패턴 간의 간격을 충분히 확보하여 후속 스토리지노드콘택홀 패터닝시 자기정렬콘택 마진을 증가시킬 수 있는 장점이 있다.
또한, 비트라인패턴의 수직프로파일을 위해 고온 식각 공정으로 금속전극패턴(34A) 및 배리어메탈패턴(33A)을 측면식각함으로써 비트라인패턴의 탑어택을 방지하면서 안정적인 모양을 이룰 수 있는 장점이 있다.
한편, 본 실시예는 비트라인 및 스토리지노드를 갖는 DRAM소자에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 DRAM소자 이외의 다른 반도체 소자에서 패턴 형성에도 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 패턴을 수직프로파일을 갖도록 식각함으로써 이후 콘택홀 패터닝시 자기정렬콘택 마진을 증가시킬 수 있는 효과가 있다.
또한, 수직프로파일을 갖도록 식각하기 위해 고온 식각 공정으로 금속전극 및 배리어메탈을 식각함으로써 패턴의 탑어택을 방지하면서 안정적인 모양을 이룰 수 있는 효과가 있다.
Claims (10)
- 기판 상부에 금속을 포함하는 피식각층을 형성하는 단계;상기 피식각층 상에 하드마스크패턴을 형성하는 단계; 및상기 피식각층을 상기 하드마스크패턴의 선폭보다 더 작은 선폭으로 식각하여 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서,상기 피식각층의 식각은 고온 식각 공정을 실시하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제2항에 있어서,상기 고온 식각 공정은 식각챔버 내 웨이퍼의 온도를 50℃∼300℃에서 실시하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서,상기 피식각층은 배리어메탈과 금속전극층의 적층구조인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제4항에 있어서,상기 배리어메탈은 티타늄막(Ti)/티타늄질화막(TiN)의 적층구조, 상기 금속전극층은 텅스텐막(Ｗ)인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 고온 식각 공정은 금속전극층을 식각하는 단계와 배리어메탈을 식각하는 단계로 나누어 실시하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제6항에 있어서,상기 금속전극층을 식각하는 단계는 SF6, NF3 및 Ar의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제6항에 있어서,상기 배리어메탈을 식각하는 단계는 Cl2 또는 BCl3 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서,상기 패턴은 비트라인패턴 또는 게이트패턴인 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서,상기 하드마스크패턴을 형성하는 단계는,상기 피식각층 상에 질화막, 비정질카본 및 반사방지막을 적층하는 단계;상기 반사방지막 상에 감광막패턴을 형성하는 단계;상기 감광막패턴으로 상기 반사방지막, 비정질카본 및 질화막을 식각하는 단계; 및상기 감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
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