KR19990025043A - 고신뢰성 반도체 장치의 엘디디 형성 방법 - Google Patents
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Abstract
본 발명은 고신뢰성 반도체 장치의 LDD 형성 방법에 관한 것으로서, 특히 n형 및 p형 웰 상부면에 질화막으로 이루어진 제 1 및 제 2 게이트 패터닝 마스크를 형성하고, 습식 식각 공정으로 상기 제 1 및 제 2 게이트 패터닝 마스크 하부에 상기 마스크보다 폭이 좁은 게이트 전극을 각각 형성하고, p형 웰 내에 상기 제 1 게이트 패터닝 마스크와 게이트 전극의 에지에 각각 셀프얼라인하도록 n형 불순물이 고농도 및 저농도로 주입된 불순물 영역들을 순차적으로 형성하고, 상기 n형 웰 내에 상기 제 2 게이트 패터닝 마스크 및 게이트 전극의 에지에 각각 셀프얼라인하도록 p형 불순물이 고농도 및 저농도로 주입된 불순물 영역들을 순차적으로 형성하는 것을 특징으로 한다.
Description
본 발명은 씨모스 트랜지스터에 관한 것으로서, 특히 미세 단채널 길이 및 LDD 영역을 안전하게 확보할 수 있는 씨모스 트랜지스터의 LDD 형성 방법에 관한 것이다.
일반적으로 씨모스 트랜지스터는 고집적화에 의해 미크론(㎛)급 채널 길이(channel-length)가 보편화되었으며 현재는 0,5 내지 0.25 미크론(㎛)급 씨모스 트랜지스터도 개발되고 있는 실정이다.
그러나, 상기 씨모스 트랜지스터는 단채널 길이로 인한 채널에 걸리는 전기장의 크기도 상대적으로 증가하여 핫 캐리어 효과 및 쇼트 채널 효과도 커지게 된다. 더욱이 0.5㎛ 이하의 채널 길이를 가지는 씨모스 트랜지스터는 엔모스 트랜지스터뿐만 아니라 피모스 트랜지스터에서도 핫 캐리어 현상이 발생하게 된다. 이러한 핫 캐리어 현상은 소자 특성을 열화시키기 때문에 이를 해결하고자 반도체 소자 내에 LDD(Lightly Doped Drain) 영역을 형성하고 있다. 그러나, 이러한 해결 방법은 추가적인 사진 공정이 필요하게 되므로 제품 원가의 상승의 원인이 되고 있다. 한편, 씨모스 트랜지스터는 동일한 LDD 길이를 가진 엔모스와 피모스를 형성할지라도 일반적으로 p형 불순물로 사용되는 붕소가 n형 불순물인 비소보다 확산 속도가 빠르기 때문에 피모스에서는 고농도 불순물 영역에 의해 LDD 영역이 감소하게 된다. 이에 따라 씨모스 트랜지스터는 LDD 형성 전 피모스 영역에만 스페이서를 미리 형성하여 LDD 영역을 크게 확보하고 있지만 이러한 공정은 피모스 영역을 위한 추가의 사진 공정이 필요하며, 제조 공정이 다소 복잡하다는 문제점을 가지고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 별도의 사진 공정 없이 LDD 영역을 크게 확보할 수 있는 고신뢰성 반도체 장치의 LDD 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 서로 근접하게 제 1 도전형 웰과 제 2 도전형 웰이 형성된 반도체 기판 상부면에 제 1 절연막, 도전층 및 제 2 절연막을 순차적으로 형성하는 단계; 상기 제 2 절연막을 선택 식각하여 상기 제 1 및 제 2 도전형 웰 상부면에 각각 제 1 및 제 2 게이트 패터닝 마스크를 형성하는 단계; 상기 제 1 및 제 2 게이트 패터닝 마스크 하부에 상기 마스크의 폭보다 좁은 게이트 전극을 각각 형성하는 단계; 상기 제 1 도전형 웰 내에 상기 제 1 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 고농도로 주입된 불순물 영역을 형성하는 단계; 상기 제 1 게이트 패터닝 마스크를 제거한 후에 상기 제 1 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계; 상기 제 2 도전형 웰 내에 상기 제 2 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 고농도로 주입된 불순물 영역을 형성하는 단계; 및 상기 제 1 게이트 패터닝 마스크를 제거한 후에 상기 제 2 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 본 발명의 제조 방법에 의해 형성된 씨모스 트랜지스터의 수직 단면도.
도 2는 본 발명의 씨모스 트랜지스터를 위한 레이아웃도.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 씨모스 트랜지스터의 LDD를 형성하기 위한 공정 순서도.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 씨모스 트랜지스터의 LDD를 형성하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
1: 실리콘 기판 2: p형 웰
3: n형 웰 6: 게이트 산화막
8: 폴리실리콘층 10: 질화막
12,18,24: 포토레지스트 14a,14b: 게이트 패터닝 마스크
16a,16b: 게이트 전극 20: n+ 소스/드레인 영역
22: n- LDD 영역 26: p+ 소스/드레인 영역
28: p- LDD 영역
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2는 본 발명의 씨모스 트랜지스터를 위한 레이아웃도로서, a는 n형 웰 영역, b는 p+ 형 불순물 영역, c는 활성 영역, d는 게이트 영역, e는 콘택 영역을 나타낸다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 씨모스 트랜지스터의 LDD를 형성하기 위한 공정 순서도로서, 이를 참조하면 본 발명은 다음과 같은 제조 공정 순서를 갖는다.
우선, 도 1을 참조하면 실리콘 기판(1) 내에 서로 근접한 제 1 도전형, 즉 p형 웰(2)과 제 2 도전형 즉, n형 웰(3)을 형성한다. 이어서 활성 영역을 형성하기 위한 마스크를 이용한 통상의 로커스 공정으로 소자 분리 영역인 필드 산화막(4)을 형성한다. 그리고, 상기 결과물에 씨모스 트랜지스터의 문턱 전압을 조정하기 위한 불순물을 주입한다. 이어서 상기 결과물 상부면에 제 1 절연막, 즉 게이트 산화막(6)을 도포하고, 그 위에 도전층으로서 n+ 폴리실리콘(8)을 3000∼5000Å 두께로 침적한다. 그리고, 상기 폴리실리콘층(8) 상부면에 제 2 절연막, 즉 질화막(10)을 1000Å 두께로 침적한다.
이어서 게이트 마스크를 이용한 사진 공정을 실시하여 도 4에 나타난 바와 같이 상기 결과물 상부면에 포토레지스트(12)를 도포하고, 식각 공정으로 상기 질화막(10)을 선택 식각해서 상기 p형 웰(2) 및 n형 웰(3) 상부면에 각각 제 1 및 제 2 게이트 패터닝 마스크들(14a,14b)을 형성한다.
이어서 상기 포토레지스트(12)를 제거하고, 습식 식각 공정을 실시하여 도 5에 나타난 바와 같이 상기 제 1 및 제 2 게이트 패터닝 마스크들(14a,14b) 하부에 각각의 게이트 전극(16a,16b)을 형성한다. 이때, 상기 게이트 전극들(16a,16b)은 상기 제 1 및 제 2 게이트 패터닝 마스크들(14a,14b) 보다 작은 폭을 가진다.
이어서 도 6에 나타난 바와 같이 엔모스 영역을 개방하기 위한 사진 공정을 실시하여 상기 결과물 상부면에 포토레지스트(18)를 도포하고, 엔모스 영역에 n+ 불순물을 이온 주입한다. 이때, 주입 각도는 0°로 한다. 이로 인해 상기 p 형 웰(2) 내에는 상기 엔모스 게이트 전극(16a)의 에지로부터 소정 거리를 두고 즉, 상기 제 1 게이트 패터닝 마스크(14a)의 에지에 셀프얼라인하는 n+ 소스/드레인 영역(20)이 형성된다.
이어서 도 7에 나타난 바와 같이 상기 포토레지스트(18)를 그대로 둔 상태에서 상기 제 1 게이트 패터닝 마스크(14a)를 제거하고, n- 불순물을 이온 주입한다. 이로 인해 상기 p형 웰(2) 내에는 상기 엔모스 게이트(16a)의 에지에 셀프얼라인하는 n- LDD 영역(22)이 형성된다.
상기 포토레지스트(18)를 제거한 후에 도 8에 나타난 바와 같이 상기 피모스 트랜지스터 영역을 개방하기 위한 사진 공정을 실시하여 상기 결과물 상부면에 포토레지스트(24)를 도포한다. 참고적으로 상기 사진 공정시 사용하는 본 발명의 p+ 마스크는 통상의 마스크와는 다르게 활성 영역뿐만 아니라 게이트 영역 전체를 모두 감싼 형태를 취한다. 이어서 개방된 피모스 영역에 p+ 불순물을 0°의 주입 각도로 이온 주입한다. 이로 인해 상기 n형 웰(3) 내에는 피모스 게이트 전극(16b)의 에지로부터 소정 거리를 두고, 즉 상기 제 2 게이트 패터닝 마스크(14b)의 에지에 셀프얼라인하는 p+ 소스/드레인 영역(26)이 형성된다.
이어서 도 9에 나타난 바와 같이 상기 포토레지스트(24)를 그대로 둔 상태에서 상기 제 2 게이트 패터닝 마스크(14b)를 제거하고, p- 불순물을 이온 주입한다. 이로 인해 상기 n형 웰(3) 내에는 상기 피모스 게이트 전극(16b)의 에지에 셀프얼라인하는 p- LDD 영역(28)이 형성된다.
이어서 상기 포토레지스트(24)를 제거한 후에 도 10에 나타난 바와 같이 n+ 폴리실리콘으로 이루어진 스페이서(30)를 상기 엔모스 및 피모스의 게이트 전극들(16a,16b)의 측벽에 각각 형성한다. 이때, 상기 스페이서(30)는 게이트 전극과 전기적으로 연결된 상태에서 핫 캐리어 효과를 약화시키는 역할을 한다.
이후, 통상의 열공정을 실시하여 이온 주입된 불순물을 활성화시킨다. 그리고, 일련의 콘택 공정을 실시하여 도 1과 같이 상기 결과물에 층간 절연막을 형성한 후에 상기 n+ 및 p+ 소스/드레인 영역들(20,26)에 접촉되는 금속 전극(34)을 동시에 형성한다.
상기와 같은 제조 공정 순서에 따른 본 발명은 엔모스 및 피모스 영역에 각각 1 번의 사진 공정으로 고농도 불순물 영역을 형성한 후에 저농도의 불순물 영역을 형성하기 때문에 종래의 포토레지스트 공정보다 미세한 단 채널을 확보할 수 있다. 또한, 질화막으로 이루어진 게이트 패터닝 마스크(14a,14b)의 내측으로 상기 폴리실리콘층(8)이 식각되는 정도에 따라 엔모스 및 피모스의 LDD 길이가 결정된다.
그러므로, 본 발명은 피모스 영역의 폴리실리콘층(8)의 식각 량을 크게 조정해 주면 피모스 트랜지스터의 LDD 길이를 충분히 길게 확보할 수 있다.
한편, 도 11 내지 도 13은 본 발명의 다른 실시예에 따른 씨모스 트랜지스터의 LDD를 형성하기 위한 공정 순서도로서, 이를 참조하면 본 발명은 위에서 언급된 제조 공정과는 다른 제조 공정 순서로 진행된다.
도 3 및 도 4의 제조 공정과 동일한 순서에 의해 형성된 결과물의 상부면에 도 11에 나타난 바와 같이 엔모스 영역을 개방하기 위한 사진 공정을 실시하여 포토레지스트(18)를 도포한다. 그리고, 습식 식각 공정을 이용하여 제 1 게이트 패터닝 마스크(14a) 하부에 엔모스 게이트 전극(16a)을 형성한다.
이어서 도 12에 나타난 바와 같이 상기 포토레지스트(18)를 그대로 둔 상태에서 엔모스 영역에 n+ 불순물을 이온 주입한다. 이때, 주입 각도는 0°로 한다. 이로 인해 상기 p형 웰(2) 내에는 상기 엔모스 게이트 전극(16a)의 에지로부터 소정 거리를 두고 즉, 상기 제 1 게이트 패터닝 마스크(14a)의 에지에 셀프얼라인하는 n+ 소스/드레인 영역(20)이 형성된다.
이어서 도 7에 나타난 바와 같이 상기 포토레지스트(18)를 그대로 둔 상태에서 상기 제 1 게이트 패터닝 마스크(14a)을 제거하고, n- 불순물을 이온 주입한다. 이로 인해 상기 p형 웰(2) 내에는 상기 엔모스 게이트(16a)의 에지에 셀프얼라인하는 n- LDD 영역(22)이 형성된다.
이어서 상기 포토레지스트(18)를 제거한 후에 상기 피모스 트랜지스터 영역을 개방하기 위한 사진 공정을 실시하여 상기 결과물 상부면에 포토레지스트(24)를 도포한다. 그리고, 습식 식각 공정을 실시하여 상기 제 2 게이트 패터닝 마스크(14b) 하부에 피모스의 게이트 전극(16b)을 형성한다. 상기 게이트 전극(16b)도 상기 다른 게이트 전극(16a)과 마찬가지로 상기 제 2 게이트 패터닝 마스크(14b)보다 좁은 폭을 가진다.
이후, 도 8 내지 도 10에서와 동일한 공정 순서에 따라 본 발명의 씨모스 트랜지스터를 완성한다.
본 발명은 질화막을 선택 식각하여 게이트 전극을 형성하기 위한 게이트 패터닝 마스크로 이용하므로서 사용하는 사진 장비의 한계 능력이 예를 들어 0.5㎛일지라도 상기 사진 장비보다 미세하게 엔모스 및 피모스의 단채널을 확보할 수 있다. 또한, 트랜지스터의 LDD 길이를 길게 형성할 수 있으므로 반도체 장치의 신뢰성을 높일 수 있는 효과가 있다.
Claims (6)
- 서로 근접하게 제 1 도전형 웰과 제 2 도전형 웰이 형성된 반도체 기판 상부면에 제 1 절연막, 도전층 및 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 선택 식각하여 상기 제 1 및 제 2 도전형 웰 상부면에 각각 제 1 및 제 2 게이트 패터닝 마스크를 형성하는 단계;상기 제 1 및 제 2 게이트 패터닝 마스크 하부에 상기 마스크의 폭보다 좁은 게이트 전극을 각각 형성하는 단계;상기 제 1 도전형 웰 내에 상기 제 1 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 고농도로 주입된 불순물 영역을 형성하는 단계;상기 제 1 게이트 패터닝 마스크를 제거한 후에 상기 제 1 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계;상기 제 2 도전형 웰 내에 상기 제 2 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 고농도로 주입된 불순물 영역을 형성하는 단계; 및상기 제 1 게이트 패터닝 마스크를 제거한 후에 상기 제 2 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
- 제 1 항에 있어서, 상기 게이트 전극은 습식 식각 공정에 의해 형성되는 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 질화막을 1000Å 두께로 형성하는 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
- 서로 근접한 제 1 도전형 웰과 제 2 도전형 웰이 형성된 반도체 기판 상부면에 제 1 절연막, 도전층 및 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 선택 식각하여 상기 제 1 및 제 2 도전형 웰 상부면에 각각 제 1 및 제 2 게이트 패터닝 마스크를 형성하는 단계;상기 제 1 게이트 패터닝 마스크 하부에 상기 마스크의 폭보다 좁은 게이트 전극을 형성하는 단계;상기 제 1 도전형 웰 내에 상기 제 1 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 주입된 불순물 영역을 형성하는 단계;상기 제 1 게이트 패터닝 마스크를 제거한 후에 상기 제 1 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계;상기 제 2 게이트 패터닝 마스크 하부에 상기 마스크의 폭보다 좁은 게이트 전극을 형성하는 단계;상기 제 2 도전형 웰 내에 상기 제 2 게이트 패터닝 마스크의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 고농도로 주입된 불순물 영역을 형성하는 단계; 및상기 제 2 게이트 패터닝 마스크를 제거한 후에 상기 제 2 도전형 웰 내에 상기 게이트 전극의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 저농도로 주입된 불순물 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
- 제 4 항에 있어서, 상기 게이트 전극은 습식 식각 공정에 의해 형성되는 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
- 제 4 항에 있어서, 상기 제 2 절연막은 질화막을 1000Å 두께로 형성하는 것을 특징으로 하는 고신뢰성 반도체 장치의 LDD 형성 방법.
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| KR1019970046483A KR19990025043A (ko) | 1997-09-10 | 1997-09-10 | 고신뢰성 반도체 장치의 엘디디 형성 방법 |
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| KR19990025043A true KR19990025043A (ko) | 1999-04-06 |
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| KR1019970046483A KR19990025043A (ko) | 1997-09-10 | 1997-09-10 | 고신뢰성 반도체 장치의 엘디디 형성 방법 |
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| KR (1) | KR19990025043A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831975B1 (ko) * | 2006-11-02 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
| KR100905182B1 (ko) * | 2007-10-31 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
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1997
- 1997-09-10 KR KR1019970046483A patent/KR19990025043A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831975B1 (ko) * | 2006-11-02 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
| US7851364B2 (en) | 2006-11-02 | 2010-12-14 | Hynix Semiconductor Inc. | Method for forming pattern in semiconductor device |
| KR100905182B1 (ko) * | 2007-10-31 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
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