WO2013026213A1 - 半导体器件结构及其制作方法 - Google Patents

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WO2013026213A1
WO2013026213A1 PCT/CN2011/079040 CN2011079040W WO2013026213A1 WO 2013026213 A1 WO2013026213 A1 WO 2013026213A1 CN 2011079040 W CN2011079040 W CN 2011079040W WO 2013026213 A1 WO2013026213 A1 WO 2013026213A1
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gate
conductive
dielectric
layer
spacer
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PCT/CN2011/079040
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钟汇才
罗军
梁擎擎
朱慧珑
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中国科学院微电子研究所
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a fin-equipped semiconductor device structure and a method of fabricating the same, in which a gate electrode pattern can be formed with high quality. Background technique
  • FinFETs FinFETs
  • FIG. 1 A perspective view of an example FinFET is shown in FIG.
  • the FinFET includes: a bulk Si semiconductor substrate 101; a fin 102 formed on the bulk Si semiconductor substrate 101; a gate electrode 103 intersecting the fin 102, and a gate between the gate electrode 103 and the fin 102 a dielectric layer 104; and an isolation region (such as Si0 2 ) 105.
  • a conductive channel is formed in the fin 102, specifically in the three sidewalls (left, right side wall and top wall in the figure) of the fin 102, as shown by the arrow in FIG. Shown. That is, a portion of the fin 102 under the gate electrode 103 serves as a channel region, and a source region and a drain region are respectively located on both sides of the channel region.
  • the FinFET is formed on a bulk semiconductor substrate, but the FinFET can also be formed on a substrate of another form such as an SOI (Semiconductor-on-insulator) substrate.
  • the FET shown in FIG. 1 is also referred to as a 3-gate FET because it can create a channel on all three sidewalls of the fin 102.
  • a 2-gate FET is formed by providing an isolation layer (e.g., nitride) between the top wall of the fin 102 and the gate electrode 103, at which time no channel is created on the top wall of the fin 102.
  • FIG. 2 shows a photograph of the topography of the fin 102 and the gate electrode 103 in the actually fabricated FinFET.
  • FIG. 3 shows a photograph of the topography of the fin 102 and the gate electrode 103 in the actually fabricated FinFET.
  • An object of the present invention is to provide a semiconductor device structure and a method of fabricating the same to overcome the above problems in the prior art.
  • a method of fabricating a semiconductor device structure comprising: providing a semiconductor substrate; forming a fin in a first direction on the semiconductor substrate; and crossing the first direction on the semiconductor substrate Forming a gate line in two directions, the gate line intersecting the fin via the gate dielectric layer; forming a dielectric spacer on the gate line; forming a conductive spacer around the outside of the dielectric spacer; and at a predetermined area,
  • the device is electrically isolated, the isolated gate line portion forms the gate electrode of the corresponding unit device, and the isolated conductive sidewall portion forms the contact portion of the corresponding unit device.
  • a semiconductor device structure comprising: a semiconductor substrate; a plurality of unit devices formed on the semiconductor substrate, each of the unit devices comprising: fins extending in a first direction; a gate electrode extending in a second direction crossing the first direction, the gate electrode intersecting the fin via the gate dielectric layer; a dielectric spacer formed on both sides of the gate electrode; and a conductive formed on an outer side of the dielectric spacer a sidewall, the conductive sidewall spacer being used for a contact portion of the unit device, wherein respective gate electrodes, dielectric spacers, and conductive sidewall spacers of the adjacent unit devices in the second direction are respectively extended by the second direction Forming a gate line, an identical dielectric spacer layer, and a same conductive sidewall layer, the gate line including a first electrical isolation portion in a predetermined region between the adjacent unit devices, the conductive sidewall layer being A predetermined electrical isolation portion is included in the predetermined region between the adjacent unit devices, and the dielectric
  • the sidewall material of the dielectric and the conductive spacer does not extend between the opposite gate electrode end faces of the adjacent unit device, so that defects such as holes are not caused due to the presence of the sidewall material at the slit as in the prior art, and Because the minimum electrical isolation distance between devices can be reduced, the integration of the device can be increased, and the manufacturing cost of the integrated circuit can be reduced.
  • the contact portion is formed in the form of a side wall, which avoids the difficulty in forming the contact hole in the conventional art.
  • the contact portion formed according to the embodiment of the present invention is formed outside the dielectric spacer in a side wall manner so as to be self-aligned with the source/drain regions, and thus can serve as a source/drain region of the semiconductor device and the outside Electrically connected contacts.
  • the conductive spacer (lower contact portion) can have the same height as the gate stack by the planarization process. Therefore, it is advantageous for the process of subsequent electrical connection and the like.
  • Figure 1 shows a perspective view of an example FinFET
  • Figure 2 shows a photograph of the topography of the fin and gate electrode in an actually fabricated FinFET
  • Figure 3 shows the formation of fins of a FinFET in a conventional process, where (a) is a top view and (b) is a cross-sectional view taken along line A-A' in (a);
  • FIGS. 5-7 show a gate stack pattern of a FinFET in a conventional process, wherein (a) is a top view, (b) is a cross-sectional view along line A-A' in (a);
  • FIGS. 9-12 illustrate a fabrication flow of a semiconductor device structure according to the first embodiment of the present invention, wherein (a) is Top view, (b) is a cross-sectional view along line A-A' in (a);
  • FIG. 13 to 16 show a fabrication flow of a semiconductor device structure in accordance with a second embodiment of the present invention, wherein (a) is a top view and (b) is a cross-sectional view taken along line A-A' in (a).
  • the semiconductor substrate is an SOI substrate including two Si layers 200 and 202 and a SiO 2 layer 201 interposed therebetween.
  • the Si layer 202 is etched by using a patterned hard mask layer 203 (e.g., Si 3 N 4 ) as a mask to form fins.
  • a patterned hard mask layer 203 e.g., Si 3 N 4
  • the semiconductor substrate includes Si in this example and the semiconductor material constituting the fin also includes Si, those skilled in the art will appreciate that the semiconductor substrate and/or fin may comprise any suitable semiconductor material such as Ge, GaN, InP, etc. .
  • the SOI substrate is also taken as an example, but the invention is not limited thereto.
  • the hard mask layer 203 can be removed, such that a subsequently fabricated gate electrode can be in contact with the three sidewalls of the fin 202 via the gate dielectric layer to form a Tri-Gate FET.
  • the hard mask layer 203 can also be retained, such that the subsequently fabricated gate electrode is only in contact with the two sidewalls of the fin 202 via the gate dielectric layer (the top wall is not controlled by the gate electrode due to the presence of the hard mask layer 203 A channel is created) to form a 2-gate FET.
  • a gate dielectric layer 203 e.g., a high-k gate dielectric layer
  • a gate electrode layer 204 e.g., a metal gate electrode layer
  • the gate dielectric layer 203 and the gate electrode layer 204 are patterned to form a final gate stack.
  • a semiconductor substrate is shown in a top view, on which a pattern of fins 202 is formed as shown in FIG. 4 (note that FIG. 4 is shown in FIG. 5 ( a part of the structure shown in a), so the two look different, and a gate dielectric layer 203 and a gate electrode layer 204 are formed.
  • the gate dielectric layer 203 and the gate electrode layer 204 are not shown in the top view (the same is true in the top views below).
  • a photoresist linear pattern 205 corresponding to a gate line pattern to be formed is obtained by applying a photoresist and exposing it with a mask, followed by development.
  • the segments in pattern 205 are printed parallel to one another in the same direction, with the same or similar spacing and critical dimensions.
  • the slit 206 is formed on the linear pattern 205 by re-exposure and development using the cutting mask. Thereby, the gate patterns corresponding to the respective unit devices in the pattern 205 are caused to be disconnected from each other.
  • the photoresist is etched by the photoresist pattern 205 formed with the slit 206, and finally formed into the pattern.
  • a gate electrode 204 formed after etching is shown in FIG. It should be noted here that in the example shown in FIG. 7, the gate dielectric layer 203 is not etched. However, those skilled in the art will appreciate that the gate dielectric layer 203 may be further etched after etching the gate electrode layer 204.
  • one exposure for forming the gate pattern is divided into two: one exposure linear pattern 205; another exposure slit 206.
  • FIG. 8 there is shown a dielectric spacer 207 formed around the gate electrode 204 (in FIG. 8, the sidewall of the uppermost gate electrode and the lowermost gate electrode are not shown for the sake of simplicity). However, it should be noted that if a certain gate electrode 204 terminates at these positions, sidewalls 207, SP, which are formed around the gate electrode 204, are also formed at these locations. Since the slit 206 is present in the gate pattern, the sidewall material also enters the slit 206.
  • the incisions in the gate lines can affect the topography of the dielectric spacers. For example, if the slit in the gate line is too small (the distance between the opposite end faces of the gate electrode is too small), the dielectric will form a void at the slit. Such holes may cause short circuits between devices, etc. in subsequent processes. In addition, the morphology of the dielectric sidewall material at the incision can have a significant impact on subsequent CMP process requirements.
  • this conventional process requires very precise (gate electrode) end-to-end spacing. This requirement makes the Optical Proximity Correction (OPC) more difficult. Moreover, the design of the cut-off mask becomes challenging.
  • OPC Optical Proximity Correction
  • an alternative gate process has been employed in order to use a high-k gate dielectric/metal gate structure. The replacement gate process makes this line-and-cut method more complicated.
  • the gate and the source/drain contact are formed by forming an interlayer dielectric layer, etching a contact hole in the interlayer dielectric layer, and filling the contact hole with a conductive material.
  • etching a contact hole aligned with it on a very small gate and source/drain is a very difficult task.
  • the height of the gate and the source/drain are different, so that the etching depth of the contact holes above them is also different, which also causes difficulty in forming the contact portion.
  • the slit mask is not immediately formed using the dicing mask, but the gate electrode layer is directly etched using the linear pattern to Parallel gate lines are formed.
  • the gate dielectric layer 1003 and the gate electrode layer 1004 are sequentially formed. Then, a photoresist line pattern corresponding to the gate line pattern to be formed is printed, and the line segments in the photoresist line pattern are printed in parallel with each other in the same direction (see the description above in connection with FIG. 5). These parallel segments can have different pitches and/or different widths.
  • the dicing pattern is not immediately formed using the dicing mask, but the gate electrode layer is directly etched using the linear pattern to form the parallel gate lines 1004.
  • the gate dielectric layer 1003 is also etched so that the gate dielectric layer 1003 is only under the gate line 1004, see Fig. 9(b).
  • the gate dielectric layer 1003 may be, for example, a common dielectric material SiO 2 or a high-k gate dielectric material such as Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO. Any one or a combination thereof, or other materials.
  • the gate electrode layer 1004 may include, for example, polysilicon or a metal material such as Ti, Co, Ni, Al, W or an alloy thereof or a metal nitride or the like.
  • processing can be performed in accordance with a conventional process to form a semiconductor device structure such as a transistor structure.
  • a semiconductor device structure such as a transistor structure.
  • ion implantation doping to form source/drain, etc.
  • sidewall formation e.g., silicidation, etc.
  • silicidation e.g., silicidation, etc.
  • these specific processes for forming a semiconductor device e.g., ion implantation, silicidation, etc.
  • these specific processes for forming a semiconductor device e.g., ion implantation, silicidation, etc.
  • the side wall formation according to the present invention will be mainly described.
  • a dielectric spacer layer 1005 is formed around the gate line 1004.
  • a dielectric spacer can be formed by reactive ion etching by depositing one or more layers of dielectric material, such as SiO 2 , Si 3 N 4 , SiON or other materials, over the entire semiconductor device structure, or a combination of these materials.
  • the conductive spacer layer 1006 is formed of a conductive material around the outside of the dielectric spacer layer 1005 formed as described above.
  • the conductive spacer layer 1006 is formed on the outer side of the dielectric spacer layer 1005 in the horizontal direction of the figure except that the gate line 1004 is at the end in the vertical direction in the drawing. .
  • the dielectric sidewall layer and the conductive sidewall layer may also be formed on both sides of the protruding fin of the device, not shown.
  • the dielectric spacer layer and the conductive sidewall layer on both sides of the protruding fin of the device can be selectively removed according to the needs of the device.
  • the conductive spacer layer 1006 can be formed as follows. Depositing a layer of conductive material, such as metal, metal nitride, carbon, etc., on the semiconductor substrate; and then selectively etching the deposited conductive material layer to remove portions parallel to the surface of the substrate, Only the portion perpendicular to the surface of the substrate is retained, and thus the conductive spacer layer 1006 is obtained.
  • conductive material such as metal, metal nitride, carbon, etc.
  • the conductive spacer layer 1006 is self-aligned to the fin regions on both sides of the gate stack, so that it can be used as a contact portion for the source/drain regions to be electrically connected to the outside.
  • an interlayer dielectric layer 1007 can be formed on the resultant structure (see Fig. 12).
  • Such an interlayer dielectric layer may generally comprise a nitride such as Si 3 N 4 .
  • the interlayer dielectric layer is made of a stress-bearing dielectric material.
  • the interlayer dielectric layer can be made of a dielectric material with tensile stress; for a PFET, the interlayer dielectric layer can be made of a dielectric material with compressive stress.
  • the gate line 1004, the dielectric spacer layer 1005, and the conductive spacer layer 1006 formed as described above are cut at a predetermined area in accordance with the design to achieve electrical isolation between the respective unit devices (
  • the interlayer dielectric layer formed is not shown in Fig. 12 (a) for the sake of clarity.
  • the cut is made above the passive field between the fins 1002, and the width of the slit (in the vertical direction of the figure) is typically l-10 nm.
  • Such cutting can be achieved, for example, by a reactive mask etching or laser cutting etching using a cutting mask.
  • a photoresist is first coated on a substrate, and the photoresist is patterned by cutting the mask so that a predetermined region corresponding to the slit to be formed is exposed. Then, the exposed gate lines 1004, the dielectric spacer layer 1005 formed therearound, and the conductive spacer layer 1006 are cut to form a slit 1008.
  • the cut gate line 1004 forms an electrically isolated gate electrode; the cut dielectric sidewall layer forms an electrically isolated dielectric spacer; the cut conductive sidewall layer 1006 forms an electrically isolated conductive sidewall, and the conductive sidewall constitutes a corresponding The contact of the device.
  • the slit 1008 can then be filled with an additional interlayer dielectric layer.
  • the dielectric spacer layer 1005 is not electrically conductive, it does not hinder the inter-cell device. Electrically isolated, the dielectric spacer layer 1005 can not be severed during the cutting process described above. For example, in the case of cutting by reactive ion etching, selective etching may be performed so that the etching does not substantially affect the dielectric spacer layer 1005.
  • the semiconductor material (for example, Si) in the gate line 1004 and the conductive material in the conductive sidewall layer 1006 can be made by, for example, injecting oxygen into the slit position (for example, Metal) oxidizes to form an insulating oxide.
  • the slit position for example, Metal
  • the gate lines 1004 at both ends of the slit position are electrically isolated from each other (equivalent to the effect of "cutting") to form an electrically isolated gate electrode
  • the conductive spacer layers 1006 at both ends of the slit position are electrically isolated from each other. (Equivalent to the effect of "cut") to form electrically isolated conductive sidewalls, ie electrically isolated contacts.
  • the injected element is not limited to oxygen.
  • Those skilled in the art can also appropriately select the injected gas or chemical substance according to the materials of the gate line 1004 and the conductive sidewall layer 1006 to react them to form an insulating material. And thus achieve electrical isolation.
  • the interlayer dielectric layer 1007 is formed first, and then the "off” or “isolation” of the gate lines and the conductive sidewall spacers (and the optional dielectric spacer layers) are performed ( In this case, the slits may be filled by other interlayer dielectric layers that are subsequently formed). However, it is also possible to first "cut” or “isolate” the gate lines and the conductive spacer layers (and optional dielectric spacer layers), and then form an interlayer dielectric layer 1007 (in this case, the slits are Interlayer dielectric layer 1007 is filled).
  • Fig. 12 (b) is a cross-sectional view showing the structure of a semiconductor device fabricated by the above method.
  • the illustrated structure has been subjected to a planarization process such as CMP (Chemical Mechanical Polishing) to expose the tops of the gate electrode 1004, the dielectric spacer 1005, and the conductive spacer 1006, thereby causing the gate stack (including The gate electrode 1004, the dielectric spacer 1005) and the top of the contact are substantially flush, which facilitates the subsequent electrical connection process.
  • This planarization treatment may be performed, for example, immediately after the formation of the interlayer dielectric layer 1007, or may be performed after the "cut” or "isolation" described above.
  • the semiconductor device is configured with a plurality of unit devices, each of which includes: a fin 1002 formed on a semiconductor substrate extending in a first direction (horizontal direction in the drawing); intersecting with the first direction a gate electrode 1004 extending in a second direction (vertical direction in the drawing), the gate electrode 1004 intersecting the fin 1002 via the gate dielectric layer 1003; a dielectric spacer 1005 formed on both sides of the gate electrode; and outside the dielectric spacer 1005 A conductive spacer 1006 is formed, and the conductive spacer 1006 is used for a contact portion of the unit device.
  • the first direction is orthogonal to the second direction.
  • the gate electrodes, the dielectric spacers, and the conductive spacers respectively opposed to each other by the adjacent unit devices are respectively formed by the same gate extending in the second direction Polar line, same The dielectric sidewall layer and the same conductive sidewall layer are formed.
  • the gate line includes a first electrical isolation at a predetermined area, the conductive sidewall layer including a second electrical isolation at a predetermined area such that adjacent unit devices are electrically isolated from each other.
  • the second electrical isolation in the conductive spacer layer may be the same as the first electrical isolation in the gate line.
  • Such an electrically isolating portion may include a slit formed by etching, or an insulating material transformed from a gate line material, a conductive sidewall material (for example, an oxide formed by injecting oxygen at a slit position).
  • the slit may be filled with a dielectric material, for example, in the case where the interlayer dielectric layer 1007 is first cut and then formed, the material of the interlayer dielectric layer 1007 may be filled in the slit, or the interlayer dielectric layer 1007 may be formed before cutting.
  • the material in the slit may be filled with a subsequently formed interlayer dielectric layer.
  • the sidewall layer (dielectric sidewall layer and conductive sidewall layer) extends outside the gate line such that at a predetermined region, there is no (dielectric and conductive) sidewall material between the opposite gate electrode ends. This is different from the conventional technique in which a side wall is formed around the gate electrode so that there is a side wall material between the end faces of the gate electrode.
  • the method of the present invention can also be compatible with alternative gate processes.
  • a replacement gate process is incorporated, i.e., a sacrificial gate line is first formed, and a gate line is replaced instead.
  • the parallel gate line patterns are printed first. Etching is performed to form a sacrificial gate line 1004, which is typically formed of polysilicon.
  • the dielectric spacer layer 1005 may be formed around the sacrificial gate line 1004 (since the opening is not formed in the sacrificial gate line 1004, so in addition to the end of the sacrificial gate line 1004 in the vertical direction in the figure
  • the dielectric spacer layer 1005 is formed on the sacrificial gate lines 1004 on both sides in the horizontal direction in the drawing).
  • a conductive spacer layer 1006 can be formed around the outside of the dielectric sidewall layer 1005.
  • the conductive spacer layer 1006 can be used as a contact portion for electrically connecting the source/drain regions to the outside as described above.
  • an interlayer dielectric layer 1007 may be formed on the resultant structure, and planarized to expose the gate line portion.
  • Such an interlayer dielectric layer may generally comprise a nitride such as Si 3 N 4 .
  • the interlayer dielectric layer is made of a stress-bearing dielectric material.
  • interlayer dielectric The layer may be made of a dielectric material with tensile stress; for a PFET, the interlayer dielectric layer may be made of a dielectric material with compressive stress.
  • the sacrificial gate line 1004 and the sacrificial gate dielectric layer 1003 are removed, for example, by etching or the like, thereby forming an opening 1004' between the dielectric spacer layers 1005.
  • a replacement gate dielectric layer 1003' eg, a high-k gate dielectric layer
  • an alternate gate line 1004" eg, a metal gate electrode
  • a planarization process such as CMP may be performed such that the gate line 1004" has the same height as the conductive spacer 1006. This facilitates subsequent processing.
  • electrical isolation between the unit devices is effected in a predetermined region by the cut-off mask (see Fig. 12).
  • the electrical isolation can be achieved, for example, by cutting off the replacement gate line 1004" and the conductive spacer layer 1006 and the optional dielectric spacer layer 1005 in a predetermined region; or, by performing oxygen implantation in a predetermined region,
  • the electrical isolation is achieved by oxidizing a material (eg, a metal gate electrode material) in the gate line 1004" and a conductive material (eg, a metal) in the conductive sidewall layer 1006 to form an insulating oxide.
  • the replacement gate processing is performed first, and then the cutting processing is performed.
  • the invention is not limited thereto. It is also possible to perform an alternative gate treatment after the cutting process. For example, after forming the conductive spacer layer 1006, an isolation process can be performed immediately to form an electrically isolated gate electrode and an electrically isolated contact portion, followed by a replacement gate process to form a gate.
  • an isolation process can be performed immediately to form an electrically isolated gate electrode and an electrically isolated contact portion, followed by a replacement gate process to form a gate.
  • the order of the respective steps in the various embodiments of the present invention is not limited to the above embodiments.
  • electrical isolation e.g., dicing or oxidation
  • electrical isolation step can be performed prior to the formation of the metal interconnects between the devices after the conductive spacers are formed.
  • the dielectric spacer layer and the conductive spacer layer are both "I" type spacers, which are different from the "D" type spacer in the first embodiment.
  • the advantage of the ⁇ -type side wall is that the height formed is consistent with the gate stack. After the formation of the I-type spacer, no planarization process may be required.
  • a person of ordinary skill in the art is aware of various methods of forming an I-type sidewall, which is not DETAILED DESCRIPTION Similarly, a Type I spacer can be applied to the first embodiment. As described above, in the embodiment according to the present invention, after the parallel line pattern is printed on the substrate, it is not as in the prior art.
  • the etch is first performed using the printed parallel line pattern to obtain the gate lines, and the semiconductor device structure continues to be formed.
  • the mask is electrically isolated from the device, for example by cutting or oxidizing. Therefore, according to the present invention, the gate pattern is further cut or isolated at the end, so that the distance between the tips of the opposing gate electrodes can be made closer.
  • the self-aligned source/drain contacts may be formed in the form of sidewalls around the dielectric spacer layers on either side of the gate lines before the gate lines are turned off.
  • electrical isolation is performed after the formation of the dielectric spacer layer and the conductive spacer layer to isolate the devices from each other. Therefore, there is no sidewall material between the opposite gate electrode end faces of adjacent unit devices, so that defects such as holes do not occur as in the prior art.
  • the conductive spacers (contact portions) between the unit devices are completely disconnected by the slits or the spacers, thereby achieving good electrical insulation between the devices.
  • the contact portion is formed in a side wall manner according to an embodiment of the present invention, thereby avoiding the formation of the contact hole in the conventional art. Difficulties.
  • contact portions in the form of side walls are self-aligned to the source/drain regions, greatly simplifying the process. According to conventional processes, such self-aligned contacts cannot be formed in the form of conductive sidewalls. This is because in the conventional process, the slit is formed first, and then the sidewall forming process is performed.
  • the conductive material can enter the slits, thereby making it impossible for the respective conductive sidewalls of the gates opposite each other to be completely isolated, and thus the respective devices to be in electrical contact with each other.
  • the present invention is compatible with alternative gate processes to achieve a variety of process options.
  • the planarization process may be performed such that the conductive spacers (contact portions) have the same height as the gate stack. Therefore, it is advantageous for the subsequent process to proceed.
  • the advantageous measures in these embodiments are not advantageously used in combination.

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  • Thin Film Transistor (AREA)

Abstract

提供一种半导体器件结构及其制作方法。半导体器件结构的制作方法包括：提供半导体衬底，在半导体衬底上沿第一方向形成鳍（1002），在半导体衬底上沿与第一方向交叉的第二方向形成栅极线（1004），栅极线（1004）经由栅介质层与鳍（1002）相交，绕栅极线（1004）形成电介质侧墙（1005），绕电介质侧墙（1005）的外侧形成导电侧墙（1006），以及在预定区域处，实现器件间电隔离，被隔离的栅极线（1004）部分形成相应单元器件的栅电极，被隔离的导电侧墙（1006）部分形成相应单元器件的接触部。

Description

半导体器件结构及其制作方法
本申请要求了 2011年 8月 22日提交的、 申请号为 201110240932.X、 发明名称为 "半导体器件结构及其制作方法" 的中国专利申请的优先权， 其全部内容通过引用结 合在本申请中。 技术领域
本发明涉及半导体领域， 更具体地， 涉及一种带有鳍的半导体器件结构及其制作 方法， 其中能够高质量地形成栅电极图案。 背景技术
随着集成密度的日益提高， 鳍式晶体管结构如 FinFET (鳍式场效应晶体管） 由于 其良好的电学性能、 可扩展性以及与常规制造工艺的兼容性而倍受关注。 图 1中示出 了示例 FinFET的透视图。 如图 1所示， 该 FinFET包括： 体 Si半导体衬底 101 ; 在体 Si半导体衬底 101上形成的鳍 102; 与鳍 102相交的栅电极 103， 栅电极 103与鳍 102 之间设有栅介质层 104; 以及隔离区 （如 Si02) 105。 在该 FinFET中， 在栅电极 103 的控制下， 在鰭 102中具体地在鳍 102的三个侧壁 （图中左、 右侧壁以及顶壁） 中产 生导电沟道， 如图 1中箭头所示。 也即， 鳍 102位于栅电极 103之下的部分充当沟道 区， 源极区、 漏极区则分别位于沟道区两侧。
在图 1的示例中， FinFET形成于体半导体衬底上， 但是 FinFET也可以形成于其 他形式的衬底如 SOI (绝缘体上半导体）衬底上。另外， 图 1所示的 FET由于在鳍 102 的三个侧壁上均能产生沟道， 从而也称作 3栅 FET。 例如， 通过在鳍 102的顶壁与栅 电极 103之间设置隔离层 （例如氮化物） 来形成 2栅 FET， 此时在鳍 102的顶壁上不 会产生沟道。
另外， 为了增强驱动能力以提供更高性能， 可以将多个鰭连接在一起形成同一器 件。 参见图 2， 三个鳍 102a、 102b, 102c受相同栅电极 103的控制， 且它们可以连接 到相同的源极和漏极（图中未示出）， 从而图 2所示的该 FinFET的电流驱动能力大大 增加。 图 2中其余标记与图 1中相同。 图 3示出了实际制造的 FinFET中鳍 102与栅 电极 103的形貌的照片。 但是， 随着器件特征尺寸的日益缩小， 要为鰭式晶体管形成栅电极变得越来越困 难。 另一方面， 根据常规工艺， 要在栅电极以及源、 漏区上形成接触部， 需要先刻蚀 接触孔， 然后在接触孔中填充导电材料如金属。 这种接触部形成工艺在鳍式晶体管中 是非常困难的。
有鉴于此， 需要提供一种新颖的带有鳍的半导体器件结构及其制作方法。 发明内容
本发明的目的在于提供一种半导体器件结构及其制作方法， 以克服上述现有技术 中的问题。
根据本发明的一个方面， 提供了一种制作半导体器件结构的方法， 包括： 提供半 导体衬底； 在半导体衬底上沿第一方向形成鳍； 在半导体衬底上沿与第一方向交叉的 第二方向形成栅极线， 所述栅极线经由栅介质层与鳍相交； 绕所述栅极线形成电介质 侧墙； 绕所述电介质侧墙的外侧形成导电侧墙； 以及在预定区域处， 实现器件间电隔 离， 被隔离的栅极线部分形成相应单元器件的栅电极， 被隔离的导电侧墙部分形成相 应单元器件的接触部。
根据本发明的另一方面， 提供了一种半导体器件结构， 包括： 半导体衬底； 在半 导体衬底上形成的多个单元器件， 每一单元器件包括： 沿第一方向延伸的鳍； 沿与第 一方向交叉的第二方向延伸的栅电极， 所述栅电极经由栅介质层与鳍相交； 在所述栅 电极两侧形成的电介质侧墙； 以及在所述电介质侧墙的外侧形成的导电侧墙， 所述导 电侧墙用于所述单元器件的接触部，其中，沿第二方向相邻的单元器件各自的栅电极、 电介质侧墙和导电侧墙分别由沿第二方向延伸的同一栅极线、 同一电介质侧墙层和同 一导电侧墙层形成， 所述栅极线在所述相邻的单元器件之间的预定区域中包括第一电 隔离部， 所述导电侧墙层在所述相邻的单元器件之间的预定区域中包括第二电隔离 部， 所述电介质侧墙层仅在所述栅极线外侧延伸。
在本发明中， 在形成了电介质侧墙以及导电侧墙之后， 再进行各器件之间的电隔 离操作例如切断或氧化。 因此， 电介质和导电侧墙的侧墙材料没有延伸进入相邻的单 元器件的相对栅电极端面之间， 从而不会如现有技术中那样由于切口处存在侧墙材料 而出现孔洞等缺陷， 并因为可以减少器件间的最小电隔离距离从而可以增加器件的集 成度， 降低集成电路的制造成本。
与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不同， 根据 本发明的实施例， 以侧墙的方式来形成接触部，避免了常规技术中形成接触孔的困难。 此外， 根据本发明的实施例形成的接触部， 以侧墙的方式形成在电介质侧墙外侧， 从 而自对准于源 /漏区， 并因此可以充当半导体器件的源 /漏区与外部之间电连接的接触 部。
另外， 在本发明中， 通过平坦化处理， 可以使得导电侧墙 （下接触部） 与栅堆叠 具有相同的高度。 因此， 有利于后续电连接等工艺的进行。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1示出了示例 FinFET的透视图；
图 2示出了实际制造的 FinFET中鳍与栅电极的形貌的照片；
图 3示出了常规工艺中 FinFET的鳍的形成， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图；
图 4示出了在图 3所示的结构上形成栅介质层和栅电极层之后得到的结构； 图 5-7示出了常规工艺中 FinFET的栅堆叠构图， 其中 （a) 为顶视图， （b) 为沿 (a) 中 A-A'线的截面图；
图 8示出了常规工艺中最终形成的栅电极以及绕栅电极形成的栅侧墙； 图 9-12示出了根据本发明第一实施例的半导体器件结构的制作流程， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图； 以及
图 13-16示出了根据本发明第二实施例的半导体器件结构的制作流程， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所 示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际 中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以 另外设计具有不同形状、 大小、 相对位置的区域 /层。
在描述本发明的实施例之前， 先简要介绍常规工艺中 FinFET栅堆叠的形成方法。 如图 3所示，首先在半导体衬底上形成鳍。在图 3所示的示例中，半导体衬底为 SOI 衬底， 包括两个 Si层 200和 202以及嵌于它们之间的 Si02层 201。通过以构图的硬掩膜层 203 (如 Si3N4) 为掩膜， 对 Si层 202进行刻蚀， 形成鳍。 尽管在该示例中半导体衬底包 括 Si且构成鳍的半导体材料也包括 Si， 但是本领域技术人员能够理解， 半导体衬底和 / 或鳍可以包括任意合适的半导体材料， 如 Ge、 GaN、 InP等。 在以下的描述中， 同样 以 SOI衬底为例， 但是本发明不限于此。
硬掩膜层 203可以去除， 这样随后制造的栅电极能够经由栅介质层与鳍 202的三个 侧壁相接触， 从而形成 3栅 （Tri-Gate) FET。 当然， 硬掩膜层 203也可以保留， 这样随 后制造的栅电极经由栅介质层只与鳍 202的两个侧壁相接触 （顶壁上由于存在硬掩膜 层 203从而不受栅电极的控制而产生沟道）， 从而形成 2栅 FET。
下文均以 3栅 FET为例进行描述。但是本领域技术人员应当理解， 本发明同样可以 适用于 2栅 FET以及其他带有鳍的半导体器件结构。
接下来， 如图 4所示， 在形成有鳍的半导体衬底上依次形成栅介质层 203 (如， 高 k栅介质层） 和栅电极层 204 (如， 金属栅电极层）。 然后， 对栅介质层 203和栅电极层 204进行构图， 以形成最终的栅堆叠。
具体地， 参见图 5 (a), 其中以顶视图示出了半导体衬底， 该半导体衬底上如图 4 所示形成有鰭 202的图案 （注意， 图 4中示出了图 5 (a) 中所示结构的一部分， 故两者 看起来不一样）， 并且形成有栅介质层 203和栅电极层 204。 但是， 为清楚起见， 该顶 视图中并没有示出栅介质层 203和栅电极层 204 (以下各顶视图中同样如此）。 在该结 构上， 通过涂覆光刻胶并利用掩模进行曝光， 然后显影， 获得与将要形成的栅极线图 案相对应的光刻胶线形图案 205。 图案 205中各线段是沿同一方向彼此平行印制的， 它 们具有相同或相近的间距和关键尺寸。
在图 5 (b) 中， 为例方便起见， 仅示出了沿 A-A'线的两条线段 205。 以下各截面 图中同样如此。
然后， 如图 6所示， 通过利用切断掩模进行再次曝光并显影， 在线形图案 205上形 成切口 206。 从而， 使得图案 205中与各单元器件相对应的栅极图案彼此断开。
最后， 禾 I」用形成有切口 206的光刻胶图案 205， 进行刻蚀， 并最终形成与该图案相 对应的栅堆叠。 图 7中示出了刻蚀后形成的栅电极 204。 在此需要指出的是， 在图 7所 示的示例中， 并未刻蚀栅介质层 203。 但是本领域技术人员应当理解， 在刻蚀栅电极 层 204之后可以进一步刻蚀栅介质层 203。
当然， 也可以在如图 5所示印制线性图案 205之后先进行一次刻蚀， 得到平行的栅 极线； 然后再利用切断掩膜， 进行第二刻蚀， 在平行的栅极线中形成切口。
在以上过程中， 将用于形成栅极图案的一次曝光分成了两次来实现： 一次曝光线 形图案 205; 另一次曝光切口 206。 从而可以降低对光刻的要求， 改进光刻中对线宽的 控制。 此外， 可以消除许多邻近效应。
但是， 随着器件特征尺寸的缩小， 上述常规工艺遇到了越来越多的问题。 根据这 种常规工艺， 在形成切口后， 需对器件形成电介质侧墙等工 '艺。 参见图 8， 其中示出 了环绕栅电极 204形成电介质侧墙 207 (在图 8中， 为简单起见， 最上侧的栅电极端部 和最下侧的栅电极端部处并没有示出侧墙； 但是需要指出的是， 如果某一栅电极 204 终止于这些位置， 那么这些位置处同样形成有侧墙 207， SP ,侧墙 207是围绕栅电极 204 形成的）。 由于栅极图案中存在切口 206， 从而侧墙材料也会进入该切口 206内。 这样， 栅极线中的切口会对电介质侧墙的形貌造成影响。比如，栅极线中的切口如果太小（相 邻栅电极相对端面间的距离太小）， 电介质会在切口处形成孔洞 （void)。 这种孔洞可 能会在后续工艺中形成器件间的短路等。 另外， 电介质侧墙材料在切口处的形貌也会 对后续的 CMP工艺要求造成巨大影响。
因此， 这种常规工艺要求非常精确的 （栅电极） 端到端间隔。 而这种要求， 使得 光学邻近修正 （Optical Proximity Correction, OPC ) 的难度变大。 而且， 切断掩膜的 设计变得具有挑战性。 特别是， 近年来为了使用高 k栅介质 /金属栅的结构而采用替代 栅工艺。 而替代栅工艺使得这种线形和切断 （line-and-cut) 方法更加复杂。
另外， 在常规工艺中， 栅极以及源 /漏极的接触部是通过形成层间电介质层、 在层 间电介质层中刻蚀接触孔、 并以导电材料填充接触孔的方法来形成的。 但是， 在极小 的栅极以及源 /漏极上刻蚀与之对准的接触孔是一项非常困难的任务。而且， 栅极与源 /漏极的高度不同， 从而它们之上的接触孔的刻蚀深度也不一样， 这也造成了接触部形 成的困难。
本发明正是针对现有技术中的这些问题提出的。 (第一实施例） 以下将参照附图 9〜12来描述本发明的第一实施例。
根据本发明的实施例， 在如以上参照图 5所述印制光刻胶线形图案之后， 并不立 即使用切断掩模来形成切口图案， 而是直接利用线形图案来刻蚀栅电极层， 以形成平 行的栅极线。
具体地， 如图 9所示， 在 SOI衬底 （包括两个 Si层 1000、 1002以及嵌于它们之间的
Si02层 1001 ) 上形成鳍 1002之后， 依次形成栅介质层 1003和栅电极层 1004。 然后， 印 制与将要形成的栅极线图案相对应的光刻胶线形图案， 光刻胶线形图案中各线段是沿 同一方向彼此平行印制的 （参见以上结合图 5的描述）。 这些平行线段可以具有不同的 间距和 /或不同的宽度。
在形成了线形图案之后， 并不立即使用切断掩模来形成切口图案， 而是直接利用 线形图案来刻蚀栅电极层， 以形成平行的栅极线 1004。在此， 还刻蚀了栅介质层 1003， 从而栅介质层 1003仅位于栅极线 1004之下， 参见图 9 (b)。
栅介质层 1003例如可以是普通的介质材料 Si02， 或者是高 k栅介质材料， 如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, A1203、 La203、 Zr02、 LaAlO中任一种或 其组合， 或者是其他材料。 栅电极层 1004例如可以包括多晶硅或金属材料如 Ti 、 Co、 Ni、 Al、 W或其合金或金属氮化物等。
在形成了栅极线 1004之后， 可以按照常规工艺来进行处理， 以形成半导体器件结 构如晶体管结构。 例如， 可以进行离子注入（进行掺杂以便形成源 /漏等）、 侧墙形成、 硅化、双应力衬层集成等。在此，需要指出的是，这些形成半导体器件的具体工艺（如 离子注入、 硅化等）， 与本发明的主旨并无直接关联， 在此不进行详细描述。 它们可 以采用现有技术来实现， 也可以釆用将来发展的技术来实现， 这并不影响本发明。 以 下， 主要描述根据本发明的侧墙形成。
具体地， 如图 10所示， 绕栅极线 1004形成电介质侧墙层 1005。 例如， 可以通过在 整个半导体器件结构上淀积一层或多层电介质材料， 例如 Si02、 Si3N4、 SiON或其他材 料， 或者这些材料的组合， 再通过反应离子刻蚀形成电介质侧墙层 1005。 由于栅极线 1004中并没有形成开口， 因此除了栅极线 1004在图中竖直方向上的末端处， 电介质侧 墙层 1005形成于栅极线 1004沿图中水平方向的两侧。 BP , 电介质侧墙层 1005仅在栅极 线 1004的外侧延伸。
另外， 如果之前在栅极线刻蚀步骤中并没有刻蚀栅介质层的话， 在形成侧墙层 1005之后， 则可沿侧墙层进行刻蚀， 使得位于侧墙层之外的栅介质层 1003被去除。 优选地， 为了更好地形成到器件源 /漏区的接触， 如图 11所示， 绕如上所述形成的 电介质侧墙层 1005外侧，以导电材料来形成导电侧墙层 1006。同样地，由于栅极线 1004 中并没有形成开口， 因此除了栅极线 1004在图中竖直方向上的末端处， 导电侧墙层 1006形成于电介质侧墙层 1005沿图中水平方向的外侧。 当然， 电介质侧墙层与导电侧 墙层也可以形成在器件突出鰭的两侧， 图中并未示出。 在形成器件的过程中， 可以根 据器件的需要选择地去除器件突出鳍两侧的电介质侧墙层和导电侧墙层。
例如， 导电侧墙层 1006可以通过如下方式来形成。 在半导体衬底上保形淀积一层 导电材料， 如金属、金属氮化物、碳等； 然后对所淀积的导电材料层进行选择性刻蚀， 从而去除其与衬底表面平行的部分， 仅保留其与衬底表面垂直的部分， 并因此得到导 电侧墙层 1006。 当然， 本领域技术人员也可以想到其他方式来形成导电侧墙层 1006以 及上述的电介质侧墙层 1005。
从图 11 (b) 可以看出， 导电侧墙层 1006自对准于栅堆叠两侧的鳍区域， 从而可 以用作源 /漏区与外部电连接的接触部。
接下来， 可以在得到的结构上形成层间电介质层 1007 (参见图 12 )。 这种层间电 介质层通常可以包括氮化物如 Si3N4。在本发明中，优选地，为了进一步改善器件性能， 层间电介质层由带有应力的电介质材料制成。 例如， 对于 NFET, 层间电介质层可以 由带有拉应力的电介质材料制成； 对于 PFET,层间电介质层可以由带有压应力的电介 质材料制成。
随后， 如图 12所示， 按照设计将如上所述形成的栅极线 1004、 电介质侧墙层 1005 以及导电侧墙层 1006，在预定区域处切断， 以实现各单元器件之间的电隔离（图 12 (a) 中为清楚起见， 没有示出所形成的层间电介质层）。 通常来说， 在鳍 1002之间的无源 区域 （field) 上方进行切断， 切口的宽度 （沿图中竖直方向） 一般为 l-10nm。 这种切 断例如可以利用切断掩模， 通过反应离子刻蚀或激光切割刻蚀等方法来实现。 例如， 如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图， 使得与将要形成的切口相对应的预定区域暴露在外。 然后， 将暴露在外的这些栅极线 1004、 绕其形成的电介质侧墙层 1005以及导电侧墙层 1006切断， 形成切口 1008。 结果 切断的栅极线 1004形成电隔离的栅电极； 切断的电介质侧墙层形成电隔离的电介质侧 墙； 切断的导电侧墙层 1006形成电隔离的导电侧墙， 这种导电侧墙构成相应器件的接 触部。 切口 1008随后可以被另外的层间电介质层填充。
这里需要指出的是， 由于电介质侧墙层 1005并不导电， 不会妨碍单元器件之间的 电隔离， 因此可以在上述切断过程中并不切断电介质侧墙层 1005。 例如， 在通过反应 离子刻蚀来进行切断的情况下， 可以进行选择性刻蚀， 使得刻蚀基本上不会影响电介 质侧墙层 1005。
或者， 在以上处理中并不真正切断， 而是可以通过向切口位置例如注入氧， 来使 得栅极线 1004中的半导体材料（例如， Si) 以及导电侧墙层 1006中的导电材料（例如， 金属） 氧化， 从而形成绝缘的氧化物。 结果， 通过生成的氧化物， 使得切口位置两端 的栅极线 1004彼此电隔离 （等效于 "切断" 的效果） 从而形成电隔离的栅电极， 切口 位置两端的导电侧墙层 1006彼此电隔离 （等效于 "切断" 的效果） 从而形成电隔离的 导电侧墙即电隔离的接触部。 当然， 注入的元素不限于氧， 本领域技术人员也可以根 据所使用的栅极线 1004和导电侧墙层 1006的材料， 适当选择注入的气体或化学物质， 使它们发生反应从而生成绝缘材料， 并因此实现电隔离。
这样， 就基本上完成了根据本发明的半导体器件结构的制作。
需要指出的是， 在上述实施例中， 先形成层间电介质层 1007， 然后再进行栅极线 和导电侧墙层 （以及可选的电介质侧墙层） 的 "切断"或者说 "隔离"（这种情况下， 切口可以由随后形成的其他层间电介质层填充）。 但是， 也可以先进行栅极线和导电 侧墙层 （以及可选的电介质侧墙层） 的 "切断"或者说 "隔离"， 然后再形成层间电 介质层 1007 (这种情况下， 切口被层间电介质层 1007填充）。
图 12 (b)示出了通过上述方法制作得到的半导体器件结构的截面图。在图 12 (b ) 中，所示的结构已经进行了平坦化处理例如 CMP (化学机械抛光），以露出栅电极 1004、 电介质侧墙 1005和导电侧墙 1006的顶部， 从而使得栅堆叠 （包括栅电极 1004、 电介质 侧墙 1005 ) 和接触部顶部基本上齐平， 这有助于随后的电连接工艺。 这种平坦化处理 例如可以在形成层间电介质层 1007之后立即进行，或者也可以在上述"切断"或者"隔 离"之后再进行。
如图 12所示， 该半导体器件结构多个单元器件， 每一单元器件包括： 在半导体衬 底上形成的沿第一方向 （图中水平方向） 延伸的鳍 1002; 沿与第一方向交叉的第二方 向 （图中竖直方向） 延伸的栅电极 1004， 所述栅电极 1004经由栅介质层 1003与鰭 1002 相交； 在栅电极两侧形成的电介质侧墙 1005 ; 以及在电介质侧墙 1005外侧形成的导电 侧墙 1006， 所述导电侧墙 1006用于单元器件的接触部。 优选地， 第一方向与第二方向 正交。 该结构中， 沿栅宽的方向 （即， 所述第二方向）， 相邻单元器件各自所含的彼 此相对的栅电极、 电介质侧墙和导电侧墙分别由沿第二方向延伸的同一栅极线、 同一 电介质侧墙层和同一导电侧墙层形成。 栅极线在预定区域处包含第一电隔离部， 导电 侧墙层在预定区域处包含第二电隔离部， 从而使得相邻单元器件彼此电隔离。 导电侧 墙层中的第二电隔离部可以与栅极线中的第一电隔离部相同。 这种电隔离部可以包括 通过刻蚀形成的切口， 或者由栅极线材料、导电侧墙材料转变而来的绝缘材料（例如， 上述通过在切口位置注入氧而形成的氧化物）。 切口中可以填充有电介质材料， 例如 在先切断再形成层间电介质层 1007的情况下， 切口中可以填充有层间电介质层 1007的 材料， 或者在先形成层间电介质层 1007再进行切断的过程中， 切口中可以填充有随后 形成的层间电介质层的材料。
在本发明中， 侧墙层 （电介质侧墙层和导电侧墙层） 在栅极线外侧延伸， 从而在 预定区域处， 相对的栅电极端面之间并不存在 （电介质和导电） 侧墙材料， 这与常规 技术中环绕栅电极四周形成侧墙从而相对栅电极端面之间会存在侧墙材料的情况不 同。
(第二实施例）
本发明的方法还可以与替代栅工艺相兼容。 以下， 将参照附图 13〜16来描述本发 明的第二实施例， 在该实施例中结合了替代栅极工艺， 即， 首先形成牺牲栅极线， 并 后继代之以替代栅极线。
以下， 将着重描述第二实施例与第一实施例的不同之处， 对于相同的处理则不再 重复。 附图中相同的标记表示相同的部件。
如图 13所示， 同第一实施例中一样， 在半导体衬底上形成鰭 1002并依次淀积牺牲 栅介质层 1003和牺牲栅电极层 1004之后， 先通过印制平行的栅极线图案并进行刻蚀， 形成牺牲栅极线 1004， 牺牲栅极线 1004—般是由多晶硅形成。
接下来的处理与第一实施例中相同。 例如， 如图 14所示， 可以绕牺牲栅极线 1004 形成电介质侧墙层 1005 (由于牺牲栅极线 1004中并没有形成开口， 因此除了牺牲栅极 线 1004在图中竖直方向上的末端处， 电介质侧墙层 1005形成于牺牲栅极线 1004沿图中 水平方向的两侧）。 另外， 可以绕电介质侧墙层 1005外侧形成导电侧墙层 1006。 该导 电侧墙层 1006如上所述可以用作源 /漏区与外部电连接的接触部。接下来， 可以在得到 的结构上形成层间电介质层 1007 (参见图 12)， 并平坦化， 露出栅极线部分。 这种层 间电介质层通常可以包括氮化物如 Si3N4。 在本发明中， 优选地， 为了进一步改善器件 性能， 层间电介质层由带有应力的电介质材料制成。 例如， 对于 NFET, 层间电介质 层可以由带有拉应力的电介质材料制成； 对于 PFET， 层间电介质层可以由带有压应力 的电介质材料制成。
接着， 如图 15所示， 例如通过刻蚀等方法去除牺牲栅极线 1004和牺牲栅介质层 1003, 从而在电介质侧墙层 1005之间形成开口 1004'。 然后， 如图 16所示， 在开口 1004' 中形成替代栅介质层 1003' (例如， 高 k栅介质层） 和替代栅极线 1004" (例如， 金属栅 电极）。 本领域技术人员可以设计出多种方法来实现这种栅极线替代过程。
优选地， 在形成替代栅极线 1004"之后， 可以进行平坦化处理例如 CMP, 以使得 栅极线 1004"与导电侧墙 1006具有相同的高度。 这有利于后续的处理。
接下来， 同第一实施例中一样， 利用切断掩膜在预定区域实现单元器件之间的电 隔离 （参见图 12)。 具体地， 例如可以通过在预定区域切断替代栅极线 1004"和导电侧 墙层 1006以及可选的电介质侧墙层 1005， 来实现所述电隔离； 或者， 可以通过在预定 区域进行氧注入， 使得栅极线 1004"中的材料（例如， 金属栅电极材料） 以及导电侧墙 层 1006中的导电材料 （例如， 金属） 氧化， 从而形成绝缘的氧化物， 来实现所述电隔 离。
这里需要指出的是， 尽管在以上描述的实施例中， 先进行替代栅处理， 然后再进 行切断处理。 但是本发明不限于此。 也可以在进行切断处理之后， 再进行替代栅极处 理。 例如， 可以在形成导电侧墙层 1006之后， 立即进行隔离处理， 形成电隔离的栅电 极以及电隔离的接触部， 接着进行替代栅处理， 形成栅极。 总之， 本发明的各实施例 中的各个步骤的顺序并不局限于上述实施例所述。
对于本发明的实施例， 单元器件之间的电隔离 （例如， 切断或者氧化） 可以在形 成导电侧墙之后的任何时候进行， 最终完成半导体器件结构的前道工艺。 也即， 电隔 离步骤可以在导电侧墙形成之后， 制作器件间的金属互连之前。
在本发明的第二实施例中， 电介质侧墙层和导电侧墙层均为 " I "型侧墙， 不同于 第一实施例中的 "D"型侧墙。 "Γ型侧墙的好处在于， 形成的高度与栅堆叠一致。 形成 I型侧墙后， 可以不需要平坦化处理。 本领域普通技术人员知道多种形成 I型侧墙 的方法， 在此不详细描述。 同样， I型侧墙也可以适用于第一实施例。 如上所述， 在根据本发明的实施例中， 在衬底上印制平行线形图案之后， 并不是 如现有技术中那样立即利用切断掩模来实现器件间电隔离， 而是首先利用所印制的平 行线形图案进行刻蚀， 以得到栅极线， 并继续形成半导体器件结构。 最后， 利用切断 掩模， 进行器件间电隔离， 例如通过切断或者氧化等。 因此， 根据本发明， 在最后再 切断或隔离栅极图案， 从而可以使相对栅电极的顶端之间的距离更为紧密。
优选地， 在切断栅极线之前， 可以绕栅极线两侧的电介质侧墙层， 以侧墙的形式 形成自对准的源 /漏接触部。
此外， 在本发明中， 由于在形成电介质侧墙层以及导电侧墙层之后再进行电隔离 以使各器件之间相互隔离。 因此， 在相邻单元器件的相对栅电极端面之间不会存在侧 墙材料， 从而不会如现有技术中那样出现孔洞等缺陷。 另外， 各单元器件之间的导电 侧墙（接触部）通过切口或者隔离部完全断开， 从而实现了各器件之间的良好电绝缘。
而且， 与现有技术中通过刻蚀接触孔并以导电材料填充接触孔来形成接触部不 同， 根据本发明的实施例， 以侧墙的方式来形成接触部， 避免了常规技术中形成接触 孔的困难。 并且， 这种侧墙形式的接触部自对准于源 /漏区， 大大简化了工艺。 而根据 常规工艺， 则无法以导电侧墙的形式来形成这种自对准接触部。 这是因为在常规工艺 中， 先形成切口， 然后再进行侧墙形成工艺。 这样， 在形成侧墙， 特别是在形成导电 侧墙时， 导电材料会进入切口中， 从而可能使彼此相对的栅极各自的导电侧墙不能完 全隔离， 并因此使得相应的器件彼此电接触。
此外， 本发明与替代栅工艺相兼容， 从而实现多种工艺选择。
另外， 在本发明中， 例如可以通过平坦化处理， 使得导电侧墙 （接触部） 与栅极 堆叠具有相同的高度。 因此， 有利于后续工艺的进行。 尽管以上分别描述了本发明的不同实施例， 但是这并不意味着这些实施例中的有 益措施不能有利地组合使用。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1. 一种制作半导体器件结构的方法， 包括：
提供半导体衬底；
在半导体衬底上沿第一方向形成鳍；
在半导体衬底上沿与第一方向交叉的第二方向形成栅极线， 所述栅极线经由栅介 质层与鳍相交；
绕所述栅极线形成电介质侧墙；
绕所述电介质侧墙的外侧形成导电侧墙； 以及
在预定区域处， 实现器件间电隔离， 被隔离的栅极线部分形成相应单元器件的栅 电极， 被隔离的导电侧墙部分形成相应单元器件的接触部。
2. 根据权利要求 1所述的方法， 其中， 通过在预定区域处切断所述栅极线和 导电侧墙， 来实现器件间电隔离。
3. 根据权利要求 2所述的方法， 其中， 还在预定区域处切断电介质侧墙。
4. 根据权利要求 1所述的方法， 其中， 通过使所述栅极线和导电侧墙在预定 区域处的部分转变为绝缘材料， 来实现器件间电隔离。
5. 根据权利要求 4所述的方法， 其中， 通过向预定区域处注入氧， 使得所述 栅极线和导电侧墙在预定区域处的部分转变为绝缘氧化物， 来实现器件间电隔离。
6. 根据权利要求 1所述的方法， 其中， 在形成所述导电侧墙之后， 以及完成 所述半导体器件结构的金属互连之前， 进行器件间电隔离。
7. 根据权利要求 1所述的方法， 其中， 在进行电隔离的步骤之前， 所述方法 进一步包括：
进行平坦化处理， 使得所述栅极线、 电介质侧墙和导电侧墙的顶部露出。
8. 根据权利要求 1所述的方法， 其中， 在所述导电侧墙形成之后且在进行器 件间电隔离之前， 所述方法进一步包括- 将所述栅极线去除以在所述电介质侧墙内侧形成开口； 以及
在所述开口内形成替代栅极线。
9. 一种半导体器件结构， 包括- 半导体衬底；
在半导体衬底上形成的多个单元器件， 每一单元器件包括： 沿第一方向延伸的鳍；
沿与第一方向交叉的第二方向延伸的栅电极，所述栅电极经由栅介质层与鳍 相交；
在所述栅电极两侧形成的电介质侧墙； 以及
在所述电介质侧墙的外侧形成的导电侧墙，所述导电侧墙用于所述单元器件 的接触部，
其中， 沿第二方向相邻的单元器件各自的栅电极、 电介质侧墙和导电侧墙分别由 沿第二方向延伸的同一栅极线、 同一电介质侧墙层和同一导电侧墙层形成， 所述栅极 线在所述相邻的单元器件之间的预定区域中包括第一电隔离部， 所述导电侧墙层在所 述相邻的单元器件之间的预定区域中包括第二电隔离部， 所述电介质侧墙层仅在所述 栅极线外侧延伸。
10. 如权利要求 9所述的半导体器件结构， 其中， 所述第一和第二电隔离部分 别包括预定区域处所述栅极线和导电侧墙层中的切口， 所述切口中填充有电介质材 料。
11. 如权利要求 10所述的半导体器件结构， 其中， 所述切口还延伸贯穿所述 电介质侧墙层。
12. 如权利要求 9所述的半导体器件结构， 其中， 所述第一电隔离部包括由预 定区域处所述栅极线的材料转变而来的绝缘材料。
13. 如权利要求 9所述的半导体器件结构， 其中， 所述第二电隔离部包括由预 定区域处所述导电侧墙层的材料转变而来的绝缘材料。
14. 如权利要求 12或 13所述的半导体器件结构， 其中， 所述绝缘材料包括氧 化物。
15. 根据权利要求 9所述的半导体器件结构， 其中， 各单元器件的栅电极、 电 介质侧墙和导电侧墙的顶部相齐。
16. 根据权利要求 9所述的半导体器件结构， 其中， 所述单元器件包括鳍式场 效应晶体管。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795329B (zh) * 2014-01-20 2018-07-20 中国科学院微电子研究所 半导体器件及其制造方法
CN104795330B (zh) * 2014-01-20 2018-09-04 中国科学院微电子研究所 半导体器件及其制造方法
CN104979199B (zh) * 2014-04-03 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104979201B (zh) * 2014-04-03 2018-03-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105633158B (zh) * 2015-03-31 2019-07-30 中国科学院微电子研究所 半导体器件制造方法
KR102404973B1 (ko) * 2015-12-07 2022-06-02 삼성전자주식회사 반도체 장치
DE112016007504T5 (de) * 2016-12-07 2019-09-26 Intel Corporation Integriertes Schaltungs-Bauelement mit zinnenartigem Metall-Leiterbahn-Layout
US10867998B1 (en) 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101192605A (zh) * 2006-11-30 2008-06-04 国际商业机器公司 半导体器件及其制造方法
CN100413039C (zh) * 2003-04-03 2008-08-20 先进微装置公司 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法
CN101930980A (zh) * 2008-12-30 2010-12-29 海力士半导体有限公司 具有鞍鳍形沟道的半导体器件及其制造方法
CN102005477A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 集成电路、鳍式场效应晶体管及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323389B2 (en) * 2005-07-27 2008-01-29 Freescale Semiconductor, Inc. Method of forming a FINFET structure
JP2009105195A (ja) * 2007-10-23 2009-05-14 Elpida Memory Inc 半導体装置の構造および製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100413039C (zh) * 2003-04-03 2008-08-20 先进微装置公司 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法
CN101192605A (zh) * 2006-11-30 2008-06-04 国际商业机器公司 半导体器件及其制造方法
CN101930980A (zh) * 2008-12-30 2010-12-29 海力士半导体有限公司 具有鞍鳍形沟道的半导体器件及其制造方法
CN102005477A (zh) * 2009-09-01 2011-04-06 台湾积体电路制造股份有限公司 集成电路、鳍式场效应晶体管及其制造方法

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