CN104795330B - 半导体器件及其制造方法 - Google Patents

Abstract

提供了一种半导体器件及其制造方法。一示例方法可以包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

Description

半导体器件及其制造方法

技术领域

本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。

背景技术

随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。

在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。

随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。要针对如此小的鳍，准确实现源／漏接触部相当困难。另外，如此小的鳍在制造过程中非常容易坍塌，特别是在SOI(绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以克服现有技术中的上述困难。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

根据本公开的另一方面，提供了一种半导体器件，包括：SOI衬底，包括支撑衬底、埋入绝缘层和SOI层；在SOI衬底上形成的沿第一方向延伸的多个鳍，其中各鳍之间存在一定厚度的SOI层在埋入绝缘层上延伸；在SOI衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；在鳍以及SOI层的未被栅极线和侧墙覆盖的表面上形成的外延半导体层，该外延半导体层填充各鳍之间以及各栅电极之间的空间；以及绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且将沿第一方向相对的鳍彼此隔离。

根据本公开的实施例，通过外延半导体层，可以扩展源／漏面积，以便于后继的接触部制造。此外，通过按需设置绝缘隔离部，以实现所需的电隔离。最终的源／漏面积可以由绝缘隔离部来限定。另外，由于在鳍之间留有一定厚度的SOI层，所以可以改善对鳍的支撑。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据现有技术的示例FinFET；

图2(a)、2(b)、2(c)、3(a)、3(b)、4(a)、4(b)、5(a)、5(b)、6(a)、6(b)和6(c)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域／层。

在本公开的上下文中，当将一层／元件称作位于另一层／元件“上”时，该层／元件可以直接位于该另一层／元件上，或者它们之间可以存在居中层／元件。另外，如果在一种朝向中一层／元件位于另一层／元件“上”，那么当调转朝向时，该层／元件可以位于该另一层／元件“下”。

图2(a)、2(b)、2(c)、3(a)、3(b)、4(a)、4(b)、5(a)、5(b)、6(a)、6(b)和6(c)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图。

如图2(a)、2(b)和2(c)(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供SOI(绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如Si、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。

在SOI衬底上，形成了沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。在图2(a)、2(b)和2(c)的示例中，鳍线F被示出为与SOI层1004一体，由衬底SOI层1004的一部分(例如，通过对SOI层1004进行构图)形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2(a)、2(b)和2(c)中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍线”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一条或多条鳍线，表述“在(SOI)衬底上形成的鳍线”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一条或多条鳍线。

另外，在图2(a)、2(b)和2(c)中，将鳍线F的侧壁示出为完全垂直于衬底的表面。这仅仅是为了图示方便。事实上，鳍线F的侧壁可以倾斜。

根据本公开的示例，在形成鳍线F时，在鳍线F(有源区)之间的区域(例如，field，无源区)，并不完全去除SOI层1004，而是留下一定厚度的SOI层1004，如图中的虚线圈所示。例如，在通过对SOI层1004进行构图来形成鳍线F的示例中，在利用鳍线图案掩模对SOI层1004进行刻蚀时，可以不完全刻断SOI层(即，刻蚀不进行到下方的埋入绝缘层1002)，从而SOI层1004仍然在埋入绝缘层1002上在各鳍线F之间延伸。留下的薄SOI层有助于增强鳍线F的强度以降低其在制造过程中坍塌的风险。

接下来，与常规技术不同，可以不切断鳍线F，而是直接在形成有鳍线F的衬底上形成栅极线。在常规技术中，通常会先按器件布局，将鳍线F切断进行绝缘隔离，然后再形成栅极线。

具体他，如图3(a)和3(b)(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，可以在衬底上，依次形成栅介质层1006和栅导体层1008。例如，栅介质层1006可以包括高K栅介质如HfO₂、、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中任一种或其组合；栅导体层1008可以包括金属栅导体如Ti、Co、Ni、Al、W或其合金或金属氮化物等。另外，栅介质层1006还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层1006和栅导体1008之间，还可以形成功函数调节层(图中未示出)。备选地，在应用替代栅工艺的实施例中，栅介质层1006可以包括牺牲栅介质层如氧化物，栅导体层1008可以包括牺牲栅导体如多晶硅。

在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案1010。图案1010中各线段可以沿第二方向(图中竖直方向)彼此平行印制，它们具有相同或相近的间距和关键尺寸。鳍延伸的第一方向与栅极线延伸的第二方向可以一定的角度如90度相交。

在此需要指出的是，仅仅为了制图的方便起见，图3(a)和3(b)中的俯视图与截面图并非是按比例绘制的，且仅仅为了清楚起见，在俯视图中仅仅示出了交叉条形的鳍线F和光刻胶图案1010而没有示出其他层，而且也没有示出在鳍线F之间延伸的SOI层部分1004(以下各俯视图中同样如此)。

接下来，如图4(a)和4(b)(图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图)所示，直接利用线形图案来刻蚀如反应离子刻蚀(RIE)栅电极层，以形成平行的栅极线1008。在此，还刻蚀了栅介质层1006，从而栅介质层1006仅位于栅极线1008之下。之后，可以去除光刻胶1010。

在形成了栅极线1008之后，可以按照常规工艺来进行处理。例如，可以进行离子注入(形成延伸区、源／漏等)、侧墙(spacer)形成等。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。

图5(a)和5(b)(图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图)中示出了在栅极线1008的侧壁上形成电介质侧墙1012后的情况。根据本公开的实施例，每一栅极线1008一体延伸，而没有在其中形成开口(相反，在常规技术中，将会根据器件布局，在形成侧墙1012之前将栅极线切断为分离的部分)。于是，电介质侧墙层1012仅在栅极线1008的外侧延伸。电介质侧墙1012可以包括单层或多层配置，且可以包括各种合适的电介质材料如SiO₂、Si₃N₄、SiON中任一种或其组合。

在形成侧墙1012之后，可以在衬底上(具体地，在鳍线F和SOI层1004未被栅极线和侧墙覆盖的表面上)外延生长半导体层1014。这种半导体层1014可以扩大源／漏区面积。根据一有利示例，半导体层1014可以包括带应力材料，以向鳍线F(特别是其中的沟道区)施加应力，从而进一步改善器件性能。具体地，对于n型器件，半导体层1014可以带拉应力；而对于p型器件，半导体层可以带压应力。例如，在鳍线包括Si的情况下，半导体层1014可以包括Si∶C(n型器件)或者SiGe(p型器件)。根据一示例，半导体层1014可以形成为完全填满鳍线F之间以及栅极线之间的空间。例如，半导体层1014可以完全覆盖图4(a)和4(b)所示的结构。

根据一有利示例，特别是在应用替代栅工艺的情况下，可以对半导体层1014进行平坦化处理如化学机械抛光(CMP)。CMP可以进行到直至露出侧墙1012。此时，栅极线1008也露出。这样，随后可以应用替代栅工艺。具体地，例如可以通过选择性刻蚀去除(牺牲)栅极线且可选地去除(牺牲)栅介质层，在侧墙1012内侧形成栅槽。在栅槽中，例如通过淀积并回蚀工艺，可以依次形成真正的栅介质层和真正的栅导体。

接下来，如图6(a)、6(b)和6(c)(图6(a)是俯视图，图6(b)是沿图6(a)中AA′线的截面图，图6(c)是沿图6(a)中BB′线的截面图)所示，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部1016。例如，可以将如上所述形成的栅极线1008、电介质侧墙层1012、鳍线F、半导体层1014以及留下的薄SOI层1004中的一项或多项，在预定区域(例如，无源区域)处实现切断，以实现器件间的电隔离。切口的宽度可以为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅极线1008、电介质侧墙层1012、鳍线F、半导体层1014以及留下的薄SOI层1004中的一项或多项(具体切断哪些部分，根据切断区域而定)切断，形成切口。在刻蚀切口时，可以下方的埋入绝缘层1002为停止层。可以向切口中填充电介质材料以形成器件间隔离部1016；或者，切口可以被随后形成的层间电介质层填充。栅极线由于切断而得到的各部分随后可以用作器件的栅电极，鳍线由于切断而得到的各部分随后可以用作器件的鳍。

这里需要指出的是，由于电介质侧墙层1012并不导电，不会妨碍器件之间的电隔离，因此可以在上述切断过程中可以并不切断电介质侧墙层1012。例如，在通过反应离子刻蚀来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响电介质侧墙层1012。

或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅极线1008中的材料(例如，Si)、鳍线F(例如，Si)、半导体层1014的材料(例如，Si)以及留下的薄SOI层1004(例如，Si)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅极线1008彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅电极，切口两端的鳍线F彼此电隔离(等效于“切断”的效果)从而形成电隔离的鳍，切口位置两端的半导体层1014彼此电隔离(等效于“切断”的效果)。当然，注入的元素不限于氧，本领域技术人员也可以根据栅极线1008、鳍线F、半导体层1014以及SOI层1004的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。

由此，得到了根据本公开实施例的半导体器件。如图6(a)、6(b)和6(c)所示，该半导体器件可以包括SOI衬底，包括支撑衬底1000、埋入绝缘层1002和SOI层1004。在SOI衬底上形成有沿第一方向(例如，图中水平方向)延伸的多个鳍(即，鳍线被隔离部1016分开的各部分)，其中各鳍之间存在一定厚度的SOI层1004在埋入绝缘层1002上延伸。此外，沿与第一方向交叉的第二方向(例如，图中竖直方向)延伸形成有多个栅电极1008，每一栅电极1008经由栅介质层1006与相应的鳍相交。在栅电极的沿第二方向延伸的侧壁(例如，图中左右两侧的侧壁)上可以形成电介质侧墙1012。在鳍以及SOI层的未被栅极线和侧墙覆盖的表面上可以形成的外延半导体层1014，该外延半导体层1014可以填充各鳍之间以及各栅电极之间的空间。该外延半导体层1014的顶面可以与栅电极1008的顶面基本上持平。为实现所需隔离，该半导体器件还可以包括预定区域处的绝缘隔离部1016。如图6(a)和6(b)所示，沿第一方向，相对的鳍彼此通过相应的隔离部1016相隔离；如图6(a)和6(c)所示，沿第二方向，相对的栅电极1008通过相应的隔离部1016相隔离。这些隔离部可以穿通SOI层1004，而到达埋入绝缘层1002，以实现良好隔离。此外，隔离部可以位于无源区域(例如，STI)上。

由于在连续的栅极线上形成电介质侧墙之后再形成隔离部，所以与常规技术中不同，在各栅电极1008沿第二方向的相对端面(图中沿大致水平方向延伸的端面)上并不存在侧墙，从而隔离部1016可以与这些端面直接接触。特别是在如上所述通过切断来形成隔离部的情况下，这些端面可以与相应的电介质侧墙的端面基本上对齐。

此外，在形成隔离部时未“切断”电介质侧墙1012的情况下，电介质侧墙1012可以沿第二方向在多个栅电极1008的侧壁上连续延伸。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种制造半导体器件的方法，包括：

在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸，从而各鳍线通过留下的SOI层而彼此在物理上连接在一起，且鳍线的顶面高于留下的SOI层的顶面；

在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；

在栅极线的侧壁上形成电介质侧墙；

在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及

在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

2.根据权利要求1所述的方法，其中，形成鳍线包括：

对SOI层进行刻蚀，其中，各鳍线之间的SOI层没有刻断，而是留有所述一定厚度。

3.根据权利要求1所述的方法，还包括：对外延半导体层进行平坦化处理，直至露出侧墙。

4.根据权利要求1所述的方法，其中，形成器件间绝缘隔离部包括：在所述预定区域处刻蚀出空隙，其中刻蚀停止于埋入绝缘层。

5.根据权利要求4所述的方法，还包括：在所述空隙处填充电介质材料。

6.根据权利要求1所述的方法，其中，形成器件间隔离部包括：将所述预定区域处存在的材料转变为绝缘材料。

7.根据权利要求6所述的方法，其中，所述转变包括：向预定区域注入氧。

8.一种半导体器件，包括：

SOI衬底，包括支撑衬底、埋入绝缘层和SOI层；

在SOI衬底上形成的沿第一方向延伸的多个鳍，其中各鳍之间存在一定厚度的SOI层在埋入绝缘层上延伸，鳍的顶面高于各鳍之间存在的SOI层的顶面；

在SOI衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；

在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；

在鳍以及SOI层的未被栅极线和侧墙覆盖的表面上形成的外延半导体层，该外延半导体层填充各鳍之间以及各栅电极之间的空间；以及

绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且将沿第一方向相对的鳍彼此隔离，

其中，栅介质层的所有部分均位于各鳍之间存在的SOI层的顶面上方。

9.根据权利要求8所述的半导体器件，其中，在沿第二方向相对的两个栅电极之间，相应的绝缘隔离部与这两个栅电极的侧面直接接触。

10.根据权利要求8所述的半导体器件，其中，沿第二方向对准的多个栅电极各自的电介质侧墙沿第二方向彼此连续。