CN109196649A - 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法 - Google Patents

将finfet cmos器件与嵌入式非易失性存储器单元集成的方法 Download PDF

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Abstract

本发明公开了一种形成具有在平面衬底表面上方的存储器单元和在鳍形衬底表面部分上方的FinFET逻辑器件的存储器器件的方法，所述方法包括在所述衬底的存储器单元部分中的先前形成的浮栅、擦除栅、字线多晶硅和源极区上方形成保护层，接着在所述衬底的所述表面中形成鳍片并沿着所述鳍片在所述衬底的逻辑部分中形成逻辑门，然后去除所述保护层并完成在所述衬底的所述存储器单元部分中从所述字线多晶硅形成字线栅以及漏极区。

Description

将FINFET CMOS器件与嵌入式非易失性存储器单元集成的 方法
本申请要求2016年5月24日提交的美国临时申请No.62/341,005的权益，并且该申请以引用方式并入本文。
技术领域
本发明涉及非易失性存储器器件。
背景技术
分裂栅非易失性存储器单元器件是已知的。例如，美国专利7,315,056公开了分裂栅非易失性存储器单元器件，并且该专利出于所有目的以引用方式并入本文。沟道区限定在半导体衬底中形成的源极和漏极之间。沟道区的第一部分由浮栅控制，而沟道区的第二部分由选择栅控制。在源极区上方设置擦除/编程栅。存储器单元可以形成在衬底的平坦表面上，或形成在衬底的鳍形部分周围以增大电流，诸如美国专利8,461,640(FinFET配置)，该专利出于所有目的以引用方式并入本文。
还已知，在与非易失性存储器单元相同的晶圆衬底上形成逻辑(CMOS)器件。参见例如美国专利9,276,005。然而，形成存储器单元的加工步骤可对先前制造的逻辑器件造成不利影响，反之亦然。此外，随着器件几何形状继续缩小，难以在同一衬底上形成逻辑和存储器器件，其中每个器件都提供了所期望的性能。
发明内容
前述问题通过形成存储器器件的方法解决，该方法包括在衬底的第一表面区域上方且与之绝缘地形成成对间隔开的第一导电块，其中对于每对间隔开的第一导电块，在第一导电块之间的区域限定内区，并且在第一导电块之外的区域限定外区。该方法还包括：形成多个源极区，每个源极区设置在衬底中和内区中的一个内区中；形成第二导电块，每个导电块设置在源极区中的一个源极区上方且与之绝缘；形成第三导电块，每个导电块设置在外区中的一个外区中，并且设置在衬底上方且与之绝缘；以及在第一导电块、第二导电块和第三导电块上方形成保护层。在保护层的形成之后，该方法包括：在衬底的第二表面区域中执行硅蚀刻以形成衬底的鳍片；以及形成第四导电块，每个导电块沿着衬底的鳍片中的一个鳍片的顶表面和侧表面延伸且与之绝缘。在硅蚀刻的执行和第四导电块的形成之后，该方法包括：去除保护层；执行蚀刻以选择性地去除第三导电块中的每个导电块的中间部分；形成多个漏极区，每个漏极区设置在衬底中且与第三导电块中的一个导电块相邻；以及在衬底的鳍片中的每个鳍片中形成第二源极区和第二漏极区。
形成存储器器件的方法可以包括在衬底的第一表面区域上方且与之绝缘地形成成对间隔开的第一导电块，其中对于每对间隔开的第一导电块，在第一导电块之间的区域限定内区，并且在第一导电块之外的区域限定外区。该方法包括：形成多个源极区，每个源极区设置在衬底中和内区中的一个内区中；在衬底的第一表面区域上并在衬底的第二表面区域和第三表面区域上形成第一氧化物层；从衬底的第一表面区域去除第一氧化物层；在衬底的第一表面区域上形成第二氧化物层；在衬底的第一表面区域、第二表面区域和第三表面区域上方形成多晶硅层；将在衬底的第一表面区域上方的多晶硅层的顶表面平面化(从而留下多晶硅层的第一块和多晶硅层的第二块，每个第一块设置在源极区中的一个源极区上方且与之绝缘，每个第二块设置在外区中的一个外区中且在第二氧化物层上)；以及在第一导电块上方并在多晶硅层的第一块和第二块上方形成保护层。在保护层的形成之后，该方法包括：从衬底的第二表面区域去除多晶硅层和第一氧化物层；在衬底的第二表面区域中执行硅蚀刻以形成衬底的鳍片；以及形成第二导电块，每个导电块沿着衬底的鳍片中的一个鳍片的顶表面和侧表面延伸且与之绝缘。在硅蚀刻的执行和第四导电块的形成之后，该方法包括：去除保护层；执行蚀刻以选择性地去除多晶硅的第二块中的每个第二块的中间部分，以及在衬底的第三表面区域上方的多晶硅层的选定部分，从而留下多晶硅的第三块；形成多个漏极区，每个漏极区设置在衬底中且与多晶硅的第二块中的一个第二块相邻；在衬底的鳍片中的每个鳍片中形成第二源极区和第二漏极区；以及在衬底的第三表面区域中与多晶硅的第三块相邻地形成第三源极区和第三漏极区。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是衬底的存储器、HV和核心区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的开始步骤。
图2是衬底的存储器、HV和核心区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
图3A至图14A是衬底的存储器区域的侧剖视图，示出了在其中形成存储器单元的另外步骤。
图3B至图14B是衬底的HV和核心区域的侧剖视图，示出了在其中形成逻辑器件的另外步骤。
图15至图18是衬底的核心区域的侧剖视图，示出了在其中形成逻辑器件的另外步骤。
图19A至图19C是衬底的存储器区域和核心区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
图20A至图20C是衬底的存储器、核心和HV区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
是衬底的HV区域的侧剖视图，示出了在其中形成逻辑器件的另外步骤。
图21A至图21B是衬底的存储器区域和HV区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
图22是衬底的存储器区域的侧剖视图，示出了在其中形成存储器单元的另外步骤。
图23A至图23C是衬底的存储器、HV和核心区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
图24A至图24D是衬底的存储器、HV和核心区域的侧剖视图，示出了在其中形成存储器单元和逻辑器件的另外步骤。
具体实施方式
本发明是将在平坦衬底表面上方的非易失性存储器单元与FinFET CMOS器件集成在相同的硅衬底上。在该工艺中，嵌入式存储器单元被制造成达到字线多晶硅平面化，然后用氮化物或氮化物/氧化物复合膜进行保护，同时形成衬底的核心区域中的FinFET器件。在形成FinFET逻辑器件之后，暴露嵌入式存储器单元以用于完成字线形成和单元制造。
该工艺开始于在半导体衬底10中形成氧化物的隔离区12，如图1所示。该工艺(STI沟槽蚀刻和氧化物填充)是本领域熟知的。STI绝缘在衬底10的存储器单元区域14(存储器区域)中将相邻的存储器单元彼此隔离，并且使衬底10的高电压区域16(HV区域)和核心逻辑区域18(核心区域)彼此绝缘(其中分别形成高电压器件和核心逻辑器件)。
通过在衬底10上形成二氧化硅(氧化物)层20来继续该工艺。在氧化物20上形成多晶硅(多晶硅)层22。在多晶硅22上形成缓冲氧化物层24。在缓冲氧化物24上形成氮化硅(氮化物)26。所得结构在图2中示出。通过光刻掩模工艺在该结构上形成图案化光致抗蚀剂28，其中在该结构上方形成光致抗蚀剂层，接着使用掩模选择性地曝光光致抗蚀剂以显影光致抗蚀剂的部分，随后选择性地去除光致抗蚀剂的部分。光致抗蚀剂块28仅保留在存储器单元区域中。然后使用氮化物蚀刻去除氮化物层26的暴露部分，从而在存储器区域14中的光致抗蚀剂块28下方留下氮化物块26，如图3A所示。从HV/核心区域16/18去除氮化物26，如图3B所示。
在去除光致抗蚀剂28之后，在存储器单元区域14中沿着氮化物块26的侧面形成氧化物间隔物30。间隔物的形成是熟知的，并且涉及形成材料层，接着进行各向异性蚀刻以去除水平表面上的材料，但是留下沿着竖直表面的材料(典型地是具有圆形的上表面)。然后使用多晶硅蚀刻去除多晶硅层22的暴露部分，从而在存储器单元区域14中的氮化物块26和间隔物30下方留下多晶硅块22。存储器单元区域14中的所得结构在图4A中示出。在HV/核心区域16/18中，这些处理步骤最终去除缓冲氧化物层24和多晶硅层22，如图4B所示。
通过氧化物沉积和蚀刻，优选地是通过HTO氧化工艺，沿着多晶硅块22的侧面形成间隔物32。氧化物蚀刻去除所有区域中的氧化物层20的暴露部分，如图5A和图5B所示。然后使用氧化物沉积在衬底10上形成氧化物层34(HV Ox)，并且加宽氧化物30/32间隔物。所得结构在图6A和图6B中示出。如图6A所示，存储器区域14包括成对存储器堆叠结构S1和S2，其中每个堆叠包括在缓冲氧化物24上的氮化物块26，缓冲氧化物24在多晶硅块22上，多晶硅块22在氧化物20上，氧化物20在衬底10上。对于每个存储器堆叠对，在存储器堆叠S1和S2之间的区域在本文被称为内区36，并且在存储器堆叠S1和S2之外的区域被称为外区38。
执行另一个掩模步骤，这次是用光致抗蚀剂40覆盖除了存储器单元区域14的内区36之外的结构。在内区36中的衬底中执行注入(HVII)(其将在光致抗蚀剂去除和热退火之后形成源极区42)。然后使用氧化物蚀刻去除内区中的氧化物间隔物30和氧化物层34，如图7A和图7B所示。隧道氧化物层44形成在衬底10上且沿着内区中的多晶硅块22的暴露表面(例如，通过HTO)。然后去除光致抗蚀剂40，从而留下图8A和图8B中的结构。
使用掩模步骤用光致抗蚀剂46覆盖除存储器单元区域14的外区38之外的结构。此时可以向外区中的衬底中执行适当注入。然后使用氧化物蚀刻去除氧化物层34并使外区中的氧化物间隔物30/32变薄，如图9A和图9B所示。在外区中的衬底上形成氧化物层(字线氧化物)48。氧化物层48可以具有适合于1.1V至1.2V、1.8V、3.3V或5V字线操作的厚度。然后去除光致抗蚀剂46，从而留下图10A和图10B中所示的结构。
在该结构上沉积多晶硅(多晶硅)层52。在多晶硅52上形成氧化物(Cap Ox)层54。使用掩模工艺在HV和核心区域16/18中形成光致抗蚀剂56，但是不在存储器单元区域14中形成光致抗蚀剂56。然后使用氧化物蚀刻从存储器单元区域14去除氧化物层54，如图11A和图11B所示。在去除光致抗蚀剂56之后，执行多晶硅CMP(化学机械抛光)以平面化存储器单元区域14中的多晶硅层52的顶表面(使用HV/核心区域16/18中的氧化物层54作为CMP停止层)，如图12A和图12B所示。氧化物层54保护HV/核心区域16/18中的多晶硅层52。
执行氧化物蚀刻以从HV/核心区域16/18去除氧化物层54。接着在该结构上形成氧化物层(阻挡氧化物)58。执行掩模步骤以在除了在核心区域18中之外的阻挡氧化物58上形成光致抗蚀剂60。执行氧化物和多晶硅蚀刻以去除核心区域18中的所有层(为FinFET器件的形成做准备)，如图13A和图13B所示。在去除光致抗蚀剂60之后，在该结构上方形成氮化硅(氮化物)层62，如图14A和图14B所示。
使用掩模工艺在核心区域18中形成薄光致抗蚀剂块64，同时覆盖整个存储器单元和HV区域14/16。氮化物蚀刻仅用于去除核心区域18中的氮化物层62的暴露部分，从而留下薄氮化物鳍片62a，如图15所示。虽然使用光刻形成鳍片图案，但是可替代地使用自对准双图案化(SADP)或侧壁图像转移(SIT)来形成鳍片图案。在去除光致抗蚀剂64之后，然后使用硅蚀刻来蚀刻核心区域18中的衬底10的暴露表面(在氮化物鳍片62a之间，使用氮化物62作为硬掩模)，从而留下硅鳍片10a。硅鳍片可以通过干蚀刻或湿蚀刻(诸如TMAH(氢氧化四甲铵))形成。核心区域18中的所得结构在图16中示出。
在该结构上形成氧化物66，从而填充在硅鳍片10a之间的区域。优选地，使用TEOS氧化物沉积、接着是使用氮化物62作为CMP停止层的CMP来形成氧化物66。使用湿或干氧化物蚀刻将氧化物66正好凹陷到硅鳍片10a的顶部下方。氧化物66在鳍片10a之间提供隔离。在鳍片10a与核心和非核心区域之间的边界之间进行防穿通注入，如图17所示。
使用氮化物蚀刻(例如，热磷酸H3PO4)去除所有区域中的氮化物层62。在该结构上形成高K金属栅极层(HKMG)。该层具有首先形成的高K电介质层(HK)68(即，具有大于氧化物的介电常数的介电常数K，诸如HfO2、ZrO2、TiO2、Ta2O5或其他适当的材料等)，然后是通过金属沉积形成的金属层(MG)70。优选地使用原子层沉积(ALD)形成高K电介质。通过使用掩模步骤以用光致抗蚀剂覆盖核心区域18并然后执行干蚀刻来从存储器和HV区域14/16去除高K电介质和金属栅极。核心区域18中的所得结构在图18中示出。
在该结构上形成氮化物层72(作为用于逻辑门限定的硬掩模)。无定形碳也可以用作硬掩模。然后在氮化物72上沉积薄DARC层(电介质抗反射涂层)(作为用于光刻的ARC层)，如图19A、图19B和图19C所示。
使用掩模工艺在核心区域18中的氮化物72和DARC 74上形成光致抗蚀剂块。然后执行蚀刻以去除核心区域18中的氮化物72和DARC 74以及HKMG层68/70的暴露部分，从而留下金属块70作为逻辑门。蚀刻还将在存储器单元区域14中(使用阻挡氧化物58作为蚀刻停止层)和从HV区域16中(使用氧化物54作为蚀刻停止层)去除氮化物72和DARC 74。图20A和图20B以及图20C示出了去除光致抗蚀剂之后的所得结构。
使用掩模步骤用光致抗蚀剂覆盖核心区域18，并且使用氧化物蚀刻从存储器区域14去除阻挡氧化物58并从HV区域16去除氧化物54。然后使用多晶硅回蚀刻来降低(和优化)存储器单元区域14和HV区域16中的多晶硅层52的厚度的高度。然后去除光致抗蚀剂，并且使用另一个掩模步骤用光致抗蚀剂76覆盖除了存储器单元区域14中的外区38以及HV区域16中的选定区域之外的结构。然后使用多晶硅蚀刻蚀刻多晶硅层52的暴露部分，以限定存储器单元区域14中的字线(WL)栅52，以及HV区域16中的逻辑门52，如图21A和图21B所示。
在去除光致抗蚀剂76之后，使用掩模步骤用光致抗蚀剂覆盖除了存储器单元区域14之外的结构。然后使用注入来形成MLDD结，如图22所示。例如，LDD注入允许BL(N+)结将字线WL多晶硅栅极52与LDD(N-)结重叠。在注入之后执行退火以激活MLDD结。使用氧化物沉积和蚀刻形成氧化物间隔物80。在去除光致抗蚀剂之后，执行注入以在存储器单元区域14中(与氧化物隔离物80相邻地)形成漏极区82，在HV区域16中形成源极区84和漏极区85，并且在核心区域18中形成源极区86和漏极区87，如图23A、图23B和图23C所示。虽然优选地使用单个注入来形成存储器单元漏极区和HV/核心源极/区，但是应注意，可替代地使用单独注入。
执行后端处理以在结构上方形成绝缘物88(例如，层间电介质ILD)，对于每列存储器单元，存在通过ILD 88延伸到存储器单元漏极区82的电触点90、以及将所有的电触点连接在一起的金属位线92。任选的硅化物94可以形成在漏极区82的表面区域上(硅化物在多晶硅52上不是优选的，因为它可能会降低隧道氧化物的质量和浮栅与字线栅之间的隔离)。根据需要，可以为HV/核心区域16/18中的源极/漏极区形成类似触点(未示出)。所得存储器单元区域结构在图24A中示出，所得HV区域结构在图24B中示出，并且所得核心区域结构在图24C和图24D中示出。
如图24A所示，在存储器单元区域14中形成成对存储器单元。每个存储器单元包括间隔开的源极区42和漏极区82，沟道区96在这两者之间延伸。浮栅22设置在沟道区96的第一部分上方且与之绝缘以控制其导电性，并且设置在源极区42的一部分上方。字线栅或选择栅52a设置在沟道区96的第二部分上方且与之绝缘以控制其导电性。擦除栅52b设置在源极区42上方且与之绝缘。擦除栅52b包括横向地邻近浮栅22的第一部分，以及向上延伸且越过浮栅22的第二部分(使得擦除栅包围浮栅的上边缘以增强通过隧道氧化物44从浮栅到擦除栅的电子的擦除)。
如图24B所示，高电压逻辑器件在HV区域16中形成。每个逻辑器件包括导电栅52c，该导电栅设置在衬底上方且通过栅极氧化物34与之绝缘。源极区84和漏极区85形成在逻辑门52c任一侧上的衬底10中，从而在它们之间限定沟道区97。高电压逻辑器件使用与用于存储器区域14中的选择栅52a和擦除栅52b相同的多晶硅层52。
如图24C和图24D所示，FinFET逻辑器件在核心逻辑区域18中形成。每个逻辑器件包括形成在衬底10的鳍形部分10a的顶表面和侧表面中的源极区84和漏极区86，其中沟道区98在这两者之间延伸。核心逻辑门70(由金属制成)设置在鳍形衬底部分10a的沟道区的顶部和侧面上方并且沿着鳍形衬底部分10a的沟道区的顶部和侧面，并且通过高k电介质层68与之绝缘。
以上公开的制造方法具有许多优点。首先，它消除了在许多存储器单元设计中常见的在浮栅上方形成控制栅，而替代地依赖于在一对浮栅之间形成的自对准擦除栅，从而有助于降低存储器单元的整体高度。其次，它将形成在衬底表面的平坦部分上方的存储器单元与形成在同一衬底的鳍形表面部分上方的FinFET逻辑器件集成在一起(以增强沟道区和对应的逻辑门的有效表面区域而不必降低衬底上的这种逻辑器件的密度)。第三，形成存储器器件而不对FinFET逻辑器件的形成产生不利影响，反之亦然，通过多晶硅平面化制造存储器单元，并且接着在形成FinFET逻辑器件时，中止存储器单元形成，同时用绝缘阻挡层保护存储器单元结构，并且然后去除绝缘阻挡层并完成存储器单元形成。最后，在完成存储器单元形成时，用于存储器单元选择和擦除栅的相同多晶硅层也用于HV逻辑门，这简化了制造。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在任何权利要求的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求或权利要求术语的范围，而是仅参考可由一项或多项权利要求覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。另外，并非所有方法步骤都需要按所示的准确顺序执行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (13)

1.一种形成存储器器件的方法，包括：
在衬底的第一表面区域上方且与之绝缘地形成成对间隔开的第一导电块，其中对于每对所述间隔开的第一导电块，在所述第一导电块之间的区域限定内区，并且在所述第一导电块之外的区域限定外区；
形成多个源极区，每个源极区设置在所述衬底中和所述内区中的一个内区中；
形成第二导电块，每个导电块设置在所述源极区中的一个源极区上方且与之绝缘；
形成第三导电块，每个导电块设置在所述外区中的一个外区中，并且设置在所述衬底上方且与之绝缘；
在所述第一导电块、所述第二导电块和所述第三导电块上方形成保护层；
在所述保护层的所述形成之后：
在所述衬底的第二表面区域中执行硅蚀刻以形成所述衬底的鳍片，以及
形成第四导电块，每个导电块沿着所述衬底的所述鳍片中的一个鳍片的顶表面和侧表面延伸且与之绝缘；以及
在所述硅蚀刻的所述执行和所述第四导电块的所述形成之后：
去除所述保护层，
执行蚀刻以选择性地去除所述第三导电块中的每个导电块的中间部分，
形成多个漏极区，每个漏极区设置在所述衬底中且与所述第三导电块中的一个导电块相邻，以及
在所述衬底的所述鳍片中的每个鳍片中形成第二源极区和第二漏极区。
2.根据权利要求1所述的方法，其中对于所述衬底的所述鳍片中的每个鳍片，所述第四导电块设置在所述第二源极区与所述第二漏极区之间。
3.根据权利要求1所述的方法，其中所述第二导电块和所述第三导电块的所述形成包括：
在所述衬底上方形成导电材料层；以及
执行化学机械抛光工艺以平面化所述导电材料层的顶表面。
4.根据权利要求1所述的方法，其中所述第四导电块通过高K电介质层与所述衬底的所述鳍片的所述顶表面和所述侧表面绝缘。
5.根据权利要求4所述的方法，其中所述第四导电块包括金属材料。
6.根据权利要求5所述的方法，其中所述第一导电块、所述第二导电块和所述第三导电块包括多晶硅材料。
7.根据权利要求1所述的方法，还包括：
在所述衬底的第三表面区域上方且与之绝缘地形成第五导电块；以及
在所述衬底的所述第三表面区域中与所述第五导电块相邻地形成第三源极区和第三漏极区。
8.根据权利要求7所述的方法，其中所述第二导电块、所述第三导电块和所述第五导电块的所述形成包括：
在所述衬底的所述第一表面区域上形成第一氧化物层；
在所述衬底的所述第三表面区域上形成第二氧化物层；
使用多晶硅沉积工艺在所述第一氧化物层和所述第二氧化物层上形成多晶硅层；
所述执行所述蚀刻以选择性地去除所述第三导电块中的每个导电块的所述中间部分还包括去除所述第二氧化物层上方的所述多晶硅层的选定部分；
其中所述第二氧化物层具有大于所述第一氧化物层的厚度的厚度。
9.一种形成存储器器件的方法，包括：
在所述衬底的第一表面区域上方且与之绝缘地形成成对间隔开的第一导电块，其中对于每对所述间隔开的第一导电块，在所述第一导电块之间的区域限定内区，并且在所述第一导电块之外的区域限定外区；
形成多个源极区，每个源极区设置在所述衬底中和所述内区中的一个内区中；
在所述衬底的所述第一表面区域上并在所述衬底的第二表面区域和第三表面区域上形成第一氧化物层；
从所述衬底的所述第一表面区域去除所述第一氧化物层；
在所述衬底的所述第一表面区域上形成第二氧化物层；
在所述衬底的所述第一表面区域、所述第二表面区域和所述第三表面区域上方形成多晶硅层；
将所述衬底的所述第一表面区域上方的所述多晶硅层的顶表面平面化，从而留下所述多晶硅层的第一块和所述多晶硅层的第二块，每个第一块设置在所述源极区中的一个源极区上方且与之绝缘，每个第二块设置在所述外区中的一个外区中且在所述第二氧化物层上；
在所述第一导电块上方并在所述多晶硅层的所述第一块和所述第二块上方形成保护层；
在所述保护层的所述形成之后：
从所述衬底的所述第二表面区域去除所述多晶硅层和所述第一氧化物层，
在所述衬底的第二表面区域中执行硅蚀刻以形成所述衬底的鳍片，以及
形成第二导电块，每个导电块沿着所述衬底的所述鳍片中的一个鳍片的顶表面和侧表面延伸且与之绝缘；
在所述硅蚀刻的所述执行和所述第四导电块的所述形成之后：
去除所述保护层，
执行蚀刻以选择性地去除所述多晶硅的所述第二块中的每个第二块的中间部分，以及所述衬底的所述第三表面区域上方的所述多晶硅层的选定部分，从而留下所述多晶硅的第三块，
形成多个漏极区，每个漏极区设置在所述衬底中且与所述多晶硅的所述第二块中的一个第二块相邻，
在所述衬底的所述鳍片中的每个鳍片中形成第二源极区和第二漏极区，以及
在所述衬底的所述第三表面区域中与所述多晶硅的所述第三块相邻地形成第三源极区和第三漏极区。
10.根据权利要求9所述的方法，其中所述第二氧化物层具有大于所述第一氧化物层的厚度的厚度。
11.根据权利要求9所述的方法，其中对于所述衬底的所述鳍片中的每个鳍片，所述第二导电块设置在所述第二源极区与所述第二漏极区之间。
12.根据权利要求9所述的方法，其中所述第二导电块通过高K电介质层与所述衬底的所述鳍片的所述顶表面和所述侧表面绝缘。
13.根据权利要求12所述的方法，其中所述第二导电块包括金属材料。
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