KR101963548B1 - 임베디드 비휘발성 메모리 셀들을 갖는 finfet cmos 디바이스들을 통합하는 방법 - Google Patents

임베디드 비휘발성 메모리 셀들을 갖는 finfet cmos 디바이스들을 통합하는 방법 Download PDF

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Abstract

평면 기판 표면 위에 메모리 셀들을 그리고 핀 형상 기판 표면 부분들 위에 FinFET 로직 디바이스들을 갖는 메모리 디바이스를 형성하는 방법은, 기판의 메모리 셀 부분의 이전에 형성된 플로팅 게이트들, 소거 게이트들, 워드 라인 폴리 및 소스 영역들 위에 보호 층을 형성하는 단계, 이어서, 기판의 표면 내로 핀들을 형성하고 기판의 로직 부분의 핀들을 따라 로직 게이트들을 형성하는 단계, 이어서, 보호 층을 제거하는 단계, 및 기판의 메모리 셀 부분의 워드 라인 폴리 및 드레인 영역들로부터 워드 라인 게이트들의 형성을 완료하는 단계를 포함한다.

Description

임베디드 비휘발성 메모리 셀들을 갖는 FINFET CMOS 디바이스들을 통합하는 방법
본 출원은 2016년 5월 24일자로 출원된 미국 가출원 제62/341,005호의 이익을 주장한다.
본 발명은 비휘발성 메모리 디바이스들에 관한 것이다.
분리형 게이트 비휘발성 메모리 셀 어레이들은 공지되어 있다. 예를 들어, 미국 특허 제7,315,056호는 분리형 게이트 비휘발성 메모리 셀 디바이스를 개시한다. 채널 영역은 반도체 기판에 형성된 소스와 드레인 사이에서 한정된다. 채널 영역의 제1 부분은 플로팅 게이트에 의해 제어되는 한편, 채널 영역의 제2 부분은 선택 게이트에 의해 제어된다. 소거/프로그래밍 게이트가 소스 영역 위에 배치된다. 메모리 셀들은, 모든 목적을 위해 본 명세서에 참고로 포함된 미국 특허 제8,461,640호(FinFET 구성)와 같이, 전류 흐름을 증가시키기 위해 기판의 평면 표면 상에, 또는 기판의 핀 형상 부분들 주위에 형성될 수 있다.
비휘발성 메모리 셀들과 동일한 웨이퍼 기판 상에 로직 (CMOS) 디바이스들을 형성하는 것이 또한 공지되어 있다. 예를 들어, 미국 특허 제9,276,005호를 참조한다. 그러나, 메모리 셀들을 형성하는 데 있어서의 프로세싱 단계들은 이전에 제조된 로직 디바이스들에 악영향을 줄 수 있고, 그 역으로도 악영향을 줄 수 있다. 또한, 디바이스 기하 구조들이 계속해서 축소됨에 따라, 동일한 기판 상에 각각 원하는 성능을 제공하는 로직 및 메모리 디바이스들을 형성하는 것은 어렵다.
전술된 문제들은, 기판의 제1 표면 영역 위에 있으면서 그로부터 절연되는 이격된 제1 전도성 블록들의 쌍들을 형성하는 단계 - 이격된 제1 전도성 블록들의 각각의 쌍에 대해, 제1 전도성 블록들 사이의 영역은 내부 영역을 한정하고, 제1 전도성 블록들 외측의 영역들은 외부 영역들을 한정함 - 를 포함하는, 메모리 디바이스를 형성하는 방법에 의해 다루어진다. 방법은, 각각 기판 내로서 내부 영역들 중 하나의 내부 영역에 배치되는 복수의 소스 영역들을 형성하는 단계, 각각 소스 영역들 중 하나의 소스 영역 위에 배치되면서 그로부터 절연되는 제2 전도성 블록들을 형성하는 단계, 각각 외부 영역들 중 하나의 외부 영역에 배치되고 기판 위에 배치되면서 그로부터 절연되는 제3 전도성 블록들을 형성하는 단계, 및 제1, 제2 및 제3 전도성 블록들 위에 보호 층을 형성하는 단계를 추가로 포함한다. 보호 층을 형성하는 단계 이후, 방법은, 기판의 핀(fin)들을 형성하기 위해 기판의 제2 표면 영역에서 실리콘 에칭을 수행하는 단계, 및 각각 기판의 핀들 중 하나의 핀의 상부 및 측부 표면들을 따라 연장되면서 그들로부터 절연되는 제4 전도성 블록을 형성하는 단계를 포함한다. 실리콘 에칭을 수행하는 단계 및 제4 전도성 블록들을 형성하는 단계 이후, 방법은, 보호 층을 제거하는 단계, 제3 전도성 블록들 각각의 중간 부분을 선택적으로 제거하기 위해 에칭을 수행하는 단계, 각각 기판에 배치되고 제3 전도성 블록들 중 하나의 전도성 블록에 인접한 복수의 드레인 영역들을 형성하는 단계, 및 기판의 각각의 핀들에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계를 포함한다.
메모리 디바이스를 형성하는 방법은, 기판의 제1 표면 영역 위에 있으면서 그로부터 절연되는 이격된 제1 전도성 블록들의 쌍들을 형성하는 단계 - 이격된 제1 전도성 블록들의 각각의 쌍에 대해, 제1 전도성 블록들 사이의 영역은 내부 영역을 한정하고, 제1 전도성 블록들 외측의 영역들은 외부 영역들을 한정함 - 를 포함할 수 있다. 방법은, 각각 기판 내로서 내부 영역들 중 하나의 내부 영역에 배치되는 복수의 소스 영역들을 형성하는 단계, 기판의 제1 표면 영역 상에 그리고 기판의 제2 및 제3 표면 영역들 상에 제1 산화물 층을 형성하는 단계, 기판의 제1 표면 영역으로부터 제1 산화물 층을 제거하는 단계, 기판의 제1 표면 영역 상에 제2 산화물 층을 형성하는 단계, 기판의 제1, 제2 및 제3 표면 영역들 위에 폴리실리콘 층을 형성하는 단계, 기판의 제1 표면 영역 위에서 폴리실리콘 층의 상부 표면을 평탄화하는 단계(각각 소스 영역들 중 하나의 소스 영역 위에 배치되면서 그로부터 절연되는 폴리실리콘 층의 제1 블록들, 및 각각 외부 영역들 중 하나의 외부 영역으로서 제2 산화물 층 상에 배치되는 폴리실리콘 층의 제2 블록들을 남김), 및 제1 전도성 블록들 위로서 폴리 실리콘 층의 제1 및 제2 블록들 위에 보호 층을 형성하는 단계를 포함한다. 보호 층을 형성하는 단계 이후, 방법은, 기판의 제2 표면 영역으로부터 폴리실리콘 층 및 제1 산화물 층을 제거하는 단계, 기판의 핀들을 형성하기 위해 기판의 제2 표면 영역에서 실리콘 에칭을 수행하는 단계, 및 각각 기판의 핀들 중 하나의 핀의 상부 및 측부 표면들을 따라 연장되면서 그들로부터 절연되는 제2 전도성 블록들을 형성하는 단계를 포함한다. 실리콘 에칭을 수행하는 단계 및 제4 전도성 블록들을 형성하는 단계 이후, 방법은, 보호 층을 제거하는 단계, 폴리실리콘의 제2 블록들 각각의 중간 부분, 및 기판의 제3 표면 영역 위의 폴리실리콘 층의 선택된 부분들을 선택적으로 제거하기 위해 에칭을 수행하여, 폴리실리콘의 제3 블록들을 남기는 단계, 각각 기판에 배치되고 폴리실리콘의 제2 블록들 중 하나의 블록에 인접한 복수의 드레인 영역들을 형성하는 단계, 기판의 각각의 핀들에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계, 및 폴리실리콘의 제3 블록들에 인접한 기판의 제3 표면 영역에 제3 소스 영역들 및 제3 드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 기판의 메모리, HV, 및 코어 영역들의 측단면도로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 시작 단계들을 도시한다.
도 2는 기판의 메모리, HV, 및 코어 영역들의 측단면도로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 3a 내지 도 14a는 기판의 메모리 영역의 측단면도들로서, 그 안에서의 메모리 셀들의 형성 시의 추가 단계들을 도시한다.
도 3b 내지 도 14b는 기판의 HV 및 코어 영역들의 측단면도들로서, 그 안에서의 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 15 내지 도 18은 기판의 코어 영역의 측단면도들로서, 그 안에서의 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 19a 내지 도 19c는 기판의 메모리 영역 및 코어 영역의 측단면도들로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 20a 내지 도 20c는 기판의 메모리, 코어 및 HV 영역들의 측단면도들로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 21a 및 도 21b는 기판의 메모리 영역 및 HV 영역의 측단면도들로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 22는 기판의 메모리 영역의 측단면도로서, 그 안에서의 메모리 셀들의 형성 시의 추가 단계들을 도시한다.
도 23a 내지 도 23c는 기판의 메모리, HV, 및 코어 영역들의 측단면도들로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
도 24a 내지 도 24d는 기판의 메모리, HV, 및 코어 영역들의 측단면도들로서, 그 안에서의 메모리 셀들 및 로직 디바이스들의 형성 시의 추가 단계들을 도시한다.
본 발명은 평면 기판 표면 위의 비휘발성 메모리 셀들을 동일한 실리콘 기판 상의 모든 FinFET CMOS 디바이스들과 통합시키는 것이다. 이러한 공정에서, 기판의 코어 영역의 FinFET 디바이스들이 형성되는 동안, 임베디드 메모리 셀들이 워드 라인 폴리 평탄화까지 제조되고 이어서 질화물 또는 질화물/산화물 복합 필름들로 보호된다. FinFET 로직 디바이스들의 형성 후, 임베디드 메모리 셀들은 워드 라인 형성 및 셀 제조 완료를 위해 노출된다.
공정은, 도 1에 도시된 바와 같이, 반도체 기판(10)에 산화물의 분리 영역들(12)을 형성함으로써 시작된다. 이러한 공정(STI 트렌치 에칭, 및 산화물 충전)은 본 기술 분야에 잘 알려져 있다. STI 절연체는 기판(10)의 메모리 셀 영역(14)(메모리 영역)에서 인접한 메모리 셀들을 서로 격리시키고, 기판(10)의 고전압 영역(들)(16)(HV 영역) 및 코어 로직 영역(들)(18)(코어 영역)을 서로 절연시킨다(여기서, 고전압 디바이스들 및 코어 로직 디바이스들이 각각 형성됨).
공정은 기판(10) 상에 실리콘 이산화물(산화물)의 층(20)을 형성하는 것으로 계속된다. 폴리실리콘(폴리)의 층(22)이 산화물(20) 상에 형성된다. 버퍼링된 산화물 층(24)이 폴리(22) 상에 형성된다. 실리콘 질화물(질화물)(26)이 버퍼링된 산화물(24) 상에 형성된다. 생성된 구조물이 도 2에 도시되어 있다. 패턴화된 포토레지스트(28)가 포토리소그래피 마스킹 공정에 의해 구조물 위에 형성되는데, 여기서 포토레지스트의 층이 구조물 위에 형성되고, 그 뒤에 포토레지스트의 부분들을 현상하는 데 마스크를 사용하는 포토레지스트의 선택적 노출이 이어지며, 그 뒤에 포토레지스트의 부분들의 선택적 제거가 이어진다. 포토레지스트(28)의 블록들은 메모리 셀 영역에만 남아 있다. 이어서, 질화물 에칭을 이용하여, 도 3a에 도시된 바와 같이, 질화물 층(26)의 노출된 부분들을 제거하여, 메모리 영역(14)의 포토레지스트(28)의 블록들 아래에 질화물의 블록들(26)을 남긴다. 질화물(26)이, 도 3b에 도시된 바와 같이, HV/코어 영역들(16/18)로부터 제거된다.
포토레지스트(28)가 제거된 후, 산화물 스페이서들(30)이 메모리 셀 영역(14)의 질화물 블록들(26)의 측부들을 따라 형성된다. 스페이서들의 형성은 잘 알려져 있으며, 재료의 층을 형성하는 것, 그 뒤에 수평 표면들 상의 재료를 제거하지만 수직 표면들(전형적으로, 둥근 상부 표면을 가짐)을 따라 재료를 남기는 이방성 에칭이 이어지는 것을 수반한다. 이어서, 폴리 에칭을 이용하여, 폴리 층(22)의 노출된 부분들을 제거하여, 메모리 셀 영역(14)의 질화물의 블록들(26) 및 스페이서들(30) 아래에 폴리 블록들(22)을 남긴다. 메모리 셀 영역(14)의 생성된 구조물이 도 4a에 도시되어 있다. HV/코어 영역들(16/18)에서, 이러한 프로세싱 단계들은, 도 4b에 도시된 바와 같이, 버퍼링된 산화물(24) 및 폴리 층(22)을 제거하는 것으로 종료된다.
스페이서들(32)은 산화물 증착 및 에칭에 의해, 바람직하게는 HTO 산화물 공정에 의해, 폴리 블록들(22)의 측부들을 따라 형성된다. 산화물 에칭은, 도 5a 및 도 5b에 도시된 바와 같이, 모든 영역들에서 산화물 층(20)의 노출된 부분들을 제거한다. 이어서, 산화물 증착을 이용하여, 기판(10) 상에 산화물의 층(34)(HV Ox)을 형성하고 산화물 스페이서들(30/32)을 넓힌다. 생성된 구조물들이 도 6a 및 도 6b에 도시되어 있다. 도 6a에 도시된 바와 같이, 메모리 영역(14)은 메모리 스택 구조물들(S1, S2)의 쌍들을 포함하며, 각각의 스택은 버퍼링된 산화물(24) 상에 질화물 블록(26)을 포함하고, 이 버퍼링된 산화물은 폴리 블록(22) 상에 있고, 이 폴리 블록은 산화물(20) 상에 있고, 이 산화물은 기판(10) 상에 있다. 각각의 메모리 스택 쌍의 경우, 메모리 스택(S1)과 메모리 스택(S2) 사이의 영역은 본 명세서에서 내부 영역(36)으로 지칭되고, 메모리 스택들(S1, S2) 외측의 영역들은 외부 영역들(38)로 지칭된다.
다른 마스킹 단계가 수행되어, 이번에는 메모리 셀 영역(14)의 내부 영역들(36)을 제외한 구조물을 포토레지스트(40)로 커버한다. 주입(HVII)이 내부 영역들(36)의 기판에서 수행된다(이는 포토레지스트 제거 및 열적 어닐링 후에 소스 영역들(42)을 형성할 것임). 이어서, 도 7a 및 도 7b에 도시된 바와 같이, 산화물 에칭을 이용하여, 내부 영역들의 산화물 스페이서들(30) 및 산화물 층(34)을 제거한다. 터널 산화물 층(44)이 기판(10) 상에 그리고 내부 영역들의 폴리 블록들(22)의 노출된 표면들을 따라 (예컨대, HTO에 의해) 형성된다. 이어서, 포토레지스트(40)가 제거되어, 도 8a 및 도 8b에서의 구조물들을 남긴다.
마스킹 단계를 이용하여, 메모리 셀 영역(14)의 외부 영역들(38)을 제외한 구조물들을 포토레지스트(46)로 커버한다. 외부 영역들의 기판 내로의 적절한 주입이 이 때 수행될 수 있다. 이어서, 도 9a 및 도 9b에 도시된 바와 같이, 산화물 에칭을 이용하여, 산화물 층(34)을 제거하고 외부 영역들의 산화물 스페이서들(30/32)을 얇게 한다. 산화물(워드 라인 산화물)의 층(48)이 외부 영역들의 기판 상에 형성된다. 산화물 층(48)은 1.1 내지 1.2 V, 1.8 V, 3.3 V 또는 5 V 워드 라인 동작에 적절한 두께를 가질 수 있다. 이어서, 포토레지스트(46)가 제거되어, 도 10a 및 도 10b에 도시된 구조물들을 남긴다.
폴리실리콘(폴리)의 층(52)이 구조물 상에 증착된다. 산화물(Cap Ox)의 층(54)이 폴리(52) 상에 형성된다. 마스킹 공정을 이용하여, 메모리 셀 영역(14)이 아닌 HV 및 코어 영역들(16/18)에 포토레지스트(56)를 형성한다. 이어서, 도 11a 및 도 11b에 도시된 바와 같이, 산화물 에칭을 이용하여, 메모리 셀 영역(14)으로부터 산화물 층(54)을 제거한다. 도 12a 및 도 12b에 도시된 바와 같이, 포토레지스트(56)가 제거된 후, 폴리실리콘 CMP(chemical mechanical polish)가 수행되어, (HV/코어 영역들(16/18)의 산화물 층(54)을 CMP 정지부로서 사용하여) 메모리 셀 영역(14)의 폴리 층(52)의 상부 표면을 평탄화한다. 산화물 층(54)이 HV/코어 영역들(16/18)의 폴리 층(52)을 보호한다.
산화물 에칭이 수행되어, HV/코어 영역들(16/18)로부터 산화물 층(54)을 제거한다. 다음으로, 산화물 층(블로킹 산화물)(58)이 구조물 위에 형성된다. 마스킹 단계가 수행되어, 코어 영역(18) 내를 제외하고서 블로킹 산화물(58) 상에 포토레지스트(60)를 형성한다. 도 13a 및 도 13b에 도시된 바와 같이, 산화물 및 폴리 에칭들이 수행되어, (FinFET 디바이스 형성의 준비로) 코어 영역(18)의 모든 층들을 제거한다. 도 14a 및 도 14b에 도시된 바와 같이, 포토레지스트(60)가 제거된 후, 실리콘 질화물(질화물)의 층(62)이 구조물 위에 형성된다.
마스킹 공정을 이용하여, 메모리 셀 및 HV 영역들(14/16)의 전체를 커버하면서, 코어 영역(18)에 포토레지스트(64)의 얇은 블록들을 형성한다. 도 15에 도시된 바와 같이, 질화물 에칭을 이용하여, 코어 영역(18)에서만 질화물 층(62)의 노출된 부분들을 제거하여, 질화물의 얇은 핀들(62a)을 남긴다. 핀 패턴들이 포토리소그래피를 이용하여 형성되지만, 이들은, 대안으로, SADP(self-aligned double patterning) 또는 SIT(sidewall image transfer)를 이용하여 형성될 수 있다. 포토레지스트(64)가 제거된 후, 이어서 실리콘 에칭을 이용하여, (질화물(62)을 경질 마스크로서 사용하여, 질화물 핀들(62a) 사이의) 코어 영역(18)의 기판(10)의 노출된 표면들을 에칭하여, 실리콘의 핀들(10a)을 남긴다. 실리콘 핀들은 건식 에칭 또는 습식 에칭, 예컨대 TMAH(tetramethylammonium hydroxide)에 의해 형성될 수 있다. 코어 영역(18)의 생성된 구조물이 도 16에 도시되어 있다.
산화물(66)이 구조물 상에 형성되어, 실리콘 핀들(10a) 사이의 영역을 충전한다. 바람직하게는, TEOS 산화물 증착, 그리고 뒤이어 CMP 정지부로서 질화물(62)을 사용하는 CMP를 이용하여, 산화물(66)을 형성한다. 습식 또는 건식 산화물 에칭을 이용하여, 산화물(66)을 실리콘 핀들(10a)의 상부 훨씬 아래로 리세스한다. 산화물(66)은 핀들(10a) 사이에 분리를 제공한다. 도 17에 도시된 바와 같이, 코어 영역과 비-코어 영역 사이의 경계부와 핀들(10a) 사이에서 안티-펀치-스루(anti-punch-through) 주입이 수행된다.
질화물 에칭(예컨대, 고온 인산 H3PO4)을 이용하여 모든 영역들에서 질화물 층(62)을 제거한다. HKMG(high-K metal gate) 층이 구조물 상에 형성된다. 이 층은, 먼저 형성되는 하이-K(HK) 유전체 층(68)(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은 산화물의 것보다 더 큰 유전 상수(K)를 가짐), 및 뒤이어 금속 증착에 의해 형성되는 금속 층(MG)(70)을 갖는다. 하이-K 유전체는 바람직하게는 ALD(atomic layer deposition)를 이용하여 형성된다. 하이-K 유전체 및 금속 게이트는, 마스킹 단계를 이용하여 코어 영역(18)을 포토레지스트로 커버하고 이어서 건식 에칭을 수행함으로써, 메모리 및 HV 영역들(14/16)로부터 제거된다. 코어 영역(18)의 생성된 구조물이 도 18에 도시되어 있다.
질화물 층(72)이 (로직 게이트 한정을 위한 하드 마스크로서) 구조물 상에 형성된다. 비정질 탄소가 또한 경질 마스크로서 사용될 수 있다. 이어서, 도 19a, 도 19b, 및 도 19c에 도시된 바와 같이, DARC(Dielectric Anti-Reflective Coating)의 얇은 층이 (포토리소그래피용 ARC 층으로서) 질화물(72) 상에 증착된다.
마스킹 공정을 이용하여, 코어 영역(18)의 질화물(72) 및 DARC(74) 상에 포토레지스트의 블록들을 형성한다. 이어서, 에칭이 수행되어, 코어 영역(18)의 질화물(72) 및 DARC(74) 및 HKMG 층들(68/70)의 노출된 부분들을 제거하여, 금속의 블록들(70)을 로직 게이트들로서 남긴다. 에칭은 또한 메모리 셀 영역(14)에서 (블로킹 산화물(58)을 에칭 정지부로서 사용하여) 그리고 HV 영역(16)으로부터 (산화물(54)을 에칭 정지부로서 사용하여) 질화물(72) 및 DARC(74)를 제거할 것이다. 도 20a, 도 20b 및 도 20c는 포토레지스트의 제거 후의 생성된 구조물들을 도시한다.
마스킹 단계를 이용하여, 코어 영역(18)을 포토레지스트로 커버하고, 산화물 에칭을 이용하여, 메모리 영역(14)으로부터 블로킹 산화물(58)을 제거하고, HV 영역(16)으로부터 산화물(54)을 제거한다. 이어서, 폴리 에칭백을 이용하여, 메모리 셀 영역(14) 및 HV 영역(16)의 폴리 층(52)의 두께의 높이를 낮춘다(그리고 최적화한다). 이어서, 포토레지스트가 제거되고, 다른 마스킹 단계를 이용하여, HV 영역(16)의 선택된 영역들, 및 메모리 셀 영역(14)의 외부 영역들(38)을 제외한 구조물을 포토레지스트(76)로 커버한다. 이어서, 도 21a 및 도 21b에 도시된 바와 같이, 폴리 에칭을 이용하여, 폴리 층(52)의 노출된 부분들을 에칭하여, 메모리 셀 영역(14)의 워드 라인(WL) 게이트들(52), 및 HV 영역(16)의 로직 게이트들(52)을 한정한다.
포토레지스트(76)의 제거 후, 마스킹 단계를 이용하여, 메모리 셀 영역(14)을 제외한 구조물들을 포토레지스트로 커버한다. 이어서, 도 22에 도시된 바와 같이, 주입을 이용하여, MLDD 접합부들(78)을 형성한다. 예를 들어, LDD 주입은, BL(N+) 접합부가 워드 라인(WL) 폴리 게이트(52)를 LDD(N-) 접합부로 언더랩핑하는 것을 허용한다. 주입 후에 어닐링이 수행되어, MLDD 접합부를 활성화시킨다. 산화물 스페이서들(80)이 산화물 증착 및 에칭을 이용하여 형성된다. 도 23a, 도 23b 및 도 23c에 도시된 바와 같이, 포토레지스트가 제거된 후, 주입이 수행되어, 메모리 셀 영역(14)에 (산화물 스페이서들(80)에 인접하게) 드레인 영역들(82)을 형성하고, HV 영역(16)에 소스 및 드레인 영역들(84, 85)을 형성하며, 그리고 코어 영역(18)에 소스 및 드레인 영역들(86, 87)을 형성한다. 바람직하게는 단일 주입을 이용하여, 메모리 셀 드레인 영역들 및 HV/코어 소스/드레인 영역들을 형성하지만, 그 대신, 별개의 주입들을 이용할 수 있다는 것에 유의해야 한다.
백엔드 프로세싱이 수행되어, 구조물 위에 절연부(88)(예컨대, ILD(inter-layer dielectric)), ILD(88)를 통해 메모리 셀 드레인 영역들(82)까지 연장되는 전기 콘택트들(90), 및 메모리 셀들의 각각의 컬럼에 대해 모든 전기 콘택트들을 함께 접속시키는 금속 비트 라인(92)을 형성한다. 선택적인 실리사이드(94)가 드레인 영역들(82)의 표면 영역 상에 형성될 수 있다(실리사이드는 폴리(52) 상에서는 바람직하지 않은데, 이는 그것이 플로팅 게이트와 워드 라인 게이트 사이에서의 격리 및 터널 산화물의 품질을 저하시킬 수 있기 때문이다). 유사한 콘택트들(도시되지 않음)이 필요에 따라 HV/코어 영역들(16/18)의 소스/드레인 영역들에 대해 형성될 수 있다. 생성된 메모리 셀 영역 구조물이 도 24a에 도시되어 있고, 생성된 HV 영역 구조물이 도 24b에 도시되어 있으며, 생성된 코어 영역 구조물이 도 24c 및 도 24d에 도시되어 있다.
도 24a에 도시된 바와 같이, 메모리 셀들의 쌍들이 메모리 셀 영역(14)에 형성된다. 각각의 메모리 셀은 채널 영역(96)이 사이에 연장되는 이격된 소스 및 드레인 영역들(42, 82)을 포함한다. 플로팅 게이트(22)가 그의 전도도를 제어하기 위해 채널 영역(96)의 제1 부분 위에 배치되면서 그로부터 절연되고, 소스 영역(42)의 일부분 위에 있다. 워드 라인 또는 선택 게이트(52a)가 그의 전도도를 제어하기 위해 채널 영역(96)의 제2 부분 위에 배치되면서 그로부터 절연된다. 소거 게이트(52b)가 소스 영역(42) 위에 배치되면서 그로부터 절연된다. 소거 게이트(52b)는 플로팅 게이트(22)에 측방향으로 인접한 제1 부분, 및 플로팅 게이트(22) 위로 그리고 그 위에서 연장되는 제2 부분을 포함한다(따라서, 소거 게이트는 플로팅 게이트로부터 터널 산화물(44)을 통해 소거 게이트까지 전자들의 소거를 향상시키기 위해 플로팅 게이트의 상부 에지 주위를 랩핑한다).
도 24b에 도시된 바와 같이, 고전압 로직 디바이스들이 HV 영역(16)에 형성된다. 각각의 로직 디바이스는 게이트 산화물(34)에 의해 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트(52)를 포함한다. 소스 및 드레인 영역들(84, 85)이 로직 게이트(52)의 양측에서 기판(10)에 형성되어, 그들 사이에 채널 영역(97)을 한정한다. 고전압 로직 디바이스들은 메모리 영역(14)의 선택 게이트들(52a) 및 소거 게이트들(52b)에 사용되는 것과 동일한 폴리 층(52)을 사용한다.
도 24c 및 도 24d에 도시된 바와 같이, FinFET 로직 디바이스들이 코어 로직 영역(18)에 형성된다. 각각의 로직 디바이스는, 기판(10)의 핀 형상 부분(10a)의 상부 및 측부 표면들에 형성되고 사이에 채널 영역(98)이 연장되는 소스 및 드레인 영역들(84, 86)을 포함한다. (금속으로 제조된) 코어 로직 게이트(70)는 핀 형상 기판 부분(10a)의 채널 영역의 상부 및 측부들 위에 그리고 그들을 따라 배치되고, 하이-K 유전체 층(68)에 의해 그들로부터 절연된다.
상기에 개시된 제조 방법은 많은 이점들을 갖는다. 첫째, 그것은 많은 메모리 셀 설계들에서 공통인 플로팅 게이트 위에서의 제어 게이트의 형성을 제거하고, 그 대신, 한 쌍의 플로팅 게이트들 사이에 형성되는 자가-정렬 소거 게이트에 의존하여, 메모리 셀의 전체 높이를 감소시키는 것을 돕는다. 둘째, 그것은 기판의 표면의 평면 부분 위에 형성된 메모리 셀들을, 동일한 기판의 핀 형상 표면 부분들 위에 형성되는 FinFET 로직 디바이스들과 (기판 상의 그러한 로직 디바이스들의 밀도를 감소시킬 필요 없이 채널 영역 및 대응하는 로직 게이트의 유효 표면적을 향상시키기 위해) 통합한다. 셋째, 폴리 평탄화를 통해 메모리 셀들을 제조하고, 이어서, FinFET 로직 디바이스들이 형성되는 동안, 절연부의 블로킹 층으로 메모리 셀 구조물을 보호하면서 메모리 셀 형성을 중지하고, 이어서, 절연부의 블로킹 층을 제거하고 메모리 셀 형성을 완료함으로써, 메모리 디바이스들이 FinFET 로직 디바이스들의 형성에 악영향을 미치지 않고서 형성되고, 그 역도 성립된다. 마지막으로, 메모리 셀 형성을 완료함에 있어서, 메모리 셀 선택 및 소거 게이트들에 사용되는 동일한 폴리 층이 또한 HV 로직 게이트들에 사용되는데, 이는 제조를 단순화한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (13)

  1. 메모리 디바이스를 형성하는 방법으로서,
    기판의 제1 표면 영역 위에 있으면서 그로부터 절연되는 이격된 제1 전도성 블록들의 쌍들을 형성하는 단계 - 상기 이격된 제1 전도성 블록들의 각각의 쌍에 대해, 상기 제1 전도성 블록들 사이의 영역은 내부 영역을 한정하고, 상기 제1 전도성 블록들 외측의 영역들은 외부 영역들을 한정함 -;
    각각 상기 기판 내로서 상기 내부 영역들 중 하나의 내부 영역에 배치되는 복수의 소스 영역들을 형성하는 단계;
    각각 상기 소스 영역들 중 하나의 소스 영역 위에 배치되면서 그로부터 절연되는 제2 전도성 블록들을 형성하는 단계;
    각각 상기 외부 영역들 중 하나의 외부 영역에 배치되며, 상기 기판 위에 배치되면서 그로부터 절연되는 제3 전도성 블록들을 형성하는 단계;
    상기 제1, 제2 및 제3 전도성 블록들 위에 보호 층을 형성하는 단계;
    상기 보호 층을 형성하는 단계 이후:
    상기 기판의 핀(fin)들을 형성하기 위해 상기 기판의 제2 표면 영역에서 실리콘 에칭을 수행하는 단계, 및
    각각 상기 기판의 핀들 중 하나의 핀의 상부 및 측부 표면들을 따라 연장되면서 그들로부터 절연되는 제4 전도성 블록들을 형성하는 단계; 및
    상기 실리콘 에칭을 수행하는 단계 및 상기 제4 전도성 블록들을 형성하는 단계 이후:
    상기 보호 층을 제거하는 단계,
    상기 제3 전도성 블록들 각각의 중간 부분을 선택적으로 제거하기 위해 에칭을 수행하는 단계,
    각각 상기 기판에 배치되고 상기 제3 전도성 블록들 중 하나의 전도성 블록에 인접한 복수의 드레인 영역들을 형성하는 단계, 및
    상기 기판의 각각의 핀들에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 기판의 핀들 각각에 대해, 상기 제4 전도성 블록은 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배치되는, 방법.
  3. 청구항 1에 있어서,
    상기 제2 및 제3 전도성 블록들을 형성하는 단계는,
    상기 기판 위에 전도성 재료의 층을 형성하는 단계; 및
    화학적 기계적 연마 공정을 수행하여, 상기 전도성 재료의 층의 상부 표면을 평탄화하는 단계를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 제4 전도성 블록들은 하이(high)-K 유전체 층에 의해 상기 기판의 핀들의 상기 상부 및 측부 표면들로부터 절연되는, 방법.
  5. 청구항 4에 있어서,
    상기 제4 전도성 블록들은 금속 재료를 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 제1, 제2, 및 제3 전도성 블록들은 폴리실리콘 재료를 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 기판의 제3 표면 영역 위에 있으면서 그로부터 절연되는 제5 전도성 블록들을 형성하는 단계; 및
    상기 제5 전도성 블록들에 인접한 상기 기판의 상기 제3 표면 영역에 제3 소스 영역들 및 제3 드레인 영역들을 형성하는 단계를 추가로 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 제2, 제3, 및 제5 전도성 블록들을 형성하는 단계는,
    상기 기판의 제1 표면 영역 상에 제1 산화물 층을 형성하는 단계;
    상기 기판의 제3 표면 영역 상에 제2 산화물 층을 형성하는 단계; 및
    폴리실리콘 증착 공정을 이용하여 상기 제1 및 제2 산화물 층들 상에 폴리실리콘의 층을 형성하는 단계를 포함하고,
    상기 제3 전도성 블록들 각각의 중간 부분을 선택적으로 제거하는 상기 에칭을 수행하는 단계는, 상기 제2 산화물 층 위의 상기 폴리실리콘 층의 선택된 부분들을 제거하는 단계를 추가로 포함하고,
    상기 제2 산화물 층은 상기 제1 산화물 층의 두께보다 큰 두께를 갖는, 방법.
  9. 메모리 디바이스를 형성하는 방법으로서,
    기판의 제1 표면 영역 위에 있으면서 그로부터 절연되는 이격된 제1 전도성 블록들의 쌍들을 형성하는 단계 - 상기 이격된 제1 전도성 블록들의 각각의 쌍에 대해, 상기 제1 전도성 블록들 사이의 영역은 내부 영역을 한정하고, 상기 제1 전도성 블록들 외측의 영역들은 외부 영역들을 한정함 -;
    각각 상기 기판 내로서 상기 내부 영역들 중 하나의 내부 영역에 배치되는 복수의 소스 영역들을 형성하는 단계;
    상기 기판의 제1 표면 영역 상에 그리고 상기 기판의 제2 및 제3 표면 영역 상에 제1 산화물 층을 형성하는 단계;
    상기 기판의 제1 표면 영역으로부터 상기 제1 산화물 층을 제거하는 단계;
    상기 기판의 제1 표면 영역 상에 제2 산화물 층을 형성하는 단계;
    상기 기판의 제1, 제2 및 제3 표면 영역들 위에 폴리실리콘 층을 형성하는 단계;
    상기 기판의 제1 표면 영역 위에서 상기 폴리실리콘 층의 상부 표면을 평탄화하여, 각각 상기 소스 영역들 중 하나의 소스 영역 위에 배치되면서 그로부터 절연되는 상기 폴리실리콘 층의 제1 블록들, 및 각각 상기 외부 영역들 중 하나의 외부 영역으로서 상기 제2 산화물 층 상에 배치되는 상기 폴리실리콘 층의 제2 블록들을 남기는 단계;
    상기 제1 전도성 블록들 위로서 상기 폴리 실리콘 층의 제1 및 제2 블록들 위에 보호 층을 형성하는 단계;
    상기 보호 층을 형성하는 단계 이후:
    상기 기판의 제2 표면 영역으로부터 상기 폴리실리콘 층 및 상기 제1 산화물 층을 제거하는 단계,
    상기 기판의 핀들을 형성하기 위해 상기 기판의 제2 표면 영역에서 실리콘 에칭을 수행하는 단계, 및
    각각이 상기 기판의 핀들 중 하나의 핀의 상부 및 측부 표면들을 따라 연장되면서 그들로부터 절연되는 제2 전도성 블록을 형성하는 단계; 및
    상기 실리콘 에칭을 수행하는 단계 및 상기 제2 전도성 블록들을 형성하는 단계 이후:
    상기 보호 층을 제거하는 단계,
    상기 폴리실리콘의 제2 블록들 각각의 중간 부분, 및 상기 기판의 제3 표면 영역 위의 폴리실리콘 층의 선택된 부분들을 선택적으로 제거하는 에칭을 수행하여, 상기 폴리실리콘의 제3 블록들을 남기는 단계,
    각각 상기 기판에 배치되고 상기 폴리실리콘의 제2 블록들 중 하나의 블록에 인접한 복수의 드레인 영역들을 형성하는 단계,
    상기 기판의 각각의 핀들에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계, 및
    상기 폴리실리콘의 제3 블록들에 인접한 상기 기판의 상기 제3 표면 영역에 제3 소스 영역들 및 제3 드레인 영역들을 형성하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 제2 산화물 층은 상기 제1 산화물 층의 두께보다 큰 두께를 갖는, 방법.
  11. 청구항 9에 있어서,
    상기 기판의 핀들 각각에 대해, 상기 제2 전도성 블록은 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배치되는, 방법.
  12. 청구항 9에 있어서,
    상기 제2 전도성 블록들은 하이-K 유전체 층에 의해 상기 기판의 핀들의 상기 상부 및 측부 표면들로부터 절연되는, 방법.
  13. 청구항 12에 있어서,
    상기 제2 전도성 블록들은 금속 재료를 포함하는, 방법.
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