CN101273440A - 基于finFET的非易失性存储器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000003475 lamination Methods 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
一种位于衬底层(2)上的非易失性存储器，包括源和漏区(3)以及沟道区(4)。所述源和漏区(3)以及所述沟道区(4)设置在所述衬底层(2)上的半导体层(20)中。沟道区(4)呈鳍状，在源和漏区(3)之间纵向(X向)地延伸。沟道区(4)包括两个鳍部分(4a，4b)以及鳍内间隔(10)，所述鳍部分(4a、4b)沿纵向(X向)延伸并且间隔开，所述鳍内间隔(10)位于所述鳍部分(4a、4b)之间；以及电荷存储区(11，12；15，12)位于鳍部分(4a，4b)之间的鳍内间隔(10)中。
Description
技术领域
本发明涉及一种基于FinFET的非易失性存储器。
同时，本发明涉及一种制造该存储器的方法。
背景技术
出于尺寸的原因，在65nm及以下设计规则器件中使用平面MOSFET结构由于所谓的短沟道效应而变得越来越复杂。
应用finFET结构可以获得器件的性能的提高。
在finFET中，绝缘层(相对较窄)顶部上，在源和漏区之间产生硅线(鳍)作为沟道。然后，产生穿过鳍的线形控制栅极。通过一个薄栅氧化膜与鳍隔离的所述控制栅极围绕(在截面上)在所述鳍的侧壁和顶部外面，以从鳍沟道上的栅极获得相对较大的场效应。
对于闪速存储器，US2005/013983A1中已经公开了上述finFET结构的应用。将电荷俘获层定位于控制栅极和鳍材料(fin material)之间。这里，将电荷俘获叠层定位于鳍的顶部上。控制栅极层与电荷俘获叠层轮廓邻接，同时覆盖在上述鳍的侧壁以便形成侧壁晶体管。
不利的是，在现有技术的finFET闪速存储器制造期间，鳍结构及其顶部上的电荷俘获叠层的形成要求相对高精度的光刻技术，以保证鳍和电荷俘获叠层的尺寸分别具有最小的变动，因为这种尺寸变动将强烈地影响finFET存储器的电性能。
此外，鳍沟道和电荷俘获叠层间相对较小的接触区域将在存储器感测(读取)操作中期间导致相对较小的电流，可能要求对信号的额外放大。不利地是，用于放大的电路要求在半导体衬底上额外的封装。尤其是对于现有技术的器件，特别是相对较小的鳍尺寸，单位单元的较低电流电平不利地限制了器件的速度。
发明内容
本发明的目的是提供一种基于finFET的非易失性存储器，该存储器需要的光刻技术不甚严格，同时可以减小鳍和/或电荷俘获叠层的尺寸影响。
本发明涉及如权利要求所限定的基于finFET的存储器。本发明涉及衬底层上的非易失性存储器，包括源区、漏区和沟道区；
上述源区、漏区和沟道区排列在衬底层上的半导体层中；
沟道区呈鳍状，在源和漏区之间纵向地延伸；
其中，所述沟道区包括纵向延伸并且彼此间隔开的两个鳍部分以及位于所述鳍部分之间的鳍内间隔。电荷存储区位于所述鳍部分之间的鳍内间隔。
有利地，在根据本发明的非易失性存储器中，对鳍部分的位置和它们的及尺寸提供了更好的控制：减小了由误差造成的尺寸变动，因为存储器内的鳍部分之间的距离由沟道或鳍内间隔的宽度限定。
同时，本发明还涉及这种在衬底层上基于finFET存储器的制造方法，所述方法包括：
在衬底层上设置半导体层；
在半导体层中形成源和漏区以及沟道区，所述沟道区呈鳍状，并且在源和漏区之间纵向延伸；
在鳍状沟道区内形成两个鳍部分，所述鳍部分沿纵向延伸并且彼此间隔开，其中鳍内间隔位于所述鳍部分之间；以及
将电荷存储区设置在所述鳍部分之间的鳍内间隔中。
此外，本发明涉及包含至少一个上述非易失性存储器的存储器阵列。
同时，本发明涉及包括至少一个上述非易失性存储器的半导体器件。
附图说明
下面将结合附图对本发明进行详细描述，图中所示的是本发明的示例实施例。本领域的普通技术人员应该理解本发明其他可选或等效实施例可以在不背离本发明真实精神的前提下设计实施，发明范围仅由所附权利要求限制。
图1示出了根据本发明中的基于finFET的存储器的布局透视图；
图2示出了图1的基于finFET的存储器的截面图；
图3示出了图1所示基于finFET的存储器在经历制造步骤后的截面图；
图4示出了图1所示基于finFET的存储器在随后的制造步骤之后的截面图；
图5示出了图1所示基于finFET的存储器在另外的制造步骤之后的截面图；
图6示出了第一实施例中基于finFET的存储器的截面图；
图7示出了第二实施例中基于finFET的存储器的截面图；
图8示出了根据第三实施例的基于finFET的存储器的截面图；以及
图9示出了根据第四个实施例的基于finFET的存储器的截面图。
具体实施方式
图1示出了根据本发明中的基于finFET的存储器的实施例的布局透视图。
finFET结构1位于在绝缘层2上，例如二氧化硅层或SOI(绝缘体上的硅)晶片的BOX层(掩埋氧化物层)。
finFET结构1包括源和漏区3，以及位于源和漏区之间、并且将其互连的(相对较窄)的线或鳍4。源区、漏区和鳍区3、4均由硅半导体材料组成。鳍区4的截面大体上呈矩形，具有侧壁部分和顶部部分。根据本发明，鳍区4包括两个纵向延伸并且彼此间隔开的鳍部分，其中鳍内间隔(未示出)位于这两个鳍部分之间。
具有两个彼此间隔开的鳍部分和鳍内间隔的鳍区4将在下面详细描述。
典型地，鳍4的长度在30-50nm之间，鳍4的宽度等于或小于长度。
栅极5位于源和漏区3之间的绝缘层上，并且在鳍4上方沿Y方向延伸，所述Y方向与鳍4的长度方向X大体上垂直。栅极5通过栅氧化层(未示出)与鳍4分离。
栅极5可以由沉积工艺生成，其中通过光刻限定了合适的掩模可由光刻法限定。
在该示例中，栅极5示出为呈薄线形层，但是可选地它也可以是片状，这取决于它的高度(Z向)和鳍4高度的比较。
栅极材料可以是任何合适的材料，例如掺杂半导体多晶硅或金属。
下面将结合图2-图7详细描述根据本发明的存储器的制造方法。
图2示出了图1的基于finFET的存储器在制造步骤之后的截面图。
在SOI衬底(SOI：绝缘体2上的硅20)上，使用沟槽掩模(未示出)在半导体硅层20中刻蚀沟槽10。其次，沉积包括二氧化硅的绝缘层11，所述绝缘层11覆盖在硅层20的顶部表面21以及沟槽10的侧壁22和底面23。然后，按照这样的方式沉积多晶硅层12，使其填充沟槽10并且覆盖在硅层(20)周围的顶部表面(21)。
在替代步骤中，代替绝缘层11，沉积由第一电介质层、电荷俘获层和第二电介质层组成的的电荷俘获叠层15。一种众所周知的电荷俘获叠层是所谓的ONO叠层，它由二氧化硅层、氮化硅层和第二二氧化硅层组成。代替二氧化硅，电荷俘获叠层15中的任一个电介质层都可以由高K材料组成，例如氧化铪HfO2、硅酸铪HfxSi1-xO2(0≤x≤1)、氮化硅酸铪HfSiON、氧化铝Al2O3或者氧化锆ZrO2。
图3示出了图1所示基于finFET的存储器在下一个制造步骤之后的截面图。
随后，为了平面化该结构，对其进行化学机械抛光工艺(CMP)以去除多晶硅12，接着利用湿法刻蚀从硅层20的顶部表面21上去除绝缘层11(或者电荷俘获叠层15)。在沟槽区10中，在内侧壁和底部壁上，绝缘层11(或者电荷俘获叠层15)以及多晶硅线12仍然保留。在平面化(CMP和湿法刻蚀)后，多晶硅线12的顶部表面与硅层20的顶部表面21大体上水平。
然后，在沟槽区10上方限定掩模M1：掩模层M1覆盖沟槽区10，并其在其顶部表面上延伸以覆盖与沟槽10的侧壁22相邻的硅层20的周边部分。
此外，掩模M1是这样的形状，使得还覆盖源和漏区3。
图4示出了图1所示的基于finFET的存储器在另外的制造步骤之后的截面图。
执行干法刻蚀工艺以去除未被掩模M1覆盖的那部分硅层20。通过刻蚀，获得了半导体层20的自由表面24，所述自由表面实际上与沟槽区10的底面23在同一平面上。
随后，去除掩模M1。由于掩模M1在沟槽区10外的那部分硅层20上延伸，在与绝缘层11(或电荷俘获叠层15)相邻的区域中形成两个线形硅区域或者鳍部分4a、4b，并且在沟槽区10中形成多晶硅线12。在该干法刻蚀步骤期间，已经形成了源和漏区3。
因此，鳍区4包括与鳍内间隔10间隔开两个的鳍部分4a、4b，即位于这两个鳍部分之间的沟槽10。每个鳍部分4a、4b都是在源和漏区之间沿长度方向延伸，并且每个鳍部分4a、4b都具有开口末覆盖的侧壁25，从自沟槽或鳍内间隔10向外。
在根据本发明的基于finFET的存储器中，与电荷存储区(即多晶硅12或电荷俘获叠层15)接触的鳍区4的面积相对较大，这有利于产生相对较大的每单元电流。
图5示出了图1所示的基于finFET的存储器在另外的制造步骤之后的截面图。
在另一步中，顶部表面24、鳍部分4a、4b的开口侧壁25、鳍内间隔10顶部表面26处的电介质层11(或电荷俘获叠层15)的末端区域以及鳍内间隔10中多晶硅线12的顶部表面26均被栅氧化层13覆盖。在栅氧化层13形成后，沉积第二多晶硅层14以覆盖该结构。
图6示出了第一实施例中的基于finFET的存储器的截面图。
在对第二多晶硅层14构图之后，形成了栅极G，所述栅极围绕鳍部分4a、4b，电介质层11的末端区域以及鳍内间隔10中的多晶硅线12，其中栅氧化层13用于将鳍部分4a、4b、电介质层11的末端区域以及多晶硅线12与栅极G分离。
在第一实施例中，非易失性存储器具有电荷存储区11、12，包括绝缘层11和鳍内间隔10中的多晶硅线12，所述鳍内间隔作为用于电荷存储的浮置栅极FG。在第一实施例中，栅极G作为控制栅极。
有利地，上述方法提供了一种非易失性存储器，其中由于对光刻工艺没有那么严格的要求，获得了对对鳍部分4a、4b的位置将其尺寸更好的控制。值得注意的是，代替使用鳍4a，4b的尺寸的直接限定，通过重叠沟槽掩模和掩模M1，也就是沟槽掩模与掩模M1的尺寸差来限定鳍部分4a、4b，同时维持这两个掩模的适当对齐。这种方法减少了可能由于鳍部分4a、4b的直接限定期间的未对齐导致的变动。
典型地，鳍部分4a、4b的高度为30-100nm之间。鳍部分4a、4b的宽度等于或小于鳍部分4a、4b的高度。鳍内间隔10的宽度为50-150nm之间。栅氧化层13的厚度为1-10nm之间。
绝缘层11的厚度为4-10nm之间。栅极14的厚度G为50-150nm之间。
图示出了是第二实施例中的基于finFET的存储器的截面图。
在对第二多晶硅层12构图之后，形成栅极G，所述栅极G包围在鳍部分4a、4b的外部侧壁25、电荷俘获叠层15的末端区域和多晶硅线12，栅氧化层13用于将鳍部分4a、4b、电荷俘获叠层15的末端区域和多晶硅线12与栅极G分离。
在第二实施例中，非易失性存储器具有电荷存储区15、12，它包括在鳍部分4a、4b加上鳍内间隔10的底面23以及鳍内间隔10中的多晶硅层之间插入的的电荷俘获叠层15。
典型地，鳍部分4a、4b的高度为30-100nm之间。鳍部分4a、4b的宽度等于或小于鳍部分4a、4b的高度。鳍内间隔10的宽度约为50-150nm之间。栅氧化层13的厚度为1-10nm之间。
电荷俘获叠层15中的第一二氧化硅电介质层的厚度为1-3nm之间。电荷俘获叠层15的电荷俘获氮化硅层的厚度为4-10nm之间。电荷俘获叠层15的第二二氧化硅电介质层的厚度为4-25nm之间。栅极14的厚度G为50-150nm之间。
在另外的后端处理中，可以形成钝化层(未示出)，在钝化层中可能形成与源和漏区3、栅极G或如第二实施例所应用的与控制栅极CG相连的触点(未示出)，这对于本领域的普通技术人员是公知的。
图8示出了根据第三实施例的基于finFET的存储器的截面图。
在第三实施例中，按照这样的方式进行顶部表面21的刻蚀，使得刻蚀之后，自由表面24实质上将低于鳍内间隔区10的底面23。为了表示底面23和自由表面24之间的差别，图8中用水平虚线示出了与底面23相同的位置。按照这种方式，操作中可以获得自由表面和鳍部分4a、4b之间的角落区域中电场的更好控制。这保证了控制栅极对低于鳍内间隔区10的鳍的底部区域具有更好的控制(低于由硅组成的鳍内间隔10的底部区域)。
典型地，刻蚀导致自由表面24与鳍内间隔10的底面23之间的高度差在30-100nm左右。其他大小和尺寸可参考图6或图7的描述。
注意，在本实施例中，多晶硅线12或者可以是浮置栅极或者可以是控制栅极。依赖于多晶硅线12作为浮置栅极FG还是控制栅极CG，将绝缘层11或电荷俘获叠层15插入到鳍部分4a、4b和多晶硅线12之间。如果将多晶硅线12用作浮置栅极FG，栅极14、G则为控制栅极。如果多晶硅线12用作控制栅极CG来控制电荷俘获叠层15中的电荷存储，则栅极14，G则为存取栅极。
图9示出了根据第四实施例的基于finFET的存储器的截面图。
在第四实施例中，按照这样的方式进行顶部表面21的刻蚀：在刻蚀后，硅层20的自由表面24将低于鳍内间隔区10的底面23，同时，获得了鳍区域4a、4b的底切口(undercut)。该底切口可以通过在开口侧壁25上的隔板获得，如图4和图5所示，并且随后应用各向同性(湿法)刻蚀以刻蚀掉隔板下面的硅。为了表示底面23和自由表面24的之间差别，图9中用水平虚线表示与底面相同的位置。
典型地，刻蚀工艺导致自由表面24与鳍内间隔10的底面23之间的高度差在30-100nm左右。鳍部分4a、4b的底切口略小于钻蚀，即小于每个鳍部分的宽度。其他大小和尺寸可参考图6或图7的描述。
同样，与第三实施例类似，操作中，在自由表面和鳍部分4a、4b之间的角落区域中获得了的电场的更好控制。
注意，在本实施例中，多晶硅线12可以作为浮置栅极FG或控制栅极CG。如果多晶硅线用作浮置栅极FG，栅极14、G则作为控制栅极。如果多晶硅线12用作控制栅极CG以控制电荷俘获叠层15中的电荷存储，在栅极14、G则作为存取栅极。
最后，需要注意的是，在本实施例中，控制栅极CG与电荷俘获叠层15(例如ONO叠层)联合使用，可以减小存储器单元的读取扰动，因为控制栅极CG仅用于电荷俘获叠层15的充放电。
由于每个单元所提供的相对较大的电流(读取期间)，与现有技术相比，对根据本发明的存储器阵列中放大电路的要求有所降低。典型地，与新型存储器占用区域相比，这种电路的封装比现有技术小。
Claims (17)
1.一种位于衬底层(2)上的非易失性存储器，包括源和漏区(3)以及沟道区(4)；
所述源和漏区(3)以及所述沟道区(4)设置在所述衬底层(2)上的半导体层(20)中；
沟道区(4)呈鳍状，在源和漏区(3)之间纵向(X)地延伸；
其中，沟道区(4)包括两个鳍部分(4a，4b)以及鳍内间隔(10)，所述鳍部分(4a、4b)沿纵向(X)延伸并且间隔开，所述鳍内间隔(10)位于所述鳍部分(4a、4b)之间；以及
电荷存储区(11，12；15，12)位于鳍部分(4a，4b)之间的鳍内间隔(10)中。
2.根据权利要求1中所述的非易失性存储器，其中，栅氧化层(13)覆盖鳍部分(4a，4b)以及鳍内间隔(10)中的电荷存储区(11，12；15，12)；
栅极层(14，G)围绕鳍部分(4a，4b)以及电荷存储区(11，12；15，12)，所述栅氧化层(13)将鳍部分(4a，4b)和电荷存储区(11，12；15，12)与栅极(14，G)分离。
3.根据权利要求2中所述的非易失性存储器，其中，所述电荷存储区(11，12)包括电介质层(11)和多晶硅层(12)；所述电介质层(11)插入到鳍部分(4a，4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12)之间，在操作期间多晶硅层(12)配置作为浮置栅极(FG)，所述栅极(14，G)配置作为控制栅极(CG)。
4.根据权利要求2中所述的非易失性存储器，其中，电荷存储区(15，12)包括电荷俘获叠层(15)和多晶硅层(12)；电荷俘获叠层(15)插入到鳍部分(4a，4b)加上鳍内间隔(10)的底面(23)和多晶硅层(12)之间；电荷俘获叠层(15)包括第一电介质层、电荷俘获层和第二电介质层，在操作期间多晶硅层(12)配置作为控制栅极(CG)，所述栅极(14，G)作为存取栅极。
5.根据权利要求4中所述的非易失性存储器，其中，所述电荷俘获层为氮化硅层。
6.根据权利要求4或5中所述的非易失性存储器，其中，所述第一和第二电介质层包括二氧化硅或高K材料。
7.根据任一前述权利要求中所述的非易失性存储器，其中，所述半导体层(20)的自由表面(24)低于所述鳍内间隔(10)的底面(23)。
8.根据任一前述权利要求中所述的非易失性存储器，其中，所述半导体层(20)的自由表面(24)低于鳍内间隔(10)的底面(23)，并且在所述自由表面(24)附近的鳍部分(4a，4b)的较低区域处存在底切口。
9.一种位于衬底层(2)上的非易失性存储器的制造方法，包括：
在衬底层(2)上设置半导体层(20)；
在半导体层(20)中形成源和漏区(3)以及沟道区(4)，所述沟道区(4)呈鳍状，并且在源和漏区(3)之间纵向(X)延伸；
在鳍状沟道区(4)内形成两个鳍部分(4a，4b)，所述鳍部分(4a，4b)沿纵向延伸(X)并且彼此间隔开，其中鳍内间隔(10)位于所述鳍部分(4a，4b)之间；以及
将电荷存储区(11，12；15，12)设置在鳍部分(4a，4b)之间的鳍内间隔(10)中。
10.根据权利要求9中所述的非易失性存储器的制造方法，其中，所述方法包括：
使用沟槽掩模在半导体层(20)中刻蚀出沟槽(10)作为鳍内间隔(10)；
沉积叠层(11，12；15，12)，用于在鳍内间隔(10)中形成电荷存储区；
按照这样的方式平面化所述叠层(11，12；15，12)，使得所述叠层的顶部表面实质上与所述半导体层(20)的顶部表面(21)水平；
在已平面化的叠层(11，12；15，12)以及与沟槽(10)相邻的半导体层(20)的周边区域上设置掩模(M1)；以及
刻蚀未被所述掩模(M1)覆盖的半导体层(20)以形成鳍部分(4a，4b)。
11.根据权利要求10中所述的非易失性存储器的制造方法，其中，所述方法还包括刻蚀所述半导体层(20)，用于设置半导体层(20)的自由表面(24)，所述自由表面(24)与沟槽(10)的底面(23)实质上在同一水平面上。
12.根据权利要求10中所述的非易失性存储器的制造方法，其中，该方法还包括刻蚀半导体层(20)，用于设置半导体层(20)的自由表面(24)，所述自由表面(24)实质上位于低于沟槽(10)的底面(23)的水平面上。
13.根据权利要求12中所述的非易失性存储器的制造方法，其中，所述方法还包括刻蚀所述半导体层(20)，用于设置鳍部分(4a，4b)的底切口(18)。
14.根据权利要求9至13中任一项所述的非易失性存储器的制造方法，其中所述方法还包括：
设置栅氧化层(13)，覆盖鳍部分(4a，4b)和鳍内间隔(10)中的电荷存储区(11，12；15，12)；
设置围绕鳍(4a，4b)和电荷存储区(11，12；15，12)的栅极层(14，G)，栅氧化层(13)将鳍部分(4a，4b)和电荷存储区(11，12；15，12)与栅极(14，G)分离。
15.根据权利要求9至14中任一项所述的非易失性存储器的制造方法，其中所述方法还包括：
设置钝化层，用于覆盖所述非易失性存储器；
形成触点，所述触点穿过所述钝化层至少达到源和漏区(3)以及栅极(14，G)。
16.一种存储器阵列，包括根据权利要求1至8中任一项所述的至少一个非易失性存储器。
17.一种半导体器件，包括根据权利要求1至8中任一项所述的至少一个非易失性存储器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05108975 | 2005-09-28 | ||
| EP05108975.3 | 2005-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101273440A true CN101273440A (zh) | 2008-09-24 |
| CN100590799C CN100590799C (zh) | 2010-02-17 |
Family
ID=37728194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200680035421A Expired - Fee Related CN100590799C (zh) | 2005-09-28 | 2006-09-26 | 基于finFET的非易失性存储器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8063427B2 (zh) |
| EP (1) | EP1932171B1 (zh) |
| JP (1) | JP2009510720A (zh) |
| CN (1) | CN100590799C (zh) |
| AT (1) | ATE534140T1 (zh) |
| TW (1) | TW200721510A (zh) |
| WO (1) | WO2007036874A1 (zh) |
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-
2006
- 2006-09-26 EP EP06821149A patent/EP1932171B1/en not_active Not-in-force
- 2006-09-26 WO PCT/IB2006/053489 patent/WO2007036874A1/en active Application Filing
- 2006-09-26 AT AT06821149T patent/ATE534140T1/de active
- 2006-09-26 CN CN200680035421A patent/CN100590799C/zh not_active Expired - Fee Related
- 2006-09-26 US US12/067,992 patent/US8063427B2/en active Active
- 2006-09-26 TW TW095135614A patent/TW200721510A/zh unknown
- 2006-09-26 JP JP2008531875A patent/JP2009510720A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1932171B1 (en) | 2011-11-16 |
| EP1932171A1 (en) | 2008-06-18 |
| WO2007036874A1 (en) | 2007-04-05 |
| US20080203462A1 (en) | 2008-08-28 |
| ATE534140T1 (de) | 2011-12-15 |
| JP2009510720A (ja) | 2009-03-12 |
| CN100590799C (zh) | 2010-02-17 |
| US8063427B2 (en) | 2011-11-22 |
| TW200721510A (en) | 2007-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100217 Termination date: 20160926 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |