CN100541723C - 双栅极非易失性存储器及其制造方法 - Google Patents
双栅极非易失性存储器及其制造方法 Download PDFInfo
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Abstract
本发明涉及一种位于衬底层上的非易失性存储器，该衬底层包括半导体源区和漏区、半导体沟道区、电荷存储叠层和控制栅极；沟道区呈鳍状，具有两个侧壁部分和顶部区，并且在所述源区和所述漏区之间延伸；电荷存储叠层位于所述源区和所述漏区之间，并且在鳍状沟道区上方延伸，并与所述鳍状沟道区的长度方向垂直；控制栅极与电荷存储叠层接触，其中将存取栅极设置为与一个侧壁部分相邻，并由间层栅氧化层分离，电荷存储叠层与鳍状沟道区在另一个侧壁部分上接触，并通过间层栅氧化层与沟道隔离。
Description
技术领域
本发明涉及双栅级非易失性存储器。
同时本发明还涉及该存储器的制造方法。
背景技术
出于缩放的原因，在65nm及以下设计规则器件中使用平面MOSFET结构由于所谓的短沟道效应而变得越来越复杂。
应用finFET结构可以获得器件的性能的提高。在finFET中，绝缘层(相对较窄)顶部上，在源区和漏区之间产生硅线(鳍)作为沟道。然后，产生穿过鳍的线形控制栅极。通过一个薄栅氧化膜与鳍隔离的所述控制栅极围绕(在截面上)在所述鳍的侧壁和顶部外面，以从鳍沟道上的栅极获得相对较大的场效应。
对于闪速存储器，US6,768,158中已经公开了一种如上所述的finFET结构的应用。电荷俘获层定位于控制栅极和鳍材料之间。此时，电荷俘获层沿着所述鳍的侧壁和顶部与鳍的轮廓一致。电荷俘获层叠层包括多晶硅浮置栅极或者二氧化硅-氮化硅-二氧化硅叠层以俘获电荷。在控制栅极的控制下，载流子可以从沟道输送到电荷俘获层从而在闪速存储器单元中写入(编入)数据。电荷输送的这种机制取决于电荷俘获叠层的种类：对于多晶硅浮置栅极输送，电荷输送机制为热载流子注入或直接隧穿；对于氮化硅层，其机制为载流子直接隧穿。
同时，反向操作以从电荷俘获层擦除数据(电荷)是可行的。另外，感测或读取操作可行，用于检测电荷是否被存储在电荷俘获层。所述非易失性存储元件的结构具有以下缺点：在电荷俘获叠层上的数据保持也就是电荷保持受到感测传感电荷(读取存储数据)的上述方法的不利影响。在US6,768,158的finFET中，感测电荷是通过于用于存储电荷的相同控制栅极完成的。通过于阈值电压进行比较，可以确定存储了什么数据(如比特值0或1)。不利地，该感测操作包含控制栅极的偏置，这将刺激已存储的电荷从电荷俘获层泄露出去。
发明内容
本发明旨在提供一种双栅极非易失性存储器，其中强烈地减小了由于感测导致的数据保持性。
本发明涉及一种位于衬底层上的非易失性存储器，该衬底层包括半导体源区和漏区、半导体沟道区、电荷存储叠层和控制栅极；
沟道区呈鳍状，具有两个侧壁部分和顶部区，并且在所述源区和所述漏区之间延伸；
电荷存储叠层位于所述源区和所述漏区之间，并且在鳍状沟道区上方延伸，并与所述鳍状沟道区的长度方向实质上垂直；
控制栅极与电荷存储叠层接触，其中：
将存取栅极设置为与一个侧壁部分相邻，并由间层栅氧化层分离，以及
电荷存储叠层与鳍状沟道区在另一个侧壁上接触，并通过间层栅氧化层与沟道隔离。
有利地，通过在鳍一侧上设置存取栅极，另一侧上设置控制栅极，可以将感测功能与编程功能分离。这样，去除了在感测器件将电荷俘获层暴露到偏置电压，显著地增强了数据保持。
本发明涉及一种位于衬底层上的非易失性存储器的制造方法，所述方法包括：
形成半导体源区和漏区；
形成半导体沟道区，所述沟道区呈鳍状，具有两个侧壁部分和顶部区，并且在所述源区和所述漏区之间延伸；
形成栅氧化层，覆盖鳍的侧壁和顶部；
形成电荷存储叠层，该叠层位于所述源区和所述漏区之间，并且在鳍状沟道区上方延伸，并与所述鳍状沟道区的长度方向实质上垂直；以及
形成控制栅极，该控制栅极与所述电荷存储叠层接触，
其中所述方法还包括：
形成与一个侧壁部分相邻、并且由间层栅氧化物分离的存取栅极；以及
形成与另一个侧壁相邻的电荷存储叠层，用于与另一个侧壁部分上的鳍状沟道接触，所述电荷存储叠层通过间层栅氧化层与沟道分离。
附图说明
为了说明本发明，下面将描述本发明的器件和方法的优选实施例。本领域的普通技术人员应该理解本发明其他可选择或等效实施例可以在不背离本发明真实意图的前提下设计实施，发明范围仅限于所附权利要求书。
图1示出了finFET结构布局的透视图；
图2示出了图1的finFET结构的第一截面图；
图3示出了根据本发明的finFET结构的示意性截面图；
图4示出了根据本发明的finFET结构的示意性截面图；
图5示出了根据本发明的finFET结构的第一实施例的示意性截面图；以及
图6示出了根据本发明的finFET结构的第二实施例的示意性截面图。
具体实施方式
图1示出了finFET结构布局的透视图。
finFET结构1位于在绝缘层2上，例如二氧化硅层或SOI(绝缘体上硅)晶片的BOX(掩埋氧化物)层。
finFET结构1包括源区和漏区(3)，以及位于所述源区和所述漏区之间、连接这两个区域的(相对较窄)的线或鳍4。源区、漏区和鳍区(3和4)均由硅半导体材料组成。鳍区4截面呈矩形，具有两个侧壁部分4a、4b以及顶部部分4c。源区、漏区和鳍区3、4光刻工艺技术限定和形成。
典型地，鳍4的高度在30-100nm之间，鳍4的宽度等于或小于鳍的高度。典型地，鳍4的长度在70-100nm。
栅极5定位于源区和漏区3之间的绝缘层(2)上，并且在鳍4上方沿Y方向延伸，所述Y方向实质上与与鳍4的长度X方向垂直。该栅极5通过栅氧化层(未示出)与鳍4分离。
栅极5可以通过沉积工艺产生，在沉积工艺之后通过其中由光刻限定的合适掩模的光刻来限定合适的图案。
在本示例中，栅极5呈薄线形层，但是它也可以呈板状，取决于其高度(Z向)与鳍4高度的对比。
栅极材料可以是任意适合的材料：掺杂半导体(如多晶硅)或金属。
图2示出了图1的finFET结构的截面图。该截面取自鳍4的长度方向X。其中标有相同参考编号的实体表示与前面图中的等同的实体。
图3示出了根据本发明的finFET结构的示意性截面图。截面图显示绝缘层2顶部上的鳍4。栅极5通过其垂直部分5a和5b覆盖鳍4的侧壁4a和4b，通过其水平顶部部分5c覆盖在鳍4的顶部部分4c。
如上所述参考图1，栅极5与鳍4通过栅氧化层6分离。栅氧化层覆盖在鳍4的侧壁4a和4b上，以及顶部栅极部分6c覆盖在鳍4的顶部4c。栅氧化层6可以通过适合的氧化物生长工艺、或者或者通过沉积工艺形成，以形成作为栅极隔离层6的高K材料层。
图4示出了根据本发明的finFET结构的示意性截面图。
本发明的用于形成根据本发明的finFET结构的下一个步骤中，栅极5的水平顶部5c通过化学机械抛光(CMP)工艺或者回蚀工艺去除。
finFET结构现在包括双栅极结构，具有第一垂直栅极5a和第二垂直栅极5b。
如下所释，在去除栅极5的顶部部分5c期间，栅氧化层6的顶部栅极部分6c通常也被去除，但是如果需要也可以保留。
图5示出了根据本发明的finFET结构的第一实施例的示意性截面图。
在另外的步骤中，去除了垂直栅极5a和5b之一，例如第二垂直栅极5b。
首先，将适合的第一掩模限定在finFET结构的顶部上，以覆盖鳍4的顶部以及保留的垂直栅极5a。如果需要，可以在应用第一掩模之前，将薄氧化物层(未示出)设置在在鳍4的顶部区域上。
然后，利用干法或湿法刻蚀工艺去除未由第一掩模覆盖的第二垂直栅极5b和与第二垂直栅极5b相邻的鳍4侧壁4b上的栅氧化层6。这一步骤完成后，第一电介质层7通过二氧化硅的选择性生长形成于鳍4已暴露侧壁4b上。
随后，用毯式方法沉积第一层多晶硅。通过回蚀(干法刻蚀)多晶硅层，形成与鳍4相邻(但是通过第一电介质层7分离)的多晶硅隔板。
随后，用毯式方法沉积第二电介质层9。还是通过回蚀(干法刻蚀)第二电介质层，形成与多晶硅隔板8相邻的第二电介质材料隔板9。
优选地，在仍然存在用于覆盖鳍4的顶部和垂直栅极5a的第一掩模的时候，对第一电介质层、第一多晶硅层和第二电介质层进行沉积和构图。
最后，(用毯式方式)沉积控制栅极层10。同样，栅极材料可以是任何合适的材料：掺杂半导体或者金属。
第二掩模限定为用于去除finFET结构上方的控制栅极10。通过刻蚀限定了控制栅极10。现在，控制栅极10与第二电介质隔板9相邻。如果仍然存在，用于覆盖鳍4顶部和垂直栅极5a的所述掩模可同时使用第二掩模来去除。
至此，形成了具有存取栅极5a、沟道4、浮置栅极叠层7、8、9以及控制栅极10的finFET结构。浮置栅极叠层7、8、9包括一组与侧壁4b的平面平行的层，即第一电介质7、多晶硅电荷储存层8和第二电介质层9。
第一电介质层7与鳍4的侧壁4b直接相连。紧接着是与第一电介质层7相连的多晶硅电荷储存层8。最后是与多晶硅电荷储存层8相连的第二电介质层9。
将第一电介质7定位为与鳍4的侧壁4b直接相邻。接下来，将多晶硅电荷存储层8定位为与第一电介质相邻。
典型地，在第一实施例中，finFET结构的高度约等于或略小于SOI晶片硅顶层的厚度，即大约在30-150nm之间。存取栅极5a的厚度一般为50nm(侧壁上)左右。栅氧化层6的厚度有几个nm，约为1-8nm。鳍(沟道)(4)的宽度约在10-50nm。第一电介质层7的厚度在4-10nm。浮置栅极8的厚度约为50nm或更厚。第二电介质层8的厚度约为10-20nm之间。最后，(侧壁上的)控制栅极的厚度约为50nm或更厚。
图6示出了根据本发明的finFET结构的第二实施例的示意性截面图。
在第二实施例中，所述finFET结构包括ONO电荷俘获叠层，由第一二氧化硅层、氮化硅层和第二二氧化硅层组成。
所述ONO电荷俘获叠层的按照与第一实施例中的浮置栅极叠层类似方式形成。所述浮置栅极8通过毯式形式沉积氮化硅层由氮化硅隔板11来代替，然后通过回蚀以形成隔板形状。
然后，通过毯式方式沉积第三电介质层。仍然所述第三电介质层的干法刻蚀形成与多晶硅隔板11相邻的介电材料隔板12。如下所述，第二实施例中第三电介质层12的厚度一般小于第一个实施例中第三电介质层的厚度。
优选地，在用于覆盖鳍4的顶部和垂直栅极5a的第一掩模仍然存在的时候，对第二电介质层、氮化硅层和第二电介质层进行沉积和构图。
接下来，按照与第一实施例的控制栅极10类似的方式形成控制栅极层13。同样，栅极材料可以是任何合适的材料：掺杂半导体或金属。
根据第二实施例的形成finFET结构的其他所有步骤与参考图5描述的步骤类似。
这样，形成了具有存取栅极5a、沟道4、ONO电荷俘获叠层7、11、12以及控制栅极13的finFET结构。ONO电荷俘获叠层包括一组与侧壁4b的平面平行的叠层(所述组层是第一电介质层7)、用于电荷储存的氮化硅层11以及第二栅极电介质层12。
将第一电介质层7定位于与鳍4的侧壁4b直接相邻。接下来，将氮化硅层11定位为与第一电介质层7相邻。最后，将第二电介质12定位为与氮化硅层11相邻。
典型地，第二实施例中finFET结构的高度约等于或略小于SOI晶片的硅顶层的厚度，即约为30-150nm。存取栅极5a的厚度一般至少为60nm(侧壁上)。栅氧化层6的厚度为几个nm，约为1-8nm。鳍(沟道)4的宽度约在10-50nm。第二栅极电介质的厚度约为2nm。氮化硅层11厚度为4-7nm。第二电介质9的厚度为4-10nm。控制栅极厚度约为60nm或更厚(侧壁上)。
值得注意的是，如图4所示，在去除栅极5顶部5a期间，往往也去除了栅氧化层6的顶部部分，但是如果需要(例如工艺的原因)，也可以保留栅氧化层6的顶部。在包括ONO电荷俘获叠层的非易失性存储器的情况下，优选地，去除所述栅氧化物层6的顶部栅极部分6c以避免在鳍4顶部部分4c上的ONO叠层的形成。在包括浮置栅极的非易失性存储器件的情况下(即在第一实施例中)，顶部栅极部分6c可以保留在在鳍4的顶部上。
Claims (15)
1.一种位于衬底层上(2)的非易失性存储器，包括半导体源区和漏区(3)、半导体沟道区(4)、电荷存储叠层(7，8，9；7，11，12)和控制栅极(10，13)；
沟道区(4)呈鳍状，具有两个侧壁部分(4a、4b)和顶部部分(4c)，并且在所述源区和所述漏区之间延伸；
电荷存储叠层(7，8，9；7，11，12)位于所述源区和所述漏区(3)之间，并且在鳍状沟道区(4)上方延伸，并与所述鳍状沟道区(4)的长度方向(X)实质上垂直；
控制栅极(10；13)与电荷存储叠层(7，8，9；7，11，12)接触，其中：
将存取栅极(5a)设置为与一个侧壁部分(4a)相邻，并由间层栅氧化层(6)分离，以及
电荷存储叠层(7，8，9；7，11，12)与鳍状沟道区(4)在另一个侧壁部分(4b)上接触，并通过间层栅氧化层(6)与沟道(4)隔离；
其中电荷存储叠层(7，8，9)包括一组与另一个侧壁部分(4b)的平面平行的叠层，所述组叠层是第一电介质层(7)、浮置栅极层(8)和第二电介质层(9)；浮置栅极层配置用于存储电荷。
2.根据权利要求1所述的非易失性存储器，其中电荷存储叠层(7，8，9)包括一组与另一个侧壁部分(4b)的平面平行的叠层，所述组叠层是第一电介质层(7)、氮化硅层(11)和第二电介质层(12)；氮化硅层配置用于存储电荷。
3.根据权利要求2所述的非易失性存储器，其中所述氮化硅层(11)为隔板。
4.根据权利要求1所述的非易失性存储器，其中所述浮置栅极层(8)为隔板。
5.根据权利要求1或2所述的非易失性存储器，其中所述第二电介质层(9；12)为隔板。
6.根据权利要求1所述的非易失性存储器，其中所述存取栅极(5a)为半导体材料或金属。
7.根据权利要求1所述的非易失性存储器，其中所述控制栅极(10；13)为半导体材料或金属。
8.一种位于衬底层(2)上的非易失性存储器的制造方法，所述方法包括：
形成半导体源区和漏区(3)；
形成半导体沟道区(4)，所述沟道区(4)呈鳍状，具有两个侧壁部分(4a，4b)和顶部部分(4c)，并且在所述源区和所述漏区之间延伸；
形成栅氧化层(6)，覆盖鳍(4)的侧壁和顶部(4a，4b，4c)；
形成电荷存储叠层(7，8，9；7，11，12)，该叠层(7，8，9；7，11，12)位于所述源区和所述漏区(3)之间，并且在鳍状沟道区(4)上方延伸，并与所述鳍状沟道区(4)的长度方向(X)实质上垂直；以及
形成控制栅极(10；13)，所述控制栅极(10；13)与所述电荷存储叠层(7，8，9；7，11，12)接触，
其中所述方法还包括：
形成与一个侧壁部分(4a)相邻、并且由间层栅氧化层(6)与沟道(4)分离的存取栅极(5a)；以及
形成与另一个侧壁部分(4b)相邻的电荷存储叠层(7，8，9；7，11，12)，用于与鳍状沟道(4)在另一个侧壁部分(4b)上接触，所述电荷存储叠层(7，8，9；7，11，12)通过间层栅氧化层(6)与沟道(4)分离。
9.根据权利要求8中所述的非易失性存储器的制造方法，其中存取栅极(5a)的形成包括：
形成穿过鳍状沟道(4)延伸的线形栅极(5)；
从鳍状沟道(4)的顶部(4c)去除栅极(5)的顶部部分(5c)。
10.根据权利要求9中所述的非易失性存储器的制造方法，其中存取栅极(5a)的形成还包括：
去除所述栅极侧壁部分(5b)。
11.根据权利要求8中所述的非易失性存储器的制造方法，其中电荷存储叠层(7，8，9)的形成包括：
形成第一电介质层(7)；
形成浮置栅极层(8)；以及
形成第二电介质层(9)；所述浮置栅极层配置用于存储电荷。
12.根据权利要求11中所述的非易失性存储器的制造方法，其中所述浮置栅极层(8)的形成包括浮置栅极隔板的形成。
13.根据权利要求8中所述的非易失性存储器的制造方法，其中所述电荷存储叠层(7，11，12)的形成包括：
形成第一电介质层(7)；
形成氮化硅层(11)；以及
形成第二电介质层(12)；所述氮化硅层配置用于存储电荷。
14.根据权利要求12中所述的非易失性存储器的制造方法，其中所述氮化硅层(11)的形成包括氮化硅隔板的形成。
15.根据权利要求11或13中所述的非易失性存储器的制造方法，其中所述第二电介质层(12)的形成包括所述第二电介质隔板的形成。
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