TWI632669B - 分離閘型雙位元非依電性記憶體單元 - Google Patents

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Abstract

本發明公開了一種記憶體裝置，所述記憶體裝置包括第一導電類型的半導體材料襯底；在所述襯底中間隔開並且具有與所述第一導電類型不同的第二導電類型的第一區和第二區，其中所述襯底中的連續溝道區在所述第一區和所述第二區之間延伸；第一浮閘設置在所述溝道區的與所述第一區相鄰的第一部分上方並且與所述第一部分絕緣。第二浮閘設置在所述溝道區的與所述第二區相鄰的第二部分上方並且與所述第二部分絕緣。字線閘設置在所述溝道區的介於所述第一溝道區部分和所述第二溝道區部分之間的第三部分上方並且與所述第三部分絕緣。第一擦除閘設置在所述第一區上方並且與其絕緣。第二擦除閘設置在所述第二區上方並且與其絕緣。

Description

分離閘型雙位元非依電性記憶體單元
相關申請 本申請案主張於2016年04月29日申請之中國專利申請案第201610285454.7號的權利，該案以引用方式併入本文中。
本發明涉及非依電性記憶體陣列。
分離閘非依電性快閃記憶體單元是熟知的。例如，美國專利6,747,310公開了此類記憶體單元，所述記憶體單元具有源極區和汲極區，所述源極區和汲極區在其間限定溝道區；在溝道區的一部分上方的選擇閘；在溝道區的另一部分上方的浮閘；以及在源極區上方的擦除閘。記憶體單元成對形成，其共享共同源極區和共同擦除閘，其中每個記憶體單元在襯底中具有其自身的在源極區和汲極區之間延伸的溝道區(即，對於每對記憶體單元存在兩個單獨的溝道區)。以給定列連接用於記憶體單元的全部控制閘的線垂直地走向。對於連接擦除閘和選擇閘的線，以及源極線，同樣如此。連接用於每行記憶體單元的汲極區的位元線水平地走向。
每個記憶體單元存儲單個位元的信息(基於浮閘的編程狀態)。鑒於用於每個單元的電極(源極、汲極、選擇閘、控制閘和擦除閘)的數目，以及用於每對記憶體單元的兩個單獨溝道區，配置並形成所有各種線均連接到這些電極的架構和陣列佈局可能過於複雜並且難以實現，特別是隨著臨界尺寸不斷縮小。
一種解決方案是消除源極區，而且使兩個記憶體單元共享單個連續溝道區和共同字線閘，並且該解決方案在美國專利8,780,625中公開。然而，除了其他原因以外，由於該配置缺乏擦除閘，因此該配置存在性能限制。
上述問題和需要由一種記憶體裝置解決，該記憶體裝置包括第一導電類型的半導體材料襯底；在襯底中間隔開並且具有與第一導電類型不同的第二導電類型的第一區和第二區，其中襯底中的連續溝道區在第一區和第二區之間延伸；設置在溝道區的與第一區相鄰的第一部分上方並且與該第一部分絕緣的第一浮閘；設置在溝道區的與第二區相鄰的第二部分上方並且與該第二部分絕緣的第二浮閘；設置在溝道區的介於第一溝道區部分和第二溝道區部分之間的第三部分上方並且與該第三部分絕緣的字線閘；設置在第一區上方並且與其絕緣的第一擦除閘；以及設置在第二區上方並且與其絕緣的第二擦除閘。
形成一對非依電性記憶體單元的方法包括在半導體襯底上形成第一絕緣層；在第一多晶矽沉積工藝中在第一絕緣層上形成第一多晶矽層；在第一多晶矽層上形成間隔開的第一絕緣塊和第二絕緣塊，該第一絕緣塊具有面向第二絕緣塊的第一側以及背離第二絕緣塊的第二側，並且該第二絕緣塊具有面向第一絕緣塊的第一側以及背離第一絕緣塊的第二側；移除第一多晶矽層的設置在第一絕緣塊和第二絕緣塊之間的一部分，同時保持第一多晶矽層的設置在第一絕緣塊和第二絕緣塊下方並且與第一絕緣塊和第二絕緣塊的第二側相鄰的部分；移除第一多晶矽層的與第一絕緣塊和第二絕緣塊的第二側相鄰的部分，同時保持第一多晶矽層的各自設置在第一絕緣塊和第二絕緣塊中的一者下方的一對多晶矽塊；在襯底中並且與第一絕緣塊的第二側相鄰形成第一汲極區；在襯底中並且與第二絕緣塊的第二側相鄰形成第二汲極區；在第二多晶矽沉積工藝中在襯底以及第一絕緣塊和第二絕緣塊上方形成第二多晶矽層；以及移除第二多晶矽層的部分，同時保持第二多晶矽層的第一多晶矽塊、第二多晶矽塊和第三多晶矽塊。第一多晶矽塊設置在第一絕緣塊和第二絕緣塊之間，第二多晶矽塊設置在第一汲極區上方，並且第三多晶矽塊設置在第二汲極區上方。襯底包括在第一汲極區和第二汲極區之間延伸的連續溝道區。
形成一對非依電性記憶體單元的方法包括在半導體襯底上形成第一絕緣層；在第一多晶矽沉積工藝中在第一絕緣層上形成第一多晶矽層；在第一多晶矽層上形成絕緣層疊層；在絕緣層疊層上形成第二多晶矽層；在第二多晶矽層上形成間隔開的第一絕緣塊和第二絕緣塊，該第一絕緣塊具有面向第二絕緣塊的第一側以及背離第二絕緣塊的第二側，並且該第二絕緣塊具有面向第一絕緣塊的第一側以及背離第一絕緣塊的第二側；移除第二多晶矽層、絕緣層疊層和第一多晶矽層的設置在第一絕緣塊和第二絕緣塊之間並且與第一絕緣塊和第二絕緣塊的第二側相鄰的部分，同時保持第一多晶矽層的各自設置在第一絕緣塊和第二絕緣塊中的一者下方的一對多晶矽塊；在襯底中並且與第一絕緣塊的第二側相鄰形成第一汲極區；在襯底中並且與第二絕緣塊的第二側相鄰形成第二汲極區；在第二多晶矽沉積工藝中在襯底以及第一絕緣塊和第二絕緣塊上方形成第三多晶矽層；以及移除第三多晶矽層的部分，同時保持第三多晶矽層的第一多晶矽塊、第二多晶矽塊和第三多晶矽塊。第一多晶矽塊設置在第一絕緣塊和第二絕緣塊之間，第二多晶矽塊設置在第一汲極區上方，並且第三多晶矽塊設置在第二汲極區上方。襯底包括在第一汲極區和第二汲極區之間延伸的連續溝道區。
本文描述了操作記憶體裝置的方法，該記憶體裝置包括第一導電類型的半導體材料襯底；在襯底中間隔開並且具有與第一導電類型不同的第二導電類型的第一區和第二區，其中襯底中的連續溝道區在第一區和第二區之間延伸；設置在溝道區的與第一區相鄰的第一部分上方並且與該第一部分絕緣的第一浮閘；設置在溝道區的與第二區相鄰的第二部分上方並且與該第二部分絕緣的第二浮閘；設置在溝道區的介於第一溝道區部分和第二溝道區部分之間的第三部分上方並且與該第三部分絕緣的字線閘；設置在第一區上方並且與其絕緣的第一擦除閘；設置在第二區上方並且與其絕緣的第二擦除閘；設置在第一浮閘上方並且與其絕緣的第一耦合閘；以及設置在第二浮閘上方並且與其絕緣的第二耦合閘。該方法包括通過向第一擦除閘施加正電壓，向第二擦除閘施加零電壓，向字線閘施加正電壓，向第一耦合閘施加正電壓，向第二耦合閘施加正電壓，向第一區施加正電壓並且向第二區施加電流來對第一浮閘進行編程；通過向第一擦除閘和第二擦除閘、第一耦合閘以及第一區施加零電壓，向字線閘施加正電壓，向第二耦合閘施加正電壓，並且向第二區施加正電壓來讀取第一浮閘；以及通過向第一擦除閘施加正電壓並且向第一耦合閘施加負電壓來擦除第一浮閘。
本文描述了操作記憶體裝置的方法，該記憶體裝置包括第一導電類型的半導體材料襯底；在襯底中間隔開並且具有與第一導電類型不同的第二導電類型的第一區和第二區，其中襯底中的連續溝道區在第一區和第二區之間延伸；設置在溝道區的與第一區相鄰的第一部分上方並且與該第一部分絕緣的第一浮閘；設置在溝道區的與第二區相鄰的第二部分上方並且與該第二部分絕緣的第二浮閘；設置在溝道區的介於第一溝道區部分和第二溝道區部分之間的第三部分上方並且與該第三部分絕緣的字線閘；設置在第一區上方並且與其絕緣的第一擦除閘；以及設置在第二區上方並且與其絕緣的第二擦除閘。該方法包括通過向第一擦除閘施加正電壓，向第二擦除閘施加零電壓，向字線閘施加正電壓，向第一區施加正電壓並且向第二區施加電流來對第一浮閘進行編程；通過向第一擦除閘和第一區施加零電壓，向第二擦除閘施加正電壓，向字線閘施加正電壓並且向第二區施加正電壓來讀取第一浮閘；以及通過向第一擦除閘施加正電壓來擦除第一浮閘。
通過查看說明書、申請專利範圍和附圖，本發明的其他目的和特徵將變得顯而易見。
本發明為記憶體單元設計、架構以及製造分離閘型2位元記憶體單元設計的方法。參見圖1A至圖1H，示出2位元記憶體單元製造工藝中的步驟的剖視圖(雖然在附圖中僅僅示出單個2位元記憶體單元的形成，但應當理解，此類記憶體單元的陣列是同時形成的)。該工藝始於在P型單晶矽襯底10上形成二氧化矽(氧化物)層12。之後，在二氧化矽層12上形成多晶矽(或非晶矽)層14。絕緣疊層11(ONO，氧化物-氮化物-氧化物)形成在層14上，並且多晶矽(或非晶矽)層13形成在層11上。另一個絕緣層16(例如，氮化矽-”氮化物”)形成在多晶矽層13上，如圖1A所示。
在該結構上塗覆光刻膠材料(未示出)，並且執行光刻掩模步驟，使光刻膠材料的所選部分暴露。光刻膠被顯影，使得光刻膠的部分被移除。使用剩下的光刻膠作為掩模，蝕刻該結構。具體地講，對氮化物層16、多晶矽層13和絕緣層疊層11進行各向異性蝕刻(使用多晶矽層14作為蝕刻終止層)，留下成對氮化物塊16和多晶矽塊13，如圖1B所示(在光刻膠被移除後)。氮化物塊16和多晶矽塊13之間的空間在本文中稱為”內區域”，該對氮化物塊16和多晶矽塊13外部的空間在本文中稱為”外區域”。在該結構上塗覆光刻膠材料18，並且用掩模和顯影步驟來將該光刻膠材料圖案化，以覆蓋外區域，但是使內區域暴露。然後使用各向異性多晶矽蝕刻將多晶矽層14的在內區域中的部分移除。使用WLVT注入來對內區域中的襯底進行注入，如圖1C所示。
在移除光刻膠18之後，隨後在該結構的側面上形成間隔物20。間隔物的形成是本領域熟知的，並且涉及材料在結構的輪廓上方的沉積，繼之進行各向異性蝕刻工藝，由此將該材料從該結構的水平表面移除，而該材料在該結構的垂直取向表面上在很大程度上保持完整(具有圓化的上表面)。間隔物20可為氧化物或氧化物-氮化物。所得結構示於圖1D中。在該結構上塗覆光刻膠材料22，並且用掩模和顯影步驟來將該光刻膠材料圖案化，以覆蓋內區域，但是使外區域暴露。然後使用多晶矽蝕刻將多晶矽層14的在外區域中的暴露部分移除。然後執行注入工藝(例如，注入和退火)以在外區域中的襯底中形成汲極區(位元線-BL)24，如圖1E所示。
在移除光刻膠22之後，在該結構上方形成氧化物層，包括沿著該結構的側面和頂部形成氧化物層26。使用光刻膠塗覆和光刻掩模步驟來用光刻膠覆蓋除內區域之外的結構。然後使用氧化物各向異性蝕刻(例如，各向異性幹法蝕刻)移除襯底10上方的氧化物。在移除光刻膠之後，在內區域中的結構上方生長氧化物層15，這使外區域中的襯底10上方的氧化物層12增厚，如圖1F所示。使用多晶矽沉積和回蝕刻在內區域和外區域中形成多晶矽層。使用光刻膠塗覆和光刻掩模，以及多晶矽蝕刻來限定外區域中的多晶矽層的外邊緣。所得結構示於圖1G中(在光刻膠移除之後)，這在內區域中產生多晶矽塊28並且在外區域中產生多晶矽塊30。
任選地，多晶矽塊28可替換為金屬塊以用於實現改善的導電性，如下所述。使用光刻膠塗覆和掩模工藝來用光刻膠覆蓋除內區域之外的結構。使用多晶矽和氧化物蝕刻從內區域移除多晶矽塊28以及氧化物層15和26。在內區域中的襯底和暴露結構側壁上形成絕緣層32。層32優選地為高K材料(即，具有比氧化物(諸如HfO2、ZrO2、TiO2等)的介電常數更大的介電常數K)。然後使用金屬沉積和回蝕刻在內區域中(即，在高K絕緣層32上以及旁邊)形成金屬材料塊34。優選地，使用CMP來使頂部表面平面化。所得結構示於圖1H中(在光刻膠移除之後)。應該指出的是，對於本文所述的所有實施例，浮閘14之間的多晶矽塊(其為字線閘)可保持為多晶矽塊，或者可被金屬塊取代，該金屬塊用高K材料絕緣，如上所述。
最終2位元記憶體單元結構示於圖2中，其中連續溝道區36在兩個位元線(汲極)區24A和24B之間限定在襯底中。第一浮閘14A設置在溝道區36的第一部分上方並且與該第一部分絕緣(以用於控制其導電性)。第一耦合閘13A設置在第一浮閘14A上方並且與其絕緣(以用於耦合浮閘14A上的電壓)。字線閘34設置在溝道區36的第二部分上方並且與該第二部分絕緣(以用於控制其導電性)。第二浮閘14B設置在溝道區36的第三部分上方並且與該第三部分絕緣(以用於控制其導電性)。第二耦合閘13B設置在第二浮閘14B上方並且與其絕緣(以用於耦合浮閘14B上的電壓)。第一擦除閘30A設置在第一汲極區24A上方並且與其絕緣，而且設置成與第一浮閘14A相鄰並且絕緣。第二擦除閘30B設置在第二汲極區24B上方並且與其絕緣，而且設置成與第二浮閘14B相鄰並且絕緣。用電子對浮閘14A進行編程存儲第一位元(即，位元1)，並且用電子對浮閘14B進行編程存儲第二位元(即，位元2)。
下面的表1示出用於2位元記憶體單元的編程、讀取和擦除操作的示例性操作電壓。 表1 為了對浮閘14A進行編程，向擦除閘30A施加4.5V的電壓並且向耦合閘13A施加10.5V的電壓，所述擦除閘和耦合閘電容耦合到浮閘14A。將1V的電壓施加到字線閘34，從而導通下面的溝道部分。將4.5V的電壓施加到耦合閘13B，該耦合閘電容耦合到浮閘14B以導通下面的溝道部分。將4.5V的電壓施加到位元線24A並且將-1uA施加到位元線24B上。電子從位元線24B朝向位元線24A行進，並且由於通過擦除閘30A電容耦合到其上的正電壓而將其自身注入到浮閘14A上。浮閘14B被類似地編程。
為了擦除浮閘14A和14B，向擦除閘30A和30B施加8.5伏特的電壓，並且向耦合閘13A和13B施加-7V的負電壓，這導致電子從浮閘14隧穿通過絕緣層到達擦除閘30。
為了讀取浮閘14A，向字線閘34施加Vcc，從而導通下面的溝道部分。將1V的電壓施加到位元線24B並且將零伏特施加到位元線24A。將4.5V的電壓施加到耦合閘13B，該耦合閘電容耦合到浮閘14B(導通下面的溝道區部分)。如果浮閘14A被擦除(即，擦除狀態將在浮閘14A上具有正電壓，並且因此下面的溝道區部分被導通)，則電流將流過溝道，並且如果浮閘14A被編程(即，用電子編程以足以防止導通下面的溝道區部分)，則電流將不流過溝道。浮閘14B被類似地讀取。
圖3A至圖3C示出用於形成2位元記憶體單元的替代實施例，該替代實施例始於圖1D中的結構。形成犧牲氧化物間隔物25。使用光刻膠塗覆和光刻掩模步驟來用光刻膠22覆蓋內區域。然後使用多晶矽蝕刻將多晶矽層14的在外區域中的暴露部分移除。然後執行注入工藝(例如，注入和退火)以在外區域中的襯底中形成汲極區(位元線-BL)24。此後，執行氧化物濕法蝕刻以移除外區域中的間隔物25，如圖3A所述。在移除光刻膠22之後，形成氧化物26使得氧化物層26包括階梯式檯面26a。使用光刻膠塗覆和光刻掩模步驟來用光刻膠覆蓋除內區域之外的結構。然後使用氧化物各向異性蝕刻移除襯底10上方的氧化物。在移除光刻膠之後，在內區域中的結構上方生長氧化物層15，這使外區域中的襯底10上方的氧化物層12增厚，如圖3B所示。執行上文相對於圖1G和圖1H所述的剩餘處理步驟，從而產生示於圖3C中的結構。擦除閘30具有面向浮閘14拐角的凹口31以用於增強擦除操作性能。
圖4A至圖4D示出用於形成2位元記憶體單元的另一個實施例，該實施例始於圖1B的結構，如圖4A所示。使用多晶矽蝕刻移除內區域和外區域中的暴露多晶矽層14部分，而不是僅僅內區域中的暴露多晶矽層14部分，保留多晶矽塊14。沿著結構的側面形成間隔物42(例如，氧化物或氧化物-氮化物)，並且使用WLVT注入對內區域中的襯底進行注入，如圖4B所示。形成光刻膠44以便覆蓋內區域，並且移除面向外區域的間隔物42。然後使用注入物形成汲極區46，如圖4C所示。
在移除光刻膠44之後，在結構上形成氧化物48，這移除襯底上的氧化物層12的暴露部分。使用光刻膠塗覆和光刻掩模工藝打開內區域，但是使外區域被光刻膠覆蓋。然後使用氧化物各向異性蝕刻移除內區域中的襯底10上方的氧化物12。在移除光刻膠之後，在內區域中(例如，通過熱氧化)生長氧化物層50，這使外區域中的襯底10上方的氧化物層12增厚。使用多晶矽沉積和回蝕刻或CMP在內區域和外區域中形成多晶矽層。使用光刻膠塗覆和光刻掩模，以及多晶矽蝕刻來限定外區域中的多晶矽層的外邊緣。所得結構示於圖4D中(在光刻膠移除之後)，這在內區域中產生多晶矽塊52並且在外區域中產生多晶矽塊54。任選地，內區域中的多晶矽塊52以及氧化物48和50可替換為高K絕緣體和金屬塊，如上所述。該實施例的優點包括：浮閘多晶矽塊14用單次多晶矽蝕刻限定，並且浮閘與一側上的字線閘52和另一側上的擦除閘54之間的絕緣可獨立地改變(即，通過在浮閘的僅一側上包括間隔物42)。
圖5A至圖5D示出用於形成2位元記憶體單元的另一個實施例，該實施例始於圖1A的結構。使用光刻和氮化物蝕刻工藝在氮化物層16中形成溝槽76。通過氧化物沉積和蝕刻在溝槽側壁上形成氧化物間隔物78，如圖5A所示。執行多晶矽蝕刻以移除溝槽76中的多晶矽層14的暴露部分。使用WLVT注入對溝槽76下方的襯底進行注入。使用氧化物沉積和蝕刻沿著多晶矽層14的暴露側形成間隔物80，如圖5B所示。使用氮化物蝕刻移除氮化物層16。使用多晶矽蝕刻移除多晶矽層14的暴露部分。將光刻膠塗覆在結構上而且除溝槽76以外選擇性地移除光刻膠，並且使用注入工藝形成汲極區82，如圖5C所示(在光刻膠移除之後)。在多晶矽層14的暴露端和溝槽76中的暴露襯底上形成氧化物層84(例如，熱氧化物)。執行多晶矽沉積和蝕刻以在溝槽76中形成多晶矽塊(字線閘)86，並且沿著浮閘塊14的外側形成多晶矽塊(擦除閘)88，如圖5D所示。
圖6A至圖6D示出圖5A至圖5D的工藝的替代實施例，其中在形成間隔物78之前，執行多晶矽斜坡蝕刻以使得多晶矽層14的上表面隨著其延伸遠離氮化物層16而向下傾斜，如圖6A所示。在結構上方形成ONO層11，並且通過多晶矽沉積和回蝕刻在ONO層上形成多晶矽層13，如圖6B所示。然後在多晶矽層13上形成間隔物78，如圖6C所示。然後執行上文相對於圖5B至圖5D所述的剩餘處理步驟，從而導致每個浮閘具有終止於更尖銳邊緣中的向上傾斜表面，該表面面向擦除閘的凹口，如圖6D所示。
圖7示出圖1H的2位元記憶體單元的替代實施例，其中記憶體單元不包括耦合閘。圖7的記憶體單元的形成類似于相對於1A至圖1H所公開的，不同的是在形成氮化物層16之前省去ONO層11和第二多晶矽層13的形成(參見圖1A)。用於圖7的2位元記憶體單元的操作電壓示於下面的表2中： 表2
優選地(但並非必須)形成在相同襯底10上的控制電路96(如圖8所示)被配置為通過施加表1或表2的電壓來編程、讀取和擦除本文所述的2位元記憶體單元的陣列98。
應當理解，本發明不限於上述的和本文中示出的實施例，而是涵蓋落在所附申請專利範圍的範圍內的任何和所有變型形式。舉例來說，本文中對本發明的提及並不意在限制任何請求項或請求項術語的範圍，而是僅涉及可由這些請求項中的一項或多項請求項涵蓋的一個或多個特徵。上文所述的材料、工藝和數值的例子僅為示例性的，而不應視為限制申請專利範圍。另外，如請求項和說明書顯而易見的是，並非所有方法步驟都需要以所示出或所聲稱的精確順序執行，而是需要以允許本發明的記憶體單元陣列的適當形成的任意順序來執行。最後，單個材料層可以被形成為多個這種或類似材料層，反之亦然。
應當指出的是，如本文所用，術語”在…上方”和”在…上”均包括性地包括”直接在…上”(之間沒有設置中間材料、元件或空間)和”間接在…上”(之間設置有中間材料、元件或空間)。類似地，術語”相鄰”包括”直接相鄰”(之間沒有設置中間材料、元件或空間)和”間接相鄰”(之間設置有中間材料、元件或空間)，”被安裝到”包括”被直接安裝到”(之間沒有設置中間材料、元件或空間)和”被間接安裝到”(之間設置有中間材料、元件或空間)，並且”被電連接到”包括”被直接電連接到”(之間沒有將元件電連接在一起的中間材料或元件)和”被間接電連接到”(之間有將元件電連接在一起的中間材料或元件)。例如，”在襯底上方”形成元件可包括在兩者間無中間材料/元件的情況下直接在襯底上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在襯底上形成該元件。
10‧‧‧P型單晶矽襯底
11‧‧‧絕緣疊層
12‧‧‧二氧化矽(氧化物)層
13‧‧‧多晶矽(或非晶矽)層；多晶矽塊；多晶矽層
13A‧‧‧第一耦合閘
13B‧‧‧第二耦合閘
14‧‧‧多晶矽(或非晶矽)層；浮閘；多晶矽塊
14A‧‧‧第一浮閘；耦合浮閘
14B‧‧‧第二浮閘；耦合浮閘
15‧‧‧氧化物層
16‧‧‧絕緣層；氮化物塊；氮化物層
18‧‧‧光刻膠材料
20、42、80‧‧‧間隔物
22‧‧‧光刻膠；光刻膠材料
24‧‧‧汲極區(位元線-BL)
24A‧‧‧第一汲極區；位元線(汲極)區
24B‧‧‧第二汲極區；位元線(汲極)區
25‧‧‧氧化物間隔物
26‧‧‧氧化物；氧化物層
26a‧‧‧階梯式檯面
28、30‧‧‧多晶矽塊
30A‧‧‧第一擦除閘
30B‧‧‧第二擦除閘
31‧‧‧拐角的凹口
32‧‧‧絕緣層；高K絕緣層
34‧‧‧金屬材料塊；字線閘
36‧‧‧溝道區
44‧‧‧光刻膠
46、82‧‧‧汲極區
48、50‧‧‧氧化物
52‧‧‧多晶矽塊；字線閘
54‧‧‧多晶矽塊；擦除閘
76‧‧‧溝槽
78‧‧‧氧化物間隔物；間隔物
84‧‧‧氧化物層
86‧‧‧形成多晶矽塊(字線閘)
88‧‧‧多晶矽塊(擦除閘)
98‧‧‧陣列
K‧‧‧介電常數
圖1A至圖1H為示出形成本發明的2位元記憶體單元的步驟的側剖視圖。
圖2為示出本發明的2位元記憶體單元的替代實施例的側剖視圖。
圖3A至圖3C為示出形成本發明的2位元記憶體單元的替代實施例的步驟的側剖視圖。
圖4A至圖4D為示出形成本發明的2位元記憶體單元的替代實施例的步驟的側剖視圖。
圖5A至圖5D為示出形成本發明的2位元記憶體單元的替代實施例的步驟的側剖視圖。
圖6A至圖6D為示出形成本發明的2位元記憶體單元的替代實施例的步驟的側剖視圖。
圖7為示出本發明的2位元記憶體單元的替代實施例的側剖視圖。
圖8為示出用於操作本發明的2位元記憶體單元的陣列的控制電路的平面圖。

Claims (19)

  1. 一種記憶體裝置，所述記憶體裝置包括： 第一導電類型的半導體材料襯底； 在所述襯底中間隔開並且具有與所述第一導電類型不同的第二導電類型的第一區和第二區，其中所述襯底中的連續溝道區在所述第一區和所述第二區之間延伸； 設置在所述溝道區的與所述第一區相鄰的第一部分上方並且與所述第一部分絕緣的第一浮閘； 設置在所述溝道區的與所述第二區相鄰的第二部分上方並且與所述第二部分絕緣的第二浮閘； 設置在所述溝道區的介於所述第一溝道區部分和所述第二溝道區部分之間的第三部分上方並且與所述第三部分絕緣的字線閘； 設置在所述第一區上方並且與其絕緣的第一擦除閘；以及 設置在所述第二區上方並且與其絕緣的第二擦除閘。
  2. 如請求項1所述的記憶體裝置，其中所述第一浮閘部分地設置在所述第一區上方並且與其絕緣，並且所述第二浮閘部分地設置在所述第二區上方並且與其絕緣。
  3. 如請求項1所述的記憶體裝置，其中所述第一擦除閘包括面向所述第一浮閘的邊緣的凹口，並且其中所述第二擦除閘包括面向所述第二浮閘的邊緣的凹口。
  4. 如請求項1所述的記憶體裝置，其中： 所述字線閘通過第一絕緣層與所述第一浮閘絕緣，所述第一浮閘通過第二絕緣層與所述第一擦除閘絕緣，並且所述第一絕緣層比所述第二絕緣層更厚；並且 所述字線閘通過第三絕緣層與所述第二浮閘絕緣，所述第二浮閘通過第四絕緣層與所述第二擦除閘絕緣，並且所述第三絕緣層比所述第四絕緣層更厚。
  5. 如請求項1所述的記憶體裝置，其中： 所述第一浮閘包括第一上表面，所述第一上表面隨著所述第一上表面延伸遠離所述第一擦除閘而向下傾斜；以及 所述第二浮閘包括第二上表面，所述第二上表面隨著所述第二上表面延伸遠離所述第二擦除閘而向下傾斜。
  6. 如請求項1所述的記憶體裝置，所述記憶體裝置還包括： 設置在所述第一浮閘上方並且與其絕緣的第一耦合閘；以及 設置在所述第二浮閘上方並且與其絕緣的第二耦合閘。
  7. 如請求項6所述的記憶體裝置，所述記憶體裝置還包括： 控制電路，所述控制電路被配置為： 通過向所述第一擦除閘施加正電壓，向所述第二擦除閘施加零電壓，向所述字線閘施加正電壓，向所述第一耦合閘施加正電壓，向所述第二耦合閘施加正電壓，向所述第一區施加正電壓並且向所述第二區施加電流來對所述第一浮閘進行編程； 通過向所述第一擦除閘和所述第二擦除閘、所述第一耦合閘以及所述第一區施加零電壓，向所述字線閘施加正電壓，向所述第二耦合閘施加正電壓，並且向所述第二區施加正電壓來讀取所述第一浮閘；以及 通過向所述第一擦除閘施加正電壓並且向所述第一耦合閘施加負電壓來擦除所述第一浮閘。
  8. 如請求項1所述的記憶體裝置，所述記憶體裝置還包括： 控制電路，所述控制電路被配置為： 通過向所述第一擦除閘施加正電壓，向所述第二擦除閘施加零電壓，向所述字線閘施加正電壓，向所述第一區施加正電壓並且向所述第二區施加電流來對所述第一浮閘進行編程； 通過向所述第一擦除閘和所述第一區施加零電壓，向所述第二擦除閘施加正電壓，向所述字線閘施加正電壓並且向所述第二區施加正電壓來讀取所述第一浮閘；以及 通過向所述第一擦除閘施加正電壓來擦除所述第一浮閘。
  9. 一種形成一對非依電性記憶體單元的方法，所述方法包括： 在半導體襯底上形成第一絕緣層； 在第一多晶矽沉積工藝中，在所述第一絕緣層上形成第一多晶矽層； 在所述第一多晶矽層上形成間隔開的第一絕緣塊和第二絕緣塊，所述第一絕緣塊具有面向所述第二絕緣塊的第一側以及背離所述第二絕緣塊的第二側，並且所述第二絕緣塊具有面向所述第一絕緣塊的第一側以及背離所述第一絕緣塊的第二側； 移除所述第一多晶矽層的設置在所述第一絕緣塊和所述第二絕緣塊之間的部分，同時保持所述第一多晶矽層的設置在所述第一絕緣塊和所述第二絕緣塊下方並且與所述第一絕緣塊和所述第二絕緣塊的所述第二側相鄰的部分； 移除所述第一多晶矽層的與所述第一絕緣塊和所述第二絕緣塊的所述第二側相鄰的所述部分，同時保持所述第一多晶矽層的各自設置在所述第一絕緣塊和所述第二絕緣塊中的一者下方的一對多晶矽塊； 在所述襯底中並且與所述第一絕緣塊的所述第二側相鄰形成第一汲極區； 在所述襯底中並且與所述第二絕緣塊的所述第二側相鄰形成第二汲極區； 在第二多晶矽沉積工藝中在所述襯底以及所述第一絕緣塊和所述第二絕緣塊上方形成第二多晶矽層；以及 移除所述第二多晶矽層的部分，同時保持所述第二多晶矽層的第一多晶矽塊、第二多晶矽塊和第三多晶矽塊，其中： 所述第一多晶矽塊設置在所述第一絕緣塊和所述第二絕緣塊之間， 所述第二多晶矽塊設置在所述第一汲極區上方，並且 所述第三多晶矽塊設置在所述第二汲極區上方； 其中所述襯底包括在所述第一汲極區和所述第二汲極區之間延伸的連續溝道區。
  10. 如請求項9所述的方法，其中所述一對多晶矽塊中的一個部分地設置在所述第一汲極區上方並且與其絕緣，並且所述一對多晶矽塊中的另一個部分地設置在所述第二汲極區上方並且與其絕緣。
  11. 如請求項9所述的方法，其中所述第二多晶矽塊包括面向所述第一浮閘的邊緣的凹口，並且其中所述第二擦除閘包括面向所述第二浮閘的邊緣的凹口。
  12. 如請求項9所述的方法，所述方法還包括： 形成第四多晶矽塊，所述第四多晶矽塊設置在所述一對多晶矽塊中的一個上方並且與其絕緣，並且在所述第一絕緣塊下方； 形成第五多晶矽塊，所述第五多晶矽塊設置在所述一對多晶矽塊中的另一個上方並且與其絕緣，並且在所述第二絕緣塊下方。
  13. 如請求項9所述的方法，所述方法還包括： 移除所述第一多晶矽塊； 在所述第一絕緣塊和所述第二絕緣塊之間形成金屬塊；以及 在所述金屬塊與所述襯底之間以及在所述金屬塊與所述第一絕緣塊和所述第二絕緣塊之間形成高K絕緣材料層。
  14. 如請求項9所述的方法，其中所述第一絕緣塊和所述第二絕緣塊為間隔物。
  15. 如請求項9所述的方法，其中在形成所述第一絕緣塊和所述第二絕緣塊之前，所述方法還包括： 對所述第一多晶矽層的上表面執行多晶矽斜坡蝕刻，使得所述上表面包括向下傾斜部分，其中所述第一絕緣塊和所述第二絕緣塊形成在所述傾斜部分上。
  16. 一種形成一對非依電性記憶體單元的方法，所述方法包括： 在半導體襯底上形成第一絕緣層； 在第一多晶矽沉積工藝中，在所述第一絕緣層上形成第一多晶矽層； 在所述第一多晶矽層上形成絕緣層疊層； 在所述絕緣層疊層上形成第二多晶矽層； 在所述第二多晶矽層上形成間隔開的第一絕緣塊和第二絕緣塊，所述第一絕緣塊具有面向所述第二絕緣塊的第一側以及背離所述第二絕緣塊的第二側，並且所述第二絕緣塊具有面向所述第一絕緣塊的第一側以及背離所述第一絕緣塊的第二側； 移除所述第二多晶矽層、所述絕緣層疊層和所述第一多晶矽層的設置在所述第一絕緣塊和所述第二絕緣塊之間並且與所述第一絕緣塊和所述第二絕緣塊的所述第二側相鄰的部分，同時保持所述第一多晶矽層的各自設置在所述第一絕緣塊和所述第二絕緣塊中的一者下方的一對多晶矽塊； 在所述襯底中並且與所述第一絕緣塊的所述第二側相鄰形成第一汲極區； 在所述襯底中並且與所述第二絕緣塊的所述第二側相鄰形成第二汲極區； 在第二多晶矽沉積工藝中在所述襯底以及所述第一絕緣塊和所述第二絕緣塊上方形成第三多晶矽層；以及 移除所述第三多晶矽層的部分，同時保持所述第三多晶矽層的第一多晶矽塊、第二多晶矽塊和第三多晶矽塊，其中： 所述第一多晶矽塊設置在所述第一絕緣塊和所述第二絕緣塊之間， 所述第二多晶矽塊設置在所述第一汲極區上方，並且 所述第三多晶矽塊設置在所述第二汲極區上方； 其中所述襯底包括在所述第一汲極區和所述第二汲極區之間延伸的連續溝道區。
  17. 如請求項16所述的方法，所述方法還包括： 在所述第一多晶矽塊和所述一對多晶矽塊之間形成第一絕緣層； 在所述第二多晶矽塊和所述一對多晶矽塊中的一個之間形成第二絕緣層； 在所述第三多晶矽塊和所一述對多晶矽塊中的另一個之間形成第三絕緣層； 其中所述第一絕緣層比所述第二絕緣層和所述第三絕緣層更厚。
  18. 一種操作記憶體裝置的方法，所述記憶體裝置包括第一導電類型的半導體材料襯底；在所述襯底中間隔開並且具有與所述第一導電類型不同的第二導電類型的第一區和第二區，其中所述襯底中的連續溝道區在所述第一區和所述第二區之間延伸；設置在所述溝道區的與所述第一區相鄰的第一部分上方並且與所述第一部分絕緣的第一浮閘；設置在所述溝道區的與所述第二區相鄰的第二部分上方並且與所述第二部分絕緣的第二浮閘；設置在所述溝道區的介於所述第一溝道區部分和所述第二溝道區部分之間的第三部分上方並且與所述第三部分絕緣的字線閘；設置在所述第一區上方並且與其絕緣的第一擦除閘；設置在所述第二區上方並且與其絕緣的第二擦除閘；設置在所述第一浮閘上方並且與其絕緣的第一耦合閘；以及設置在所述第二浮閘上方並且與其絕緣的第二耦合閘。 通過向所述第一擦除閘施加正電壓，向所述第二擦除閘施加零電壓，向所述字線閘施加正電壓，向所述第一耦合閘施加正電壓，向所述第二耦合閘施加正電壓，向所述第一區施加正電壓並且向所述第二區施加電流來對所述第一浮閘進行編程； 通過向所述第一擦除閘和所述第二擦除閘、所述第一耦合閘以及所述第一區施加零電壓，向所述字線閘施加正電壓，向所述第二耦合閘施加正電壓，並且向所述第二區施加正電壓來讀取所述第一浮閘；以及 通過向所述第一擦除閘施加正電壓並且向所述第一耦合閘施加負電壓來擦除所述第一浮閘。
  19. 一種操作記憶體裝置的方法，所述記憶體裝置包括第一導電類型的半導體材料襯底；在所述襯底中間隔開並且具有與所述第一導電類型不同的第二導電類型的第一區和第二區，其中所述襯底中的連續溝道區在所述第一區和所述第二區之間延伸；設置在所述溝道區的與所述第一區相鄰的第一部分上方並且與所述第一部分絕緣的第一浮閘；設置在所述溝道區的與所述第二區相鄰的第二部分上方並且與所述第二部分絕緣的第二浮閘；設置在所述溝道區的介於所述第一溝道區部分和所述第二溝道區部分之間的第三部分上方並且與所述第三部分絕緣的字線閘；設置在所述第一區上方並且與其絕緣的第一擦除閘；以及設置在所述第二區上方並且與其絕緣的第二擦除閘。 通過向所述第一擦除閘施加正電壓，向所述第二擦除閘施加零電壓，向所述字線閘施加正電壓，向所述第一區施加正電壓並且向所述第二區施加電流來對所述第一浮閘進行編程； 通過向所述第一擦除閘和所述第一區施加零電壓，向所述第二擦除閘施加正電壓，向所述字線閘施加正電壓並且向所述第二區施加正電壓來讀取所述第一浮閘；以及 通過向所述第一擦除閘施加正電壓來擦除所述第一浮閘。
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US15/476,663 US9972632B2 (en) 2016-04-29 2017-03-31 Split-gate, twin-bit non-volatile memory cell
US15/476,663 2017-03-31
??PCT/US17/25683 2017-04-03
PCT/US2017/025683 WO2017189179A1 (en) 2016-04-29 2017-04-03 Split-gate, twin-bit non-volatile memory cell

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN108847388B (zh) * 2018-06-19 2020-10-27 上海华力微电子有限公司 一种分裂栅结构下的浮栅隔离刻蚀工艺
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US11183572B2 (en) * 2020-04-20 2021-11-23 Taiwan Semiconductor Manufacturing Company Limited Flash memory device including a buried floating gate and a buried erase gate and methods of forming the same
CN114335186A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
CN114335185A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法
CN115083912A (zh) 2021-03-11 2022-09-20 硅存储技术股份有限公司 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
KR20230119016A (ko) * 2021-03-11 2023-08-14 실리콘 스토리지 테크놀로지 인크 개선된 제어 게이트 용량성 커플링을 갖는 스플릿 게이트플래시 메모리 셀, 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US20140126299A1 (en) * 2012-11-07 2014-05-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20140203343A1 (en) * 2011-08-31 2014-07-24 Silicon Storage Technology, Inc. Non-volatile Memory Cell Having A Floating Gate And A Coupling Gate With Improved Coupling Ratio Therebetween

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488583B1 (ko) * 1997-12-31 2005-12-08 삼성전자주식회사 듀얼비트게이트분리형플래쉬메모리소자및그의구동방법
JP4222675B2 (ja) * 1999-03-29 2009-02-12 三洋電機株式会社 不揮発性半導体記憶装置
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6894343B2 (en) 2001-05-18 2005-05-17 Sandisk Corporation Floating gate memory cells utilizing substrate trenches to scale down their size
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6930348B2 (en) * 2003-06-24 2005-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual bit split gate flash memory
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US7046552B2 (en) 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7800159B2 (en) * 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US8325521B2 (en) * 2010-10-08 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and inhibited operation of flash memory with split gate
CN102637455A (zh) 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 存储器阵列
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US10312248B2 (en) * 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
CN105655338A (zh) * 2014-12-04 2016-06-08 联华电子股份有限公司 非挥发性存储单元及其制作方法
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US20140203343A1 (en) * 2011-08-31 2014-07-24 Silicon Storage Technology, Inc. Non-volatile Memory Cell Having A Floating Gate And A Coupling Gate With Improved Coupling Ratio Therebetween
US20140126299A1 (en) * 2012-11-07 2014-05-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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