KR20100018875A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 크로스토크 현상을 효과적으로 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트로 이루어진 게이트 라인 패턴을 형성하는 단계와, 상기 게이트 라인 패턴의 양 측벽에 절연스페이서를 형성하는 단계와, 상기 절연스페이서의 양측의 상기 반도체 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역을 포함한 상기 반도체 기판 전면에 PMD(Pre-Metal Dielectric)를 형성하는 단계와, 상기 PMD를 선택적으로 패터닝하여 콘택홀을 형성하고, 콘택홀 내에 콘택 배선을 형성하는 단계와, 상기 PMD 상에 상기 콘택 배선과 전기적으로 연결된 금속배선을 형성하는 단계와, 상기 PMD를 패터닝하여 제거하는 단계를 포함하는 것을 특징으로 한다.
진공, PMD, 플로팅게이트

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 크로스토크 현상을 효과적으로 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소 자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1은 종래의 플래시 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 플래시 메모리 소자는 활성 영역을 정의하기 위해 소정의 거리만큼 이격되어 형성된 복수의 소자분리막(미도시)을 포함한 반도체 기판(10)의 활성 영역 상에 패터닝 공정을 거쳐 차례대로 형성된 터널 산화막(12), 플로팅 게이트(14), ONO(oxide/nitride/oxide)(16)막 및 콘트롤게이트(18)와, 콘트롤게이트(18)를 마스크로 한 이온 주입 공정을 통해 반도체 기판(10)의 표면에 형성된 소오스/드레인 영역(20, 22)과, 소오스/드레인 영역(20, 22)을 포함한 반도체 기판(10) 전면에 SiO2와 같은 절연 물질을 이용하여 형성된 PMD(Pre-Metal Dielectric)(24)과, PMD(24)을 선택적으로 패터닝하여 형성된 콘택홀(미도시)을 포함하여 구성된다.
하지만, 종래의 플래시 메모리 소자는 기술이 점점 미세화되면서 인접 셀과의 거리가 가까워지고 이로 인해 게이트와 게이트 사이의 거리가 가까워져 게이트와 게이트 사이에 있는 절연물질인 층간절연막(24)에 의해 기생 커패시턴스(parasitic capacitance)가 심화되는 크로스 토크(cross-talk)(A) 현상이 나타나 저장된 정보가 왜곡될 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 크로스토크 현상을 효과적으로 감소시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트로 이루어진 게이트 라인 패턴을 형성하는 단계와, 상기 게이트 라인 패턴의 양 측벽에 절연스페이서를 형성하는 단계와, 상기 절연스페이서의 양측의 상기 반도체 기판 표면에 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역을 포함한 상기 반도체 기판 전면에 PMD(Pre-Metal Dielectric)를 형성하는 단계와, 상기 PMD를 선택적으로 패터닝하여 콘택홀을 형성하고, 콘택홀 내에 콘택 배선을 형성하는 단계와, 상기 PMD 상에 상기 콘택 배선과 전기적으로 연결된 금속배선을 형성하는 단계와, 상기 PMD를 패터닝하여 제거하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 PMD를 제거하여 PMD형성 공간을 진공 또는 에어(air)상태로 유지함으로써 기존의 플로팅 게이트 공정으로도 40nm 이하의 플래시 메모리 소자를 제작할 수 있으며, 게이트 사이의 크로스토크 현상을 현저하게 줄일 수 있는 효과를 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이고, 도 3은 도 2d를 나타낸 평면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 이 소자분리막들은 활성 소자 영역을 정의한다.
이후, 반도체 기판(110)의 활성 소자 영역에 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)를 차례로 형성한다. 여기서, 콘트롤게이트(121)는 실리콘산화막으로 형성된다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(110) 위에 형성된 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)의 일부를 소자 분리막에 수직한 방향으로 소정의 폭만큼 제거한다. 이 패터닝 공정을 거치면, 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)이 적층된 복수의 스택이 형성되는데, 이하에서는 이 스택들을 게이트 라인 패턴이라고 칭한다. 게이트 라인 패턴을 형성한 후, 반도체 기판(110) 전체에 대하여 절연막을 형성하고, 에치백 공정을 거쳐 게이트 라인 패턴들 각각의 측벽에 절연스페이서(123)을 형성한다.
다음으로, 절연스페이서(123) 및 콘트롤게이트(121)를 마스크로 하여 이온 주입 공정을 수행하여 게이트 라인 패턴과 인접한 절연스페이서(123)의 양측의 반 도체 기판(110) 표면에 소오스/드레인 영역(130, 132)을 형성한다. 소오스/드레인 영역(130, 132)은 이온 주입 공정에 의해 이온이 주입되어 도전성을 갖는 영역이다.
이후, 도 2c에 도시된 바와 같이, 소오스/드레인 영역(130, 132)을 포함한 반도체 기판(110) 전면에 PMD(Pre-Metal Dielectric)를 형성하고, PMD(134)을 선택적으로 패터닝하여 콘택홀을 형성한다. 이러한 콘택홀 내에 텅스텐과 같은 도전성 물질을 형성하여 콘택배선(136)을 형성한다. 이후, PMD(134) 상에 콘택배선(136)과 전기적으로 연결된 금속 배선(138)이 형성된다.
그리고나서, 도 2d 및 도 3에 도시된 바와 같이, 건식식각 또는 습식식각으로 셀(Cell) 영역의 PMD(134)를 선택적으로 제거한다. 이와 같이, PMD(134)를 제거하여 진공 또는 에어(air) 상태로 유지함으로써 기존에 K=4~4.5의 유전율을 갖는 SiO2로 형성된 PMD(134)에 비해 유전율이 1로 떨어저 전기적 크로스토크를 75%까지 줄이는 효과를 가진다. 이때, 후속 공정으로 금속배선(138)을 포함한 반도체 기판(110) 전면에 층간절연막(미도시)을 증착하게 되면 소정간격으로 서로 이격되어 있는 금속배선(138)들 사이의 간격이 좁기 때문에 층간절연막이 진공 또는 에어상태인 PMD(134)가 형성되어있던 공간에 증착되지 않게 되어 PMD(134) 및 금속배선(138) 사이의 진공을 유지하게 된다.
따라서, 본 발명에 따른 플래시 메모리 소자의 제조방법은 PMD를 제거하여 PMD형성 공간을 진공 또는 에어(air)상태로 유지함으로써 기존의 플로팅 게이트 공정으로도 40nm 이하의 플래시 메모리 소자를 제작할 수 있으며, 게이트 사이의 크 로스토크 현상을 현저하게 줄일 수 있는 효과를 가진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 플래시 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
도 3은 도 2d를 나타낸 평면도.
< 도면의 주요부분에 대한 부호 설명 >
110: 반도체 기판 115: 터널산화막
117: ONO막 121: 콘트롤게이트
123: 절연스페이서 130: 소오스 영역
132: 드레인 영역 134: PMD
136: 콘택배선 138: 금속배선

Claims (5)

  1. 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트로 이루어진 게이트 라인 패턴을 형성하는 단계와,
    상기 게이트 라인 패턴의 양 측벽에 절연스페이서를 형성하는 단계와,
    상기 절연스페이서의 양측의 상기 반도체 기판 표면에 소오스/드레인 영역을 형성하는 단계와,
    상기 소오스/드레인 영역을 포함한 상기 반도체 기판 전면에 PMD(Pre-Metal Dielectric)를 형성하는 단계와,
    상기 PMD를 선택적으로 패터닝하여 콘택홀을 형성하고, 콘택홀 내에 콘택 배선을 형성하는 단계와,
    상기 PMD 상에 상기 콘택 배선과 전기적으로 연결된 금속배선을 형성하는 단계와,
    상기 PMD를 패터닝하여 제거하여 상기 PMD 공간을 진공 또는 에어상태로 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 PMD는 건식식각 또는 습식식각을 통해 선택적으로 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 콘트롤게이트는 실리콘산화막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 PMD를 제거하여 PMD 공간이 진공상태가 되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 PMD 공간의 유전율은 1인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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